CN109690772B - 包含多个选择门及不同偏压条件的存储器装置 - Google Patents

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Abstract

一些实施例包含使用串联耦合于导电线与存储器装置的第一存储器单元串之间的第一及第二选择门以及串联耦合于所述导电线与所述存储器装置的第二存储器单元串之间的第三及第四选择门的设备及方法。所述存储器装置可包括第一选择线、第二选择线、第三选择线及第四选择线以在所述存储器装置的操作期间分别将第一电压、第二电压、第三电压及第四电压分别提供到所述第一选择门、所述第二选择门、所述第三选择门及所述第四选择门。所述第一电压及所述第二电压可具有相同值。所述第三电压及所述第四电压可具有不同值。

Description

包含多个选择门及不同偏压条件的存储器装置
优先权申请案
本申请案主张2016年7月8日申请的序列号为15/205,574的美国申请案的优先权权益，所述美国申请案以全文引用方式并入本文中。
技术领域
本公开涉及存储器装置。
背景技术
存储器装置被广泛用于计算机及许多电子物品中以存储信息。存储器装置通常具有数个存储器单元。存储器装置执行用以将信息存储于存储器单元中的写入操作、用以读取经存储信息的读取操作及用以从一些或全部存储器单元擦除信息(例如，过时信息)的擦除操作。在这些操作期间，可发生例如存储器单元附近的电流的泄漏的事件。此事件可降低存储器装置的一些操作(例如，读取及写入操作)的效率。然而，针对存储器装置的其它操作(例如，擦除操作)，此事件可为有用的。因此，设计存储器装置且操作其以平衡例如泄漏电流的事件的效应可提出挑战。
发明内容
一方面，本公开涉及一种设备，其包括：导电线；第一存储器单元串及第二存储器单元串；及第一选择门及第二选择门，其串联耦合于所述导电线与所述第一存储器单元串之间，所述第一选择门定位于所述设备的第一层中，所述第二门定位于所述设备的第二层中；第三选择门及第四选择门，其串联耦合于所述导电线与所述第二存储器单元串之间，所述第三选择门定位于所述第一层中，所述第四选择门定位于所述第二层中；第一选择线，其在所述设备的操作期间将第一电压提供到所述第一选择门；第二选择线，其在所述操作期间将第二电压提供到所述第二选择门，所述第一电压及所述第二电压具有相同值；第三选择线，其在所述操作期间将第三电压提供到所述第三选择门；及第四选择线，其在所述操作期间将第四电压提供到所述第四选择门，所述第三电压及所述第四电压具有不同值。
另一方面，本公开涉及一种设备，其包括：柱，其在导电材料区域与源极之间延伸，所述柱包含第一片段、第二片段及第三片段，所述第二片段介于所述第一与第三片段之间；第一选择门，其沿着所述柱的所述第一片段定位且包含具有在距所述柱的所述第一片段第一距离处的侧壁的导电材料；第二选择门，其沿着所述柱的所述第二片段定位且包含具有在距所述柱的所述第二片段第二距离处的侧壁的导电材料；及存储器单元串及多个导电材料，其沿着所述柱的所述第三片段定位，所述多个导电材料中的每一导电材料包含在距所述柱的所述第三片段第三距离处的侧壁，所述第三距离不同于所述第一距离及所述第二距离中的每一者，所述第一选择门及所述第二选择门在所述设备的操作期间接收具有不同值的电压。
再一方面，本公开涉及一种设备，其包括：柱，其在导电材料区域与源极之间延伸，所述柱包含第一片段、第二片段及第三片段，所述第二片段介于所述第一与第三片段之间；第一选择门，其沿着所述柱的所述第一片段定位，所述第一选择门包含具有第一厚度的导电材料；第二选择门，其沿着所述柱的所述第二片段定位，所述第二选择门包含具有第二厚度的导电材料，所述第一厚度大于所述第二厚度；及存储器单元串及控制线，其沿着所述柱的所述第三片段定位。
又一方面，本公开涉及一种设备，其包括：柱，其在导电材料区域与源极之间延伸；第一选择门，其沿着所述柱的第一片段定位，所述第一选择门包含第一导电部分及接触所述第一导电部分的第二导电部分，所述第一导电部分及所述第二导电部分具有不同电阻；第二选择门，其沿着所述柱的第二片段定位，所述第二选择门包含第一导电部分及接触所述第二选择门的所述第一导电部分的第二导电部分，所述第二选择门的所述第一导电部分及所述第二导电部分具有不同电阻；及存储器单元串及控制线，其沿着所述柱的第三片段定位。
另一方面，本公开涉及一种方法，其包括：在存储器装置的操作期间将第一电压施加到所述存储器装置的第一选择线，所述第一选择线耦合到所述存储器装置的第一选择门；在所述操作期间将第二电压施加到所述存储器装置的第二选择线，所述第一电压及所述第二电压具有相同值，所述第二选择线耦合到所述存储器装置的第二选择门，所述第一选择门定位于设备的第一层中，所述第二选择门定位于所述设备的第二层中，所述第一选择门及所述第二选择门串联耦合于数据线与所述存储器装置的第一存储器单元串之间；在所述操作期间将第三电压施加到存储器装置的第三选择线，所述第三选择线耦合到所述存储器装置的第三选择门；及在所述操作期间将第四电压施加到所述存储器装置的第四选择线，所述第三电压及所述第四电压具有不同值，所述第四选择线耦合到所述存储器装置的第四选择门，所述第三选择门定位于所述设备的所述第一层中，所述第四选择门定位于所述设备的所述第二层中，所述第三选择门及所述第四选择门串联耦合于所述数据线与所述存储器装置的第二存储器单元串之间。
附图说明
图1展示根据本文中描述的一些实施例的呈存储器装置形式的设备的框图。
图2A展示根据本文中描述的一些实施例的包含具有存储器单元串、选择电路及双漏极选择线的存储器阵列的存储器装置的部分的框图。
图2B展示根据本文中描述的一些实施例的包含双漏极选择门的图2A的存储器装置的示意图。
图2C展示根据本文中描述的一些实施例的图2B的存储器装置的部分的示意图。
图2D是展示根据本文中描述的一些实施例的在存储器装置的读取、写入及擦除操作期间提供到图2A到图2C的存储器装置的信号的电压的实例值的图表。
图2E是根据本文中描述的一些实施例的提供到图2A到图2C的存储器装置的变型的信号的电压的实例值的图表。
图2F展示根据本文中描述的一些实施例的图2A到图2C的存储器装置的部分的结构的侧视图。
图2G展示根据本文中描述的一些实施例的图2F的存储器装置的部分的结构的俯视图。
图2H展示根据本文中描述的一些实施例的包含存储器装置的一些部分的侧壁的图2F的存储器装置的结构的部分的细节。
图2I到图2M展示根据本文中描述的一些实施例的图2H的存储器装置的一些部分的不同侧壁之间的距离的变化及图2H的存储器装置200的部分的选择门的厚度的变化。
图3A展示根据本文中描述的一些实施例的包含双漏极选择线及双源极选择线的另一存储器装置(其可为图2A的存储器装置的变型)的部分的框图。
图3B展示根据本文中描述的一些实施例的包含双漏极选择门及双源极选择门的图3A的存储器装置的示意图。
图3C展示根据本文中描述的一些实施例的图3B的存储器装置的部分的示意图。
图3D是展示根据本文中描述的一些实施例的在存储器装置的读取、写入及擦除操作期间提供到图3A到图3C的存储器装置的信号的电压的实例值的图表。
图3E是根据本文中描述的一些实施例的提供到图3A到图3C的存储器装置的变型的信号的电压的实例值的图表。
图3F展示根据本文中描述的一些实施例的图3A到图3C的存储器装置的部分的结构的侧视图。
图3G展示根据本文中描述的一些实施例的图3F的存储器装置的部分的结构的俯视图。
图4A及图4B分别展示根据本文中描述的一些实施例的包含三漏极选择门及三源极选择门的存储器装置的部分的示意图及结构。
图5A到图16展示根据本文中描述的一些实施例的形成包含多个选择门的存储器装置的过程。
图17到图21展示根据本文中描述的一些实施例的形成包含各自具有不同电阻的部分(例如，多晶部分及金属部分)的漏极选择门的存储器装置的过程。
图22及图23展示根据本文中描述的一些实施例的形成包含各自具有不同电阻的部分(例如，多晶部分及硅化物部分)的漏极选择门的存储器装置的过程。
图24展示根据本文中描述的一些实施例的包含各自具有不同电阻的部分的漏极选择门及源极选择门的存储器装置。
具体实施方式
图1展示根据本文中描述的一些实施例的呈存储器装置100形式的设备的框图。存储器装置100可包含具有可连同线(例如，存取线)104及线(例如，数据线)105布置成行及列的存储器单元103的存储器阵列102。存储器装置100可使用线104来存取存储器单元103且使用线105来与存储器单元103交换信息。
行存取108及列存取109电路可响应于地址寄存器112以基于线110、111或两者上的行地址及列地址信号而存取存储器单元103。数据输入/输出电路114可经配置以在存储器单元103与线110之间交换信息。线110及111可包含存储器装置100内的节点或存储器装置100可驻留于其中的封装上的引脚(或焊球)。
控制电路116可基于存在于线110及111上的信号而控制存储器装置100的操作。在存储器装置100外部的装置(例如，处理器或存储器控制器)可使用线110、111或两者上的信号的不同组合而将不同命令(例如，读取、写入及擦除命令)发送到存储器装置100。
存储器装置100可响应于命令以对存储器单元103执行存储器操作，例如执行用以从存储器单元103读取信息的读取操作或执行用以将(例如，程序)信息存储于存储器单元103中的写入(例如，编程)操作。存储器装置100还可执行用以从一些或全部存储器单元103擦除信息的擦除操作。
存储器装置100可接收包含供应电压Vcc及Vss的供应电压。供应电压Vss可在接地电势(例如，其具有近似零伏特的值)下操作。供应电压Vcc可包含从外部电源(例如电池或交流电转直流电(AC-DC)转换器电路)供应到存储器装置100的外部电压。存储器装置100可包含电压产生器107以产生用于存储器装置100的操作(例如读取、写入及擦除操作)中的不同电压。
存储器单元103中的每一者可经编程以存储表示位的部分的值、单个位的值或多个位(例如两个、三个、四个或另一数目个位)的值的信息。举例来说，存储器单元103中的每一者可经编程以存储表示单个位的二进制值“0”或“1”的信息。每一单元的单个位有时称为单电平单元。在另一实例中，存储器单元103中的每一者可经编程以存储表示多个位的值的信息，例如两个位的四个可能值“00”、“01”、“10”及“11”的一者、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”的一者或另一数目个多个位的其它值的一者。具有存储多个位的能力的存储器单元有时称为多电平单元(或多状态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元103可包含非易失性存储器单元，使得当电力(例如，Vcc、Vss或两者)与存储器装置100断开连接时，存储器单元103可留存存储于其上的信息。举例来说，存储器装置100可为快闪存储器装置(例如NAND快闪或NOR快闪存储器装置)或另一种存储器装置(例如可变电阻存储器装置(例如，相变或电阻性RAM装置))。
存储器装置100可包含存储器装置，其中存储器单元103可物理定位于相同装置上的多个层中，使得一些存储器单元103可堆叠在存储器装置100的衬底(例如，半导体衬底)上方的多个层中的一些其它存储器单元103上方。所属领域的一般技术人员可认识到，存储器装置100可包含其它元件，其若干者未展示在图1中以免使本文中描述的实例实施例不清楚。
存储器装置100的至少部分可包含与下文参考图2A到图24描述的存储器装置类似或相同的结构。
图2A展示根据本文中描述的一些实施例的包含具有存储器单元串231到240、291及292、选择电路241到252及241’到252’以及双漏极选择线的存储器阵列202的存储器装置200的部分的框图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列202可形成图1的存储器阵列102的部分。
如图2A中展示，存储器装置200可包含块(存储器单元的块)：块2030及2031。展示两个块作为实例。存储器装置200可包含许多块(例如，多达数千个或更多块)。块2030及2031中的每一者具有其自身存储器单元串及相关联选择电路。举例来说，块2030具有存储器单元串231到236以及选择电路241到246及241’到246’。块2031具有存储器单元串237到240、291及292以及选择电路247到252及247’到252’。
存储器单元串231到240、291及292中的每一者可相关联于(例如，耦合到)两个选择电路。举例来说，存储器单元串231与选择电路(例如，顶部选择电路)241及选择电路(例如，底部选择电路)241’相关联。图2A展示块2030及2031中的每一者中的六个存储器单元串及其相关联电路(例如，顶部及底部选择电路)的实例。块2030及2031中的每一者中的存储器单元串及其相关联选择电路的数目可变化。
存储器装置200可包含分别载送信号BL0、BL1及BL2的线270、271及272。线270、271及272中的每一者可被构造为导电线(其包含导电材料区域)且可形成存储器装置200的相应数据线(例如，位线)的部分。块2030及2031的存储器单元串可共享线270、271及272。举例来说，存储器单元串231、232、237及238可共享线270。存储器单元串233、234、239及240可共享线271。存储器单元串235、236、291及292可共享线272。图2A展示三个线(例如，数据线)270、271及272作为实例。数据线的数目可变化。
存储器装置200可包含可载送信号SRC(例如，源极线信号)的线299。线299可被构造为导电线且可形成存储器装置200的源极(例如，源极线)的部分。块2030及2031可共享线299。
存储器装置200可包含块2030及2031中的单独控制线。如图2A中展示，存储器装置200可包含可载送对应信号(例如，字线信号)WL00、WL10、WL20及WL30的控制线2200、2210、2220及2230。存储器装置200可包含可载送对应信号(例如，字线信号)WL01、WL11、WL21及WL31的控制线2201、2211、2221及2231。控制线2200到2230及2201到2231可被构造为导电控制线(其包含导电材料)，可形成用以存取相应块中的存储器单元的存储器装置200的相应存取线(例如，字线)的部分。图2A展示块2030及2031中的每一者中的四个控制线(2200到2230或2201到2231)作为实例。控制线的数目可变化。
如图2A中展示，存储器装置200可包含双(例如，上及下)漏极选择线，包含选择线281A、282A、283A及284A(例如，上漏极选择线)以及选择线281B、282B、283B及284B(例如，下漏极选择线)。选择线281A、282A、283A及284A中的每一者可载送单独(例如，不同)信号(例如，上选择线信号)SGDA。选择线281B、282B、283B及284B中的每一者可载送单独信号(例如，下选择线信号)SGDB。存储器装置200可包含选择线(例如，源极选择线)281’、282’、283’及284’，且其各自可载送单独(例如，不同)信号SGS。
图2A展示耦合到选择线282A(通过连接281”A)的选择线281A及耦合到选择线284A(通过连接283”A)的选择线283A以指示其中与选择线281A相关联的信号SGDA及与选择线282A相关联的信号SGDA可为相同信号且与选择线283A相关联的信号SGDA及与选择线284A相关联的信号SGDA可为相同信号的存储器装置200的实例。此意味着与选择线281A相关联的信号SGDA及与选择线282A相关联的信号SGDA可具备(例如，加偏压有)具有相同值的电压；且与选择线283A相关联的信号SGDA及与选择线284A相关联的信号SGDA可具备(例如，加偏压有)具有相同值的电压。
在存储器装置200的变型中，与选择线281A相关联的信号SGDA及与选择线282A相关联的信号SGDA可为单独信号；且与选择线283A相关联的信号SGDA及与选择线284A相关联的信号SGDA可为单独信号。在一个时间点，单独信号可具备具有不同值的电压，但在另一时间，单独信号还可具备具有相同值的电压。在存储器装置200的变型中，选择线281A及282A可彼此去耦合；且选择线283A及284A可彼此去耦合。单独信号可允许在存储器装置200的操作期间将更精确的偏压条件(例如，精确电压值)施加(例如，单独施加)到选择线281A、282A、283A及284A。
在存储器装置200的结构中，选择线281A与282A之间的连接281”A可为直接连接(例如，彼此物理连接)。作为实例，在此直接连接中，选择线281A及282A可为相同导电材料件(例如，相同导电材料层)的部分。替代地，图2A中的选择线281A与282A之间的连接281”A可为间接连接。举例来说，在间接连接中，选择线281A及282A可不由相同导电材料件(例如，层)形成但其可通过晶体管(或通过多个晶体管)彼此连接(例如，电连接)。类似地，在存储器装置200的结构中，选择线283A与284A之间的连接283”A可为直接连接(例如，由相同导电材料件形成)或间接连接(例如，未由相同导电材料件形成)。在存储器装置200的一些操作(例如，读取及写入操作)中，提供相同信号(例如，共享信号)到选择线281A及282A且提供相同信号(例如，共享信号)到选择线283A及284A可简化存储器装置200的操作。
如图2A中展示，选择电路241、243及245可共享选择线281A及281B。选择电路242、244及246可共享选择线282A及282B。选择电路247、249及251可共享选择线283A及283B。选择电路248、250及252可共享选择线284A及284B。选择电路241到252中的每一者可包含可由两个相应选择线(例如，281A及281B、282A及282B、283A及283B或284A及284B)控制(例如，接通或关断)的多个选择门(例如，多个晶体管，图2B中展示)。
选择电路241’、243’及245’可共享选择线281’。选择电路242’、244’及246’可共享选择线282’。选择电路247’、249’及251’可共享选择线283’。选择电路248’、250’及252’可共享选择线284’。选择电路241’到252’中的每一者可包含可由选择线281’、282’、283’及284’当中的相应选择线控制(例如，接通或关断)的选择门(例如，晶体管，图2B中展示)。在存储器装置200的变型(例如，图3B中展示)中，选择电路241’到252’中的每一者可包含可由多个选择线(例如，多个源极选择线)控制的多个选择门(例如，多个晶体管)。
在图2A中，存储器单元串231到240、291及292中的每一者具有布置成串(例如，彼此串联耦合)以存储信息的存储器单元(图2B中展示)。在存储器装置200的操作(例如，读取、写入或擦除操作)期间，存储器单元串231到240、291及292可经个别选择以存取选定存储器单元串中的存储器单元以便将信息存储于选定存储器单元串中或从选定存储器单元串读取信息。
在存储器装置200的操作(例如，读取、写入或擦除操作)期间，取决于存储器装置200对选定存储器单元串执行哪一操作，可(例如，通过接通选择电路中的晶体管)激活与选定存储器单元串相关联的一个或两个选择电路。在存储器装置200的操作期间，存储器装置200可选择特定存储器单元串(的存储器单元210、211、212及213当中)的存储器单元作为选定存储器单元以便(例如，在写入操作期间)将信息存储于选定存储器单元中或(例如，在读取操作期间)从选定存储器单元读取信息。因此，选定存储器单元串是具有选定存储器单元的存储器单元串。取消选择(未选定)存储器单元串是不具有选定存储器单元的存储器单元串。在存储器装置200的特定操作(例如，读取或写入操作)期间，选定块是具有选定存储器单元串的块；取消选择块(未选定块)是在所述特定操作期间不具有选定存储器单元串的块。
在存储器装置200的操作期间激活选择电路247到252当中的特定选择电路可包含将具有特定值的电压提供(例如，施加)到与所述特定选择电路相关联的信号SGDA及SGDB。激活选择电路247’到252’当中的特定选择电路可包含将具有特定值的电压提供(例如，施加)到与所述特定选择电路相关联的信号SGS。当激活选择电路241到252当中的特定选择电路时，其可将与所述特定选择电路相关联的选定存储器单元串耦合到相应数据线(例如，线270、271或272的一者)(例如，形成从与所述特定选择电路相关联的选定存储器单元串到相应数据线的电流路径)。当激活选择电路241’到252’当中的特定选择电路时，其可将与所述特定选择电路相关联的选定存储器单元串耦合到源极(例如，线299)(例如，形成从与所述特定选择电路相关联的选定存储器单元串到源极的电流路径)。
图2B展示根据本文中描述的一些实施例的图2A的存储器装置200的示意图。为了简洁起见，在图2B中仅标记图2A的四个存储器单元串231、232、237及238以及十个选择电路241、242、243、245、247、248、241’、242’、247’及248’。如图2B中展示，存储器装置200可包含可相对于存储器装置200的结构(图2F及图2G中展示)物理布置于三个维度(3-D)(例如x、y及z维度)中的存储器单元210、211、212及213以及选择门(例如，漏极选择晶体管)261及262及选择门(例如，源极选择晶体管)263。
如图2B中展示，存储器装置200的存储器单元串(例如，串231、232、237及238)中的每一者可包含存储器单元210的一者、存储器单元211的一者、存储器单元212的一者及存储器单元213的一者。图2B展示每一存储器单元串中的四个存储器单元210、211、212及213的实例。每一存储器单元串中的存储器单元的数目可变化。
选择电路241、242、247及248中的每一者可包含双选择门(例如，双漏极选择门)：选择门261的一者及选择门262的一者。选择电路241’、242’、247’及248’中的每一者可包含选择门263的一者。选择门261、262及263中的每一者可操作为晶体管，例如场效晶体管(FET)。FET的实例包含金属氧化物半导体(MOS)晶体管。在特定选择电路当中共享的选择线可由所述特定选择电路的选择门共享。举例来说，选择线281A可由选择电路241以及选择电路243及245的选择门261共享。在另一实例中，选择线281B可由选择电路241以及选择电路243及245的选择门262共享。选择线(例如，选择线281A、282A、283A、284A、281B、282B、283B及284B、281’、282’、283’及284’)可载送信号(例如，信号SGDA、SGDB或SGS)但其并非如同开关(例如，晶体管)那样操作。选择门(例如，选择门261、262或263)可从相应选择线接收信号且可如同开关(例如，晶体管)那样操作。
为了集中于本文中论述的实施例，下文参考图2C到图2G的描述集中于四个存储器单元串231、232、237及238、选择电路241、242、247、248、241’、242’、247’及248’。存储器装置200的其它存储器单元串及选择电路具有类似结构及连接。
图2C展示根据本文中描述的一些实施例的包含耦合于线270与线299之间的存储器单元串231、232、237及238以及选择电路241、242、247、248、241’、242’、247’及248’的图2B的存储器装置200的部分的示意图。如图2C中展示，选择电路241、242、247及248中的每一者的选择门(例如，双漏极选择门)261及262可串联耦合于线270与存储器单元串231、232、237及238当中的相应存储器单元串之间。选择电路241’、242’、247’及248’中的每一者的选择门263可耦合于线299与存储器单元串231、232、237及238当中的相应存储器单元串之间。
选择电路241的选择门261具有可为选择线281A的部分(例如，由选择线281A的部分形成)的端子(例如，晶体管栅极)。选择电路241的选择门262具有可为选择线281B的部分(例如，由选择线281B的部分形成)的端子(例如，晶体管栅极)。选择电路241的选择门261及262可分别由提供到选择线281A及281B的信号SGDA及SGDB控制(例如，接通或关断)。选择电路241’的选择门263具有可为选择线281’的部分(例如，由选择线281’的部分形成)的端子(例如，晶体管栅极)。选择电路241’的选择门263可由提供到选择线281’的信号SGS控制(例如，接通或关断)。
类似地，如图2C中展示，选择电路242、247及248中的每一者的选择门261及262也具有可为选择线282A、283A、284A、282B、283B及284B当中的相应选择线的部分(例如，由选择线282A、283A、284A、282B、283B及284B当中的相应选择线的部分形成)的端子(晶体管栅极)。每一选择电路242’、247’及248’的选择门263也具有可为选择线282’、283’及284’当中的相应选择线的部分(例如，由选择线282’、283’及284’当中的相应选择线的部分形成)的端子(晶体管栅极)。
在存储器装置200的操作(例如，读取或写入操作)期间，可激活(例如，接通)与选定存储器单元串相关联的特定选择电路的选择门261、262及263以将选定存储器单元串耦合到相应数据线及源极。举例来说，在图2C中，在存储器装置200的写入操作期间，如果存储器单元串231为选定存储器单元串，那么可激活选择电路241的选择门261及262以将存储器单元串231耦合到线270；可不激活选择电路241’的选择门263。在另一实例中，在图2C中，在存储器装置200的读取操作期间，如果存储器单元串231为选定存储器单元串，那么可激活选择电路241的选择门261及262以将存储器单元串231耦合到线270；还可激活选择电路241’的选择门263以将存储器单元串231耦合到线270及线299。在此处的这两个实例中，当选择存储器单元231时，取消选择存储器单元串232、237及238。因此，可撤销激活(例如，关断)选择电路242、247、248、242’、247’及248’(与存储器单元串232、237及238相关联)中的选择门261、262及263以使存储器单元串232、237及238(取消选择存储器单元串)与线270及线299解耦合。
图2D是展示根据本文中描述的一些实施例的在存储器装置200的读取、写入及擦除操作期间提供到信号BL、SGDA、SGDB、WL选定、WL未选定、SGS及SRC的电压的实例值的图表200D。如图2D中展示，在读取、写入及擦除操作中的每一者中，取决于哪个块(选定或未选定块)及哪个存储器单元串(选定或未选定串)使用信号，图表200D中的信号可具备具有不同值(以伏特为单位)的电压。
在图2D中，信号BL是指与选定存储器单元相关联的数据线上的信号(例如，图2B的信号BL0、BL1及BL2的一者)。信号WL选定是指与选定存储器单元相关联的选定块的控制线上的信号。信号WL取消选择是指不与选定存储器单元相关联的选定块的控制线上的信号。举例来说，如果块2030(图2C)是选定块，且存储器单元串231的存储器单元212为选定存储器单元，那么WL选定是指信号WL20且WL取消选择是指信号WL00、WL10及WL30中的每一者。
在读取或写入操作期间，可一次选择一个(例如，循序选择)与相同数据线(例如，线270)相关联的存储器单元串(例如，图2C中的串231、232、237及238)。在擦除操作期间，可将整个选定块中的存储器单元串同时放置于相同偏压条件中(例如，使用具有相同值的电压加偏压)以从选定块的存储器单元串擦除信息。
在下文描述的存储器装置200(图2C)的实例读取、写入及擦除操作中，作出以下假设。块2030是选定块。块2031是取消选择块。因此，块2031的全部存储器单元串是取消选择块的取消选择存储器单元串。块2030(选定块)的存储器单元串231是选定存储器单元串。存储器单元串231(选定存储器单元串)的存储器单元212是选定存储器单元。块2030(选定块)的存储器单元串232是选定块的取消选择存储器单元串。在此实例中，控制线2220是选定控制线(其与WL选定信号相关联)，这是因为存储器单元串231的存储器单元212是选定存储器单元。控制线2200、2210及2230是取消选择控制线(其与WL取消选择信号相关联)，这是因为存储器单元串231的存储器单元210、211及213不是选定(是取消选择)存储器单元。在此实例中，块2031(取消选择块)的控制线2201、2211、2221及2231可具备具有相同值的电压。
实例读取、写入及擦除操作的以下描述集中于提供到块2030(选定块)及块2031(取消选择块)的信号SGDA及SGDB(图2C)的电压的值。存储器装置200的其它信号(例如，BL、WL选定、WL取消选择、SGS及SRC)可具备具有图2D中展示的实例值的电压，其不在以下描述中详细描述以帮助集中于本文中的描述。
在针对选定块(例如，块2030)的存储器装置200(图2C)的读取操作期间，基于上文的假设且如图2D的图表200D中展示，与选定块的选定串相关联的信号SGDA及SGDB可具备(例如，加偏压有)具有相同值的电压，例如SGDA＝V1＝5V且SGDB＝5V。因此，在此实例中，与存储器单元串231(选定串)相关联的选择线281A及281B(图2C)可具备具有5V的相同值的电压。因此，选择电路241的选择门261及262可接收具有5V的相同值的电压。在读取操作中，与选定块的取消选择串相关联的信号SGDA及SGDB可具备具有不同值的电压，例如SGDA＝V1＝5V且SGDB＝V2＝0V。因此，在此实例中，与存储器单元串232(取消选择串)相关联的选择线282A及282B可分别具备具有5V及0V的值的电压。因此，选择电路242的选择门261及262可分别接收具有5V及0V的值的电压。
在针对取消选择块(例如，块2031)的存储器装置200(图2C)的读取操作期间，基于上文的假设且如图2D的图表200D中展示，与取消选择块的全部串(例如，串237及238)相关联的信号SGDA及SGDB可具备(例如，加偏压有)具有不同值的电压，例如SGDA＝V3＝0.5V且SGDB＝V4＝0V。因此，在此实例中，在块2031(取消选择块)中，选择线283A及284A中的每一者可具备具有0.5V的值的电压；且选择线283B及284B中的每一者可具备具有0V的值的电压。因此，选择电路247及248的选择门261中的每一者可接收具有0.5V的值的电压；且选择电路247及248的选择门262中的每一者可接收具有0V的值的电压。
在针对选定块(例如，块2030)的存储器装置200(图2C)的写入操作期间，基于上文的假设且如图2D的图表200D中展示，与选定串相关联的信号SGDA及SGDB可具备(例如，加偏压有)具有相同值的电压，例如SGDA＝V5＝3V且SGDB＝3V。因此，在此实例中，与存储器单元串231(选定串)相关联的选择线281A及281B(图2C)可具备具有3V的相同值的电压。因此，选择电路241的选择门261及262可接收具有3V的相同值的电压。在写入操作中，与取消选择串相关联的信号SGDA及SGDB可具备具有不同值的电压，例如SGDA＝V5＝3V且SGDB＝V6＝0V。因此，在此实例中，与存储器单元串232(取消选择串)相关联的选择线282A及282B可分别具备具有3V及0V的值的电压。因此，选择电路242的选择门261及262可分别接收3V及0V的电压。
在针对取消选择块(例如，块2031)的存储器装置200(图2C)的写入操作期间，基于上文的假设且如图2D的图表200D中展示，与块2031的全部串相关联的信号SGDA及SGDB可具备(例如，加偏压有)具有不同值的电压，例如SGDA＝V7＝2.3V且SGDB＝V8＝0V。因此，在此实例中，在块2031(取消选择块)中，选择线283A及284A中的每一者可具备具有2.3V的值的电压；且选择线283B及284B中的每一者可具备具有0V的值的电压。因此，选择电路247及248的选择门261中的每一者可接收具有2.3V的值的电压；且选择电路247及248的选择门262中的每一者可接收具有0V的值的电压。
在针对选定块的存储器装置200(图2C)的擦除操作期间，基于上文的假设且如图2D的图表200D中展示，与选定串及取消选择串相关联的信号SGDA及SGDB可具备具有不同值的电压，例如SGDA＝V9＝10V且SGDB＝V10＝14V，或替代地，SGDA＝V9＝14V且SGDB＝V10＝10V。因此，在此实例中，在块2030中，选择线281A及282A(图2C)可具备具有10V的值的电压；且选择线281B及282B可具备具有14V的值的电压。因此，选择电路241及242的选择门261可接收具有10V的值的电压；且选择电路241及242的选择门262可接收具有14V的值的电压。替代地，在擦除操作中，与存储器单元串231(选定串)及存储器单元串232(取消选择串)相关联的选择线281A及282A可具备具有14V的值的电压；且选择线281B及282B可具备具有10V的值的电压。因此，选择电路241及242的选择门261可接收具有14V的值的电压；且选择电路241及242的选择门262可接收具有10V的值的电压。存储器装置200(图2A到图2C)可包含虚设存储器单元。在图2D中，在擦除操作部分中，“5V-10V(虚设)”指示可施加到虚设存储器单元的控制线(例如，虚设字线)的电压的范围(近似5V到10V)。
在针对取消选择块的存储器装置200(图2C)的擦除操作期间，基于上文的假设且如图2D的图表200D中展示，可将块2031(取消选择块)的选择线283A、283B、284A及284B(图2C)放置于“浮动”状态(在图2D中展示为“F”或“浮动”)中。在浮动状态中，选择线283A、283B、284A及284B上的电压可具有与提供到信号BL(例如，在此实例中为信号BL0)的电压的值(例如，擦除电压(例如，Verase)的近似20V的值)成比例的值。因此，在擦除操作中，可将块2031(取消选择块)的选择电路247及248的选择门261放置于浮动状态中。
上文描述的实例读取、写入及擦除操作假设块2030是选定块且块2031是取消选择块。然而，如果假设块2030是取消选择块，那么选择线281A及281B可具备用于上文描述的取消选择块的电压。举例来说，如果块2030是取消选择块，那么基于图表200D(图2D)，选择线281A及281B在读取操作期间可分别具备具有V3＝0.5V及V4＝0V的值的电压，或在写入操作期间分别具备具有V7＝2.3V及V8＝0V的值的电压，或在具有高达提供到信号BL(例如，信号BL0)的电压的值的值的电压的情况下被放置于浮动状态中。
图2E是展示根据本文中描述的一些实施例的当在存储器装置200的变型中与选择线281A相关联的信号SGDA及与选择线282A相关联的信号SGDA可为单独信号(例如，不共享)时在存储器装置200的读取、写入及擦除操作期间提供到存储器装置200的信号BL、SGDA、SGDB、WL选定、WL未选定、SGS及SRC的电压的实例值的图表200E。图表200E可为图2D的图表200D的变型。在图表200D中，与选择线281A相关联的信号SGDA及与选择线282A相关联的信号SGDA可为共享信号(例如，相同信号)。在图表200E中，与选择线281A及282A相关联的信号是单独信号。因此，在图表200E中，可将具有不同值的电压提供到与选择线281A相关联的信号SGDA及与选定块的取消选择串的选择线282A相关联的信号SGDA。
举例来说，在针对选定块(例如，块2030)的存储器装置200的读取操作期间，基于上文的假设且如图2E的图表200E中展示，与存储器单元串232(取消选择串)的选择线282A相关联的信号SGDA可具备具有V1＝0V或V1＝0.5V(而非如图表200D中的5V)的值的电压。此意味着在其中在读取操作期间选择线281A未经耦合到选择线282A的存储器装置200的变型中，图2B中的选择电路241及242的选择门261及262可分别接收具有5V及0V或5V及0.5V的不同值的电压。
在存储器装置200的写入操作期间，与存储器单元串232(取消选择串)的选择线282A相关联之信号SGDA可具备具有V5＝0V或V5＝2.3V(而非如图表200D中的3V)的值的电压。因此，图2B中(当选择线281A未经耦合到选择线282A时)的选择电路241及242的选择门261可接收分别具有3V及0V或3V及2.3V的不同值的电压。在存储器装置200的擦除操作中，基于图表200E的提供到存储器装置200的信号的电压的值可与基于图表300E的值相同。
使用基于图表200D及图表200E的偏压技术可改进存储器装置200在读取、写入及擦除操作期间的操作。在下文中在图2F到图2M的描述之后描述此类改进的描述。
图2F展示根据本文中描述的一些实施例的存储器装置200的部分的结构的侧视图。图2F中的存储器装置200的结构对应于图2C中展示的存储器装置200的示意图。如图2F中展示，存储器装置200可包含衬底390，(块2030的)存储器单元串231及232以及(块2031的)存储器单元串237及238的存储器单元210、211、212及213可形成于衬底390上方(例如，相对于衬底390垂直地形成)。存储器装置200包含相对于z维度的不同层309到315(例如，衬底与线270之间的内部装置层)。存储器单元210、211、212及213可分别定位于层310、311、312及313中(例如，相对于衬底390垂直布置于z维度中)。(块2030的)选择电路241、241’、242及242’以及(块2031的)选择电路247、247’、248及248’的选择门261、262及263也可形成于(例如，垂直形成于)衬底390上方。
存储器装置200可包含具有在存储器装置200的z维度上从衬底390向外(例如，垂直)延伸的长度的柱331、332、333及334。与存储器单元串231、232、237及238相关联的选择线(例如，上及下漏极选择线及源极选择线)可在z维度上沿着相应柱定位，如图2F中展示。举例来说，与存储器单元串231相关联的选择线281A、281B及281’可在z维度上沿着柱331定位。
图2G展示根据本文中描述的一些实施例的图2F的存储器装置200的部分的结构的俯视图。如图2G中展示，线270、271及272(例如，相应线270、271及272的导电材料的区域)可具有其在垂直于y维度的x维度上延伸的长度。如图2G中的剖视图中展示，选择线281’、282’、283’及284’具有在y维度上延伸的长度且分别在选择线281B、282B、283B及284B下方(相对于z维度)。选择线281B、282B、283B及284B具有在y维度上延伸的长度且分别在选择线281A、282A、283A及284A下方。选择线281A、282A、283A及284A具有在y维度上延伸的长度且在线270、271及272下方。图2G还展示柱331、332、333及334(其接触线270的底侧)及在相对于柱331、332、333及334的位置的位置处的存储器单元串231、232、237及238。未标记存储器装置200的其它柱(虚线圆圈)。沿着图2G的区段标记2F-2F获取图2F中的存储器装置200的侧视图(例如，横截面视图)。
参考图2F，存储器装置200的衬底390可包含单晶(也称为单晶体)半导体材料。举例来说，衬底390可包含单晶硅(也称为单晶体硅)。衬底390的单晶半导体材料可包含杂质，使得衬底390可具有特定导电类型(例如，n型或p型)。虽然在图2F中未展示，但衬底390可包含可定位于线299及柱331、332、333及334正下方的电路。此电路可包含缓冲器(例如，页缓冲器)、解码器及存储器装置200的其它电路组件。
如图2F中展示，线270(例如，包含导电材料的区域的数据线)可具有在垂直于z维度的x维度上延伸的长度。线299可具有在x维度上延伸的长度。图2F展示其中线299(例如，源极)可形成于衬底390的部分上方(例如，通过沉积导电材料)的实例。替代地，线299可形成于衬底390的部分中或上(例如，通过掺杂衬底390的部分)。
柱331、332、333及334中的每一者可包含耦合到线270的部分343、耦合到线299的部分346、在部分343与346之间的部分344及由部分343、344及346包围的部分345。因此，柱331、332、333及334中的每一者是具有包含相应部分343、344、345及346的材料的材料柱。部分343、344及346中的每一者可包含导电材料(例如，掺杂多晶硅)。部分345(例如，填料)可包含电介质材料(例如，硅氧化物，例如二氧化硅)。图2F展示其中柱331、332、333及334中的每一者包含部分345(例如，电介质材料)的实例。替代地，可省略部分345，使得部分344的材料也可占据部分345所占据的空间。
部分343及346可包含具有相同导电类型的材料。部分344可包含具有与部分343及346不同的导电类型的材料。举例来说，部分343及346可包含n型的半导体材料(例如，n型多晶硅)，且部分344可包含p型的半导体材料(例如，p型多晶硅)。替代地，部分343、344及346可包含具有相同导电类型的材料(例如，n型多晶硅)。
部分344及部分343及346中的每一者的至少部分可在柱331、332、333及334当中的相应柱中形成导电通道。导电通道可在存储器装置200的操作(例如，读取、写入或擦除)期间载送电流(例如，线270(例如，数据线)与线299(例如，源极)之间的电流)。图2F展示其中部分343的部分可从线270延伸到近似层315处的相应柱中的位置的实例。然而，部分343的部分可从线270延伸到层313与315之间的相应柱中的任何位置。
存储器单元串231的存储器单元210、211、212及213可沿着柱331的片段(例如，从层310延伸到层313的柱331的片段)定位。在类似结构中，存储器单元串232、237及238的存储器单元210、211、212及213可沿着柱332、333及334当中的相应柱的片段定位，如图2F中展示。
与相应存储器单元210、211、212及213相关联的(块2030的)控制线2200、2210、2220、2230及(块2031的)控制线2201、2211、2221及2231也可沿着柱332、333及334当中的相应柱的片段(例如，从层310延伸到层313的片段)分别定位于层310、311、312及313中，如图2F中展示。(块2030的)控制线2200、2210、2220、2230及(块2031的)控制线2201、2211、2221及2231的材料可包含导电材料(例如，n型导电掺杂多晶硅、金属或其它导电材料)。因此，如图2F中展示，(块2030的)控制线2200、2210、2220、2230可包含沿着柱331及332的片段定位的相应导电材料(多个导电材料)；且(块2031的)控制线2201、2211、2221及2231可包含沿着柱333及334的片段定位的相应导电材料(多个导电材料)。
选择线281A(其包含选择门261的部分)可沿着柱331的片段(例如，层315上的柱331的片段)定位于层315中。选择线281B(其包含选择门262的部分)可沿着柱331的片段(例如，层314上的柱331的片段)定位于层314中。选择线281’(其包含选择门263的部分)可沿着柱331的片段(例如，层309上的柱331的片段)定位于层309中。
在类似结构中，选择线282A、283A及284A可沿着柱332、333及334当中的相应柱的片段(例如，层315中的片段)定位于层315中。选择线282B、283B及284B可沿着柱332、333及334当中的相应柱的片段(例如，层314中的片段)定位于层314中。选择线282’、283’及284’可沿着柱332、333及334当中的相应柱的片段(例如，层309中的片段)定位于层309中。
相同层上的选择线(例如，层315上的选择线281A、282A、283A及284A)可具有相同材料。不同层上的选择线可具有相同材料或不同材料。用于存储器装置200的选择线的材料可包含导电掺杂多晶硅(例如，n型或p型)、金属或其它导电材料。
如图2F中展示，存储器单元210、211、212及213中的每一者可包含结构307，结构307包含在相应柱与控制线之间的部分301、302及303。举例来说，存储器单元串231的存储器单元213包含在柱331与控制线2230之间的结构307(其包含部分301、302及303)。部分301可包含能够阻挡电荷的隧穿的电荷阻挡材料(例如，电介质材料，例如氮化硅)。部分302可包含可提供电荷存储功能以表示存储于存储器单元210、211、212或213中的信息的值的电荷存储元件(例如，(若干)电荷存储材料)。举例来说，部分302可包含多晶硅，其可操作为存储器单元(例如，存储器单元210、211、212或213)中的浮动栅极(例如，以存储电荷)。在此实例中，存储器单元210、211、212及213中的每一者具有浮动栅极存储器单元结构。替代地，部分302可包含可操作以俘获存储器单元(例如，存储器单元210、211、212或213)中的电荷的电荷俘获材料(例如，氮化硅)。在此实例中，存储器单元210、211、212及213中的每一者具有电荷俘获存储器单元结构。部分303可包含能够允许电荷(例如，电子)的隧穿的一或若干隧穿电介质材料(例如，硅氧化物)。举例来说，部分303可允许在写入操作期间电子从部分344(例如，导电通道)到部分302的隧穿及在存储器装置200的擦除操作期间电子从部分302到部分344的隧穿。
在图2F中，选择门261中的每一者可包含相应选择线与相应柱之间的结构304。举例来说，选择电路241的选择门261包含选择线281A与柱331之间的结构304。
选择门262中的每一者可包含在相应选择线与相应柱之间的结构305。举例来说，选择电路241的选择门262包含选择线281B与柱331之间的结构305。
选择门263中的每一者可包含在相应选择线与相应柱之间的结构306。举例来说，选择电路241’的选择门263包含选择线281’与柱331之间的结构306。
结构304、305及306可为(若干)类似或相同材料。举例来说，选择门261、262及263中的每一者可具有类似于FET结构的结构。FET的实例包含金属氧化物半导体(MOS)晶体管。如所属领域的技术人员已知，FET通常包含晶体管栅极、沟道及介于晶体管栅极与沟道之间且可与晶体管栅极及沟道直接接触的栅极氧化物。FET不具有提供电荷存储功能的电荷存储元件(例如，浮动栅极)。因此，结构304、305及306中的每一者可不包含提供电荷存储功能的电荷存储元件。因此，不同于存储器单元210、211、212及213，选择门261、262及263中的每一者可不包含提供电荷存储功能的电荷存储元件。举例来说，结构304、305及306中的每一者可仅包含电介质材料(例如，仅包含硅氧化物而无电荷存储元件)。
因此，如上文描述，在图2F及图2G中展示，选择线(例如，选择线281A、282A、283A、284A、281B、282B、283B及284B、281’、282’、283’及284’)是导电材料件(例如，线)。导电材料可为多晶硅、硅化物、金属或这些材料的任何组合或其它导电材料件。如上文描述，选择线可载送信号(例如，信号SGDA、SGDB或SGS)但其不如同开关(例如，晶体管)那样操作。选择门(例如，选择门261、262或263)可包含选择线的部分(例如，形成选择线的导电材料件的部分)及用以执行功能(例如，晶体管的功能)的额外结构。举例来说，在图2F中的选择电路241中，选择门261可包含选择线281A的部分及结构304；且选择门262可包含选择线281B的部分及结构305。
图2H展示根据本文中描述的一些实施例的包含结构304、305、306及307的图2F的存储器装置200的部分的细节。为了简洁起见，在图2H中仅展示存储器装置的结构304、305、306及307以及选择线281A、选择线281B及选择线281’、控制线2230、存储器单元213及选择门261、262及263的部分。
如图2H中展示，选择线281A、选择线281B、控制线2230及选择线281’可分别沿着柱331的片段351、352、353及354定位。柱331包含侧壁(例如，垂直侧壁)339。侧壁339可为由部分344形成的导电通道的侧壁。
选择线281A包含面向柱331的侧壁339的侧壁381A(例如，选择线281A的导电材料的垂直侧壁)。侧壁381A可定位于距柱331的部分的距离D1处。可横跨结构304从侧壁381A到柱331的侧壁339的相应部分笔直测量距离D1，使得距离D1可为侧壁381A与339之间的最短距离。
选择线281B包含面向柱331的侧壁339的侧壁381B(例如，选择线281B的导电材料的垂直侧壁)。侧壁381B可定位于距柱331的部分的距离D2处。可横跨结构305从侧壁381B到柱331的侧壁339的相应部分笔直测量距离D2，使得距离D2可为侧壁381B与339之间的最短距离。
控制线2230包含面向柱331的侧壁339的侧壁323(例如，导电材料控制线2230的垂直侧壁)。侧壁323可定位于距柱331的部分的距离D3处。可横跨结构307从侧壁323到柱331的侧壁339的相应部分笔直测量距离D3，使得距离D3可为侧壁323与339之间的最短距离。
选择线281’包含面向柱331的侧壁339的侧壁381’(例如，选择线281’的导电材料的垂直侧壁)。侧壁381’可定位于距柱331的部分的距离D4处。可横跨结构306从侧壁381’到柱331的侧壁339的相应部分笔直测量距离D4，使得距离D4可为侧壁381’与339之间的最短距离。
距离D1、D2及D4可为相同的。举例来说，选择线281A、281B及281’可经形成以具有可导致距离D1、D2及D4彼此相同的类似或相同结构。选择线281A、281B及281’及存储器单元210、211、212及213中的每一者可经形成以具有不同结构。举例来说，如图2H中展示，存储器单元213可经形成以包含包含于部分302中的电荷存储元件。此可引起距离D3大于距离D1、D2及D4中的每一者。
如图2H中展示，结构304可从选择线281A的侧壁381A延伸到柱331的侧壁339。结构305可从选择线281B的侧壁381B延伸到柱331的侧壁339。结构307可从控制线2230的侧壁323延伸到柱331的侧壁339。结构306可从选择线281’的侧壁381’延伸到柱331的侧壁339。
如图2H中展示，选择线281A、选择线281B、控制线2230及选择线281’分别具有厚度T1、T2、T3及T4。厚度T1、T2、T3及T4可为相同或不同的。举例来说，厚度T1、T2及T4可为相同的但可不同于(例如，大于)厚度T3。
参考图2I到图2M的以下描述对存储器装置200的变型进行描述，所述变型包含柱331与选择线281A、281B、281’、控制线2230的相应侧壁之间的距离的变化、结构304、305、306及307的变化以及厚度T1、T2、T3及T4的至少一些的变化。为了简洁起见，图2I到图2M中的结构304、305、306及307以虚线展示且未对其描述进行详细描述。
图2I展示根据本文中描述的一些实施例的图2H的存储器装置200的部分的变型，其包含定位于大于图2H的距离D2的距离D5处的侧壁381B。如图2I中展示，由于距离D5大于距离D2(图2H)，所以图2I中的结构305也可不同于(例如，宽于)图2H的结构305。图2I中的结构305也可包含不同于图2H的结构305的材料的材料。举例来说，结构305可包含类似于存储器单元213的结构307的部分301、302及303的部分及材料。在此实例中，可在形成存储器单元213的结构307时形成(与结构307同时形成)图2I中的结构305。因此，在图2I的存储器装置200的变型中，选择门262中的每一者可具有如同存储器单元213的存储器单元型结构。选择门262的存储器单元型结构允许其经电编程以便调整选择门262的阈值电压。
图2J展示根据本文中描述的一些实施例的图2I的存储器装置200的部分的变型，其包含定位于大于图2I的距离D1的距离D6处的侧壁381A。图2J中的结构304可包含类似于结构305的材料的材料。结构304可与结构305同时形成或替代地，与结构305及307两者同时形成。在此实例中，结构304可包含类似于图2H的结构307的部分301、302及303的部分及材料。因此，在图2J的存储器装置200的变型中，选择门261及262中的每一者可具有如同存储器单元213的存储器单元型结构。选择门261的存储器单元型结构允许其经电编程以便调整选择门261的阈值电压。
图2K展示根据本文中描述的一些实施例的图2H的存储器装置200的部分的变型，其包含定位于大于图2H的距离D4的距离D7处的选择线281’的侧壁381’。如图2K中展示，由于距离D7大于距离D4(图2H)，所以图2K中的结构306也可不同于(例如，宽于)图2H的结构306。图2K中的结构306也可包含不同于图2H的结构306的材料的材料。举例来说，结构306可包含类似于存储器单元213的结构307的部分301、302及303的部分及材料。在此实例中，可在形成存储器单元213的结构307时形成(与结构307同时形成)结构306。因此，在图2K中的存储器装置200的变型中，选择门263中的每一者可具有如同存储器单元213的存储器单元型结构。具有相关联距离D7的结构306可包含于图2H到图2J中展示的存储器装置200的任何变型中。举例来说，图2K的选择线281’及结构306(及相关联距离D7)可取代图2H、图2I及图2J的选择线281’及结构306(及相关联距离D4)。
图2L展示根据本文中描述的一些实施例的图2H的存储器装置200的部分的变型，其包含具有大于图2H的厚度T1、T2、T3及T4中的每一者的厚度T1’的选择线281A。图2L中的距离D1’可与图2H的距离D1相同或不同。作为实例，距离D1’可类似于(例如，等于)距离D1且小于距离D3(图2H)。具有厚度T1’(图2L)的选择线281A可包含于图2H到图2K中展示的存储器装置200的任何变型中。举例来说，具有厚度T1’的选择线281A可取代图2H、图2I及图2J的选择线281A。
T1’的更大厚度允许形成部分343的过程期间的更多工艺灵活性。如上文描述，部分343及344可包含具有不同导电类型的材料。举例来说，部分343可包含n型多晶硅。部分344可包含p型多晶硅。如图2L中展示，部分343可在柱331的片段351中的位置(例如，结)347处接触部分344(例如，与部分344介接)。通过形成具有相对大于另一选择线(例如，紧邻选择线281A的选择线281B)的厚度(例如，T2)的厚度T1’的选择线281A，片段351处的部分344的长度(例如，通道长度)(其与厚度T1’成比例)也可经延伸而相对大于片段352处的部分344的长度。此更大长度可补偿形成部分343的工艺变化。举例来说，更大长度可允许形成部分343与选择线281A之间的足够重叠(N+结重叠)而不将部分343朝向选择线281B延伸太远。此重叠可允许在擦除操作期间产生足够栅极引发的漏极泄漏(GIDL)电流且可在读取及写入操作期间使任何GIDL电流保持在相对低量。厚度T1’的大小(值)可取决于重叠的量。作为实例，厚度T1’可高达厚度T2的1.5倍。在另一实例中，厚度T1’可在厚度T2的1.5倍与厚度T2的2倍之间。在另一实例中，厚度T1’可大于厚度T2的2倍。
图2M展示根据本文中描述的一些实施例的图2H的存储器装置200的部分的变型，其包含具有大于图2H的厚度T1、T2、T3及T4的厚度T4’的选择线281’。图2M中的距离D4’可与图2H的距离D4相同或不同。作为实例，距离D4’可类似于(例如，等于)距离D4且小于距离D3(图2H)。具有厚度T4’(图2M)的选择线281’可包含于图2H到图2L中展示的存储器装置200的任何变化中。举例来说，具有厚度T4’的选择线281’可取代图2H到图2L中的选择线281’。
如上文参考图2A到图2M描述，存储器装置200可包含双选择门(例如，双漏极选择门)且可为基于图表200D及200E中展示的技术。上文描述的双栅极及偏压技术的组合可允许存储器装置200实现在读取、写入及擦除操作期间优于一些常规存储器装置的改进。举例来说，一些常规存储器装置可仅包含存储器单元串与数据线之间的一个SGD选择线。在此常规存储器装置中，在读取或写入操作期间，如果SGD选择线与取消选择块相关联，那么将0V的电压提供到SGD选择线。常规存储器装置中所使用的相对低电压(例如，0V)可引起在数据线与SGD选择线之间的位置附近发生GIDL事件。其还可增加数据线与SGD选择线之间的耦合电容。此外，在此常规存储器装置中的擦除操作期间，将相对较高值的电压施加到选定块的数据线及SGD选择线。此可引起在SGD选择线附近发生相对较高的电场应力。
如所属领域的技术人员已知，对于特定存储器装置的块中的读取或写入操作，GIDL电流(例如，太多GIDL电流)有时可为有害的。但在特定存储器装置的块中的擦除操作期间，GIDL电流有时可为有用的。本文中描述的存储器装置的结构及偏压技术可帮助减少或抑制存储器装置200的读取或写入操作期间的GIDL电流(例如，取消选择块中的GIDL电流)。其还可帮助在存储器装置200的擦除操作期间产生(例如，增加)GIDL电流(例如，选定块中的GIDL电流)。
举例来说，如上文参考图表200D(图2D)及图表200E(图2E)描述，图2F中的块2031(例如，取消选择块)中的选择线283A及284A可具备(例如，经施加有)具有相对较高值(例如，在读取操作期间V3＝0.5V>0V，或在写入操作期间V7＝2.3V>0V)的电压(例如，V3或V7)。此较高电压值可减少线270与选择线283A及284A中的每一者(图2F)之间的有效耦合电容。此还可减少或抑制读取或写入操作期间线270与选择线283A及284A中的每一者之间的GIDL电流(例如，减少结构304与部分343之间的位置附近的GIDL电流)。
另外，如上文参考图表200D(图2D)及图表200E(图2E)描述，图2F中的块2031(例如，取消选择块)中的选择线283B及284B可具备(例如，经施加有)具有相对较低值(例如，在读取操作期间V4＝0V<V3＝0.5V，或在写入操作期间V8＝0V<V7＝2.3V)的电压(例如，V4及V8)。此较低电压值可减少可在选择线283B及284B附近的位置处发生的次阈值泄漏电流。
此外，如上文参考图表200D(图2D)及图表200E(图2E)描述，块2030(例如，选定块)中的选择线281A及282A可具备(例如，经施加有)具有V9＝10V的值的电压。由于提供到信号BL(与线270相关联)的电压的值是20V，所以10V的值可足以产生(例如，引起)足够GIDL以辅助对块2030执行的擦除操作。如上文参考图表200D(图2D)的描述所提及，图表200D中展示的电压的值是实例值。因此，电压V9的值可经选择为不同于10V的替代值(例如，基于图表200D中的提供到信号BL的电压的值而选择)，只要此替代值可导致在存储器装置200的选定块的擦除操作期间产生足够GIDL。
此外，如上文参考图表200D(图2D)及图表200E(图2E)描述，块2030(选定块)中的选择线281B及282B可在擦除操作期间具备(例如，经施加有)具有V10＝14V的值的电压。由于提供到信号BL(与线270相关联)的电压的值是20V，所以14V的值可帮助减少可在对块2030执行的擦除操作期间在选择线281B附近(例如，在选择线281B与柱331之间的位置处)及选择线282B附近(例如，在选择线282B与柱332之间的位置处)发生的电场应力。还如上文描述，块2030(选定块)中的选择线281B及282B可替代地具备具有V10＝10V的值的电压。此电压值可(例如，相对于提供到控制线2200的5V)足以帮助减少可在对块2030执行的擦除操作期间在选择线281B附近(例如，在选择线281B与控制线2200之间的位置处)发生的电场应力。
因此，如上文参考图2A到图2M描述，本文中描述的存储器装置200的结构及偏压技术(例如，基于图2D的图表200D及图2E的图表200E)可帮助减少或抑制在存储器装置200的读取或写入操作期间块(例如，选定块、取消选择块或两者)中的GIDL电流。本文中描述的存储器装置200的结构及偏压技术还可帮助在对存储器装置200的块执行的擦除操作期间提供足够GIDL电流。
图3A展示根据本文中描述的一些实施例的可为存储器装置200的变型的存储器装置300的部分的框图。存储器装置300包含与存储器装置200的元件类似或相同的元件。为了简洁起见，在图3A的描述中未重复存储器装置200与300之间的类似或相同元件(其在图2A及图3A中具有相同标记)的描述。
如图3A中展示，存储器装置300可包含双(例如，上及下)源极选择线，包含选择线281’A、282’A、283’A及284’A(例如，上源极选择线)以及选择线281’B、282’B、283’B及284’B。此不同于其中存储器装置200仅具有与选择电路241'到252'中的每一者相关联的一个源极选择线(例如，281’、282’、283’及284’)的图2A的存储器装置200。在图3A中，选择线281’A、282’A、283’A及284’A可对应于图2A的选择线281’、282’、283’及284’。
在图3A的存储器装置300中，选择线281’A、282’A、283’A及284’A中的每一者可载送单独(例如，不同)信号SGSA。选择线281’B、282’B、283’B及284’B中的每一者可载送单独(例如，不同)信号SGSB。选择电路241'到252'中的每一者可共享两个选择线。举例来说，选择电路241’、243’及245’可共享选择线281’A及281’B。选择电路242’、244’及246’可共享选择线282’A及282’B。选择电路247’、249’及251’可共享选择线283’A及283’B。选择电路248’、250’及252’可共享选择线284’A及284’B。图3A展示耦合到选择线282A的选择线281A及耦合到选择线284A的选择线283A。然而，类似于图2A的存储器装置200，选择线281A及282A可彼此去耦合，且选择线283A及284A可彼此去耦合。
图3B展示根据本文中描述的一些实施例的图3A的存储器装置300的示意图。存储器装置300包含与图2B的存储器装置200的元件类似或相同的元件。为了简洁起见，在图3B的描述中未重复存储器装置200与300之间的类似或相同元件(其在图2B及图3B中具有相同标记)的描述。
如图3B中展示，选择电路241'到252'中的每一者可包含双选择门(例如，双源极选择门)：选择门263的一者及选择门264的一者。类似于选择门263中的每一者，选择门264中的每一者还可操作为晶体管(例如，FET)。
图3B展示其中与选择线281’A相关联的信号SGSA及与选择线282’A相关联的信号SGSA是单独信号且与选择线283’A相关联的信号SGSA及与选择线284’A相关联的信号SGSA是单独信号的实例。在存储器装置300的变型中，与选择线281’A相关联的信号SGSA及与选择线282’A相关联的信号SGSA可为共享信号(例如，可为相同信号)；且与选择线283’A相关联的信号SGSA及与选择线284’A相关联的信号SGSA可为共享信号(例如，可为相同信号)。
图3B展示其中与选择线281’B相关联的信号SGSB及与选择线282’B相关联的信号SGSB为单独信号且与选择线283’B相关联的信号SGSB及与选择线284’B相关联的信号SGSB为单独信号的实例。在存储器装置300的变型中，与选择线281’B相关联的信号SGSB及与选择线282’B相关联的信号SGSB可为共享信号；且与选择线283’B相关联的信号SGSB及与选择线284’B相关联的信号SGSB可为共享信号。
图3C展示根据本文中描述的一些实施例的包含耦合于线270与线299之间的存储器单元串231、232、237及238以及选择电路241、242、247、248、241’、242’、247’及248’的图3B的存储器装置300的部分的示意图。图3C中展示的存储器装置300的部分包含与图2C的存储器装置200的元件类似或相同的元件。为了简洁起见，在图3C的描述中未重复存储器装置200与300之间的类似或相同元件的描述。
如图3C中展示，选择电路241’、242’、247’及248’中的每一者的选择门(例如，双源极选择门)263及264可串联耦合于线299与存储器单元串231、232、237及238当中的相应存储器单元串之间。选择电路241’的选择门263具有可为选择线281’A的部分(例如，由选择线281’A的部分形成)的端子(例如，晶体管栅极)。选择电路241’的选择门264具有可为选择线281’B的部分(例如，由选择线281’B的部分形成)的端子(例如，晶体管栅极)。选择电路241’的选择门263及264可分别由提供到选择线281’A及281’B的信号SGSA及SGSB控制(例如，接通或关断)。类似地，如图3C中展示，选择电路242’、247’及248’中的每一者的选择门263及264还具有可为选择线282’A、283’A、284’A、282’B、283’B及284’B当中的相应选择线的部分(例如，由选择线282’A、283’A、284’A、282’B、283’B及284’B当中的相应选择线的部分形成)的端子(晶体管栅极)。
图3D是展示根据本文中描述的一些实施例的在存储器装置300的读取、写入及擦除操作期间提供到信号BL、SGDA、SGDB、WL选定、WL未选定、SGSA、SGSB及SRC的电压的实例值的图表300D。图表300D与图表200D(图2D)之间的差异包含在存储器装置300的读取、写入及擦除操作期间提供到信号SGSA及SGSB的电压的值。在图3D的图表300D中展示的其它信号可具备具有与图2D的图表200D的值类似或相同的值的电压。图3D的以下描述使用在图2D的描述中使用的相同假设(例如，选定及取消选择块及串)。
在针对选定块(例如，块2030)的存储器装置300(图3C)的读取操作期间，与选定块的选定串相关联的图3D中的信号SGSA及SGSB可具备(例如，加偏压有)具有相同值的电压，例如SGSA＝SGSB＝5V。因此，在此实例中，与存储器单元串231(例如，选定串)相关联的选择线281’A及281’B(图3C)可具备具有5V的相同值的电压。因此，选择电路241’的选择门263及264可接收具有5V的相同值的电压。与选定块的取消选择串相关联的信号SGSA及SGSB可具备具有相同值的电压，例如SGSA＝SGSB＝0V。因此，在此实例中，与存储器单元串232(例如，取消选择串)相关联的选择线282’A及282’B可具备具有0V的相同值的电压。因此，选择电路242’的选择门263及264可接收具有0V的相同值的电压。
在针对取消选择块(例如，块2031)的存储器装置300(图3C)的读取操作期间，与取消选择块的全部串(例如，串237及238)相关联的信号SGSA及SGSB可具备(例如，加偏压有)具有相同值的电压，例如SGSA＝SGSB＝0V。因此，在此实例中，在块2031(取消选择块)中，选择线283’A及284’A可具备具有0V的相同值的电压；且选择线283’B及284’B可具备具有0V的值的电压。因此，选择电路247’及248’的选择门263可接收具有0V的相同值的电压；且选择电路247’及248’的选择门264可接收具有0V的相同值的电压。
在针对选定块(例如，块2030)之存储器装置300(图3C)的写入操作期间，与选定串相关联的信号SGSA及SGSB可具备(例如，加偏压有)具有不同值的电压，例如SGSA＝V13＝2.3V且SGSB＝V14＝0V。因此，在此实例中，与存储器单元串231(选定串)相关联的选择线281’A及281’B(图3C)可分别具备具有2.3V及0V的值的电压。因此，选择电路241’的选择门263及264可分别接收2.3V及0V的电压。与取消选择串相关联的信号SGSA及SGSB可具备具有不同值的电压，例如SGSA＝V15＝2.3V且SGSB＝V16＝0V。因此，在此实例中，与存储器单元串232(取消选择串)相关联的选择线282’A及282’B可分别具备具有2.3V及0V的值的电压。因此，选择电路242’的选择门263及264可分别接收具有2.3V及0V的值的电压。
在针对取消选择块(例如，块2031)的存储器装置300(图3C)的写入操作期间，与块2031的全部串相关联的信号SGSA及SGSB可具备(例如，加偏压有)具有不同值的电压，例如SGSA＝V17＝2.3V且SGSB＝V18＝0V。因此，在此实例中，在块2031(取消选择块)中，选择线283’A及284’A可具备具有2.3V的值的电压；且选择线283’B及284’B可具备具有0V的值的电压。因此，选择电路247’及248’的选择门263中的每一者可接收具有2.3V的值的电压；选择电路247’及248’的选择门264中的每一者可接收具有0V的值的电压。
在针对选定块的存储器装置300(图3C)的擦除操作期间，基于上文的假设且如图3D的图表300D中展示，与选定串及取消选择串相关联的信号SGSA及SGSB可具备具有不同值的电压，例如SGSA＝V19＝15V且SGSB＝V20＝11V。因此，在此实例中，在块2030中，选择线281’A及282’A(图3C)可具备具有15V的值的电压；且选择线281’B及282’B可具备具有11V的值的电压。因此，选择电路241’及242’的选择门263可接收具有15V的值的电压；且选择电路241’及242’的选择门264可接收具有11V的值的电压。
在针对取消选择块的存储器装置300(图3C)的擦除操作期间，可将块2031(取消选择块)的选择线283’A及283’B(图3C)放置于“浮动”状态(在图3D中展示为“F”)中。在浮动状态中，选择线283’A、283’B、284’A及284’B上的电压可具有与提供到信号BL(例如，在此实例中为信号BL0)的电压的值(例如，近似20V)成比例的值。因此，在擦除操作中可将块2031(取消选择块)的选择电路247’及248’的选择门263及264放置于浮动状态中。
图3E是展示根据本文中描述的一些实施例的当在存储器装置300的变型中与选择线281A相关联的信号SGDA及与选择线282A相关联的信号SGDA可为单独信号(例如，并非共享信号)时在存储器装置300的读取、写入及擦除操作期间提供到存储器装置300的信号BL、SGDA、SGDB、WL选定、WL未选定、SGS及SRC的电压的实例值的图表300E。图表300E可为图表300D的变型，其中信号SGDA及SGDB是单独信号。因此，在图表300E中，可将具有不同值的电压提供到与选择线281A相关联的信号SGDA及与选定块的取消选择串的选择线282A相关联的信号SGDA。图表300E中的提供到信号的电压的值可与图2E的图表200E中的值相同。
如图表300E中展示那样将电压提供(例如，施加)到信号SGDA、SGDB、SGSA及SGSB可允许存储器装置300实现至少类似于(例如，好于)如上文参考图2A到图2E描述那样由存储器装置200提供的改进的改进。举例来说，本文中描述的存储器装置300的结构及偏压技术(例如，基于图3E的图表300E)可帮助减少或抑制在存储器装置300的读取或写入操作期间在块中(例如，在取消选择块中及在与选定块的取消选择串相关联的部分中)的GIDL电流。在另一实例中，本文中描述的存储器装置300的结构及偏压技术还可帮助在对存储器装置300的块执行的擦除操作期间提供足够GIDL电流且减少电场应力。
图3F展示根据本文中描述的一些实施例的存储器装置300的部分的结构的侧视图。图3F中的存储器装置300的结构对应于图3C中展示的存储器装置300的示意图。图3F中的存储器装置300的结构可为图2F的存储器装置200的结构的变型。为了简洁起见，在图3F的描述中未重复存储器装置200与300之间的类似或相同元件(其在图2F及图3F中具有相同标记)的描述。图3G展示根据本文中描述的一些实施例的图3F的存储器装置300的部分的结构的俯视图。图3F的存储器装置300与存储器装置200(图2F)之间的差异包含衬底390与相应存储器单元串之间的双选择线(例如，选择线281’A、282’A、283’A及284’A以及选择线281’B、282’B、283’B及284’B)，如图3F中展示。
选择线281’A、282’A、283’A及284’A可具有上文参考图2A到图2M描述的选择线281’的任何变化(例如，材料、从其侧壁到相应柱的距离及厚度)。选择线281’B、282’B、283’B及284’B可具有上文参考图2A到图2M描述的选择线281’的任何变化(例如，材料、自其侧壁到相应柱的距离及厚度)。
存储器装置300可包含至少类似于存储器装置200的改进的改进。举例来说，本文中描述的存储器装置300的结构及偏压技术(例如，基于图3D的图表300D及图3E的图表300E)可帮助减少或抑制在存储器装置300的读取或写入操作期间在块(例如，选定块、取消选择块或两者)中的GIDL电流且在对存储器装置300的选定块执行的擦除操作期间提供足够GIDL电流。
图4A及图4B分别展示根据本文中描述的一些实施例的包含三漏极选择线及相关联漏极选择晶体管以及三源极选择线及相关联源极选择晶体管的存储器装置400的部分的示意图及结构。存储器装置400可为存储器装置300的变型。为了简洁起见，在图4A及图4B中仅展示存储器装置400的部分。在图4A及图4B的描述中未重复存储器装置300与400之间的类似或相同元件(其在图3B、图4A及图4B中具有相同标记)的描述。存储器装置300与400之间的差异包含选择线281C及282C、选择门266及与选择线281C及282C中的每一者相关联的信号SGDC的添加以及选择线281’C及282’C、选择门265及与选择线281’C及282’C中的每一者相关联的信号SGSC的添加，如图4A及图4B中展示。如图4A中展示，选择线281’A及282’A可通过连接281”’A(其可为类似于图2A中的连接281”A的直接或间接连接)而彼此连接。在图4A中，存储器装置400可包含上文参考图2A到图3G描述的存储器装置200及300的变型。
在存储器装置400的操作(例如，读取、写入或擦除操作)期间，信号SGDB及SGDC可具备与图表300D(图3D)或图表300E(图3E)中的提供到信号SGDB的电压相同的电压，且信号SGSB及SGSC可具备与图表300D(图3D)或图表300E(图3E)中的提供到信号SGSB的电压相同的电压。包含三选择线(例如，漏极选择线)281A、281B及281C及三选择线(例如，源极选择线)281’A、281’B及281’C可允许存储器装置400实现与上文参考图2A到图3G描述的存储器装置200或存储器装置300类似的改进。
图5A到图24展示根据本文中描述的一些实施例的形成存储器装置的过程。参考图5A到图24描述的过程可用于形成包含存储器装置200、300及400以及其变化的存储器装置。所属领域的技术人员可容易地知道形成存储器装置的一些过程及存储器装置(例如图5A到图24中展示的存储器装置)的一些元件。因此，为了帮助集中于本文中描述的实施例，省略图5A到图24中展示的形成存储器装置的一些过程及用以完成所述存储器装置的额外过程。此外，为了简洁起见，图2到图4B及图5A到图24当中的类似或相同元件被赋予相同标记。
图5A及图5B展示根据本文中描述的一些实施例的形成存储器装置500的过程。图5A展示在例如通过在选择线281A、281B、281’A、281’B、282A、282B、282’A及282’B以及控制线2200、2210、2220及2230的导电材料(例如，层)之间沉积交替电介质材料而形成选择线281A、281B、281’A、281’B、282A、282B、282’A及282’B以及控制线2200、2210、2220及2230之后的存储器装置500。接着，可在交替导电材料及电介质材料中形成柱孔521及522。在图5A中，标记“N”是指可包含于选择线281A、281B、281’A、281’B、282A、282B、282’A及282’B以及控制线2200、2210、2220及2230中的n型导电材料(例如，n型导电掺杂多晶硅)。使用n型材料作为实例。可使用其它导电材料(例如，p型材料、金属及其它导电材料)。图5B展示在形成存储器单元串231及232以及选择门261、262、263及264之后的存储器装置500。可在形成存储器单元串231及232以及选择门261、262、263及264之后在柱孔521及522中的每一者中形成部分344(例如，导电通道)及部分345(例如，电介质填料)。包含相应部分344及345的柱孔521及522分别是柱(材料柱)531及532的部分。
如图5B中展示，选择门261、262、263及264中的每一者可经形成使得其可具有存储器单元型结构，其是存储器单元串231及232的存储器单元中的每一者的类似或相同结构。选择门261、262、263及264中的每一者的存储器单元型结构可简化制造过程。其还可允许选择门261、262、263及264的电编程以便调整选择门261、262、263及264的阈值电压。此可改进在存储器装置500的操作期间选择线281A、281B、281’A、281’B、282A、282B、282’A及282’B的偏压。此外，由于选择门261及263中的每一者具有存储器单元型结构，所以选择门261及263可不易受来自存储器装置500中所使用的GIDL擦除技术的降级的影响。
图6A及图6B展示根据本文中描述的一些实施例的形成存储器装置600的过程。类似于存储器装置500(图5A及图5B)，图6A展示在形成选择线281A、281B、281’A、281’B、282A、282B、282’A及282’B以及控制线2200、2210、2220及2230以及柱孔521及522之后的存储器装置600。在图6A中，标记“P”是指p型导电材料(例如，p型导电掺杂多晶硅)。选择线281A、282A、281’A及282’A可包含p型导电材料。图6B展示在存储器单元串231及232、选择门261、262、263及264形成之后的存储器装置600。还形成柱(材料柱)631及632。柱631及632中的每一者可包含相应部分344及345的材料。类似于存储器装置500(图5B)，存储器装置600的选择门262及264中的每一者可经形成使得其可具有存储器单元型结构。不同于存储器装置500的选择门261及263，存储器装置600的选择门261及263中的每一者可经形成使得其可具有FET型结构。选择门262及264中的每一者的存储器单元型结构可允许选择门262及264的电编程以便调整选择门262及264的阈值电压。此可改进在存储器装置600的操作期间选择线281B、281’B、282B及282’B的偏压。
图7A及图7B展示根据本文中描述的一些实施例的形成存储器装置700的过程。形成存储器装置700的过程类似于用于形成图6B的存储器装置600的过程。然而，在存储器装置700中，选择门261、262、263及264中的每一者可经形成使得其可具有FET型结构。此结构可帮助维持存储器装置700的相对大小(例如，允许芯片大小保持不变)。
图8A到图8D展示根据本文中描述的一些实施例的形成存储器装置800的过程，其包含在不同时间形成多个柱孔。图8A展示在形成选择线281B、281’A、281’B、282B、282’A及282’B以及控制线2200、2210、2220及2230之后的存储器装置800。可在形成选择线281B、281’A、281’B、282B、282’A及282’B以及控制线2200、2210、2220及2230之后形成柱孔821及822。
图8B展示在形成存储器单元串231及232以及选择门262、263及264之后的存储器装置800。可在形成存储器单元串231及232以及选择门262、263及264之后在柱孔821及822中的每一者中形成部分344及部分345’(例如，电介质填料)。如图8B中展示，选择门262及264中的每一者可经形成使得其可具有存储器单元型结构。选择门263中的每一者可经形成使得其可具有FET型结构。
图8C展示在形成选择线281A及282A之后的存储器装置800。可在形成选择线281A及282A之后形成柱孔821’及822’。
图8D展示在形成选择门261之后的存储器装置800。选择门261中的每一者可经形成使得其可具有FET型结构。可在形成选择门261之后形成部分343及345。部分343、344及345是相应柱(例如柱831或832)的部分。
图9A到图9D展示根据本文中描述的一些实施例的形成存储器装置900的过程，其包含在不同时间形成多个柱孔。图9A展示在形成选择线281’A、281’B、282’A、282’B以及控制线2200、2210、2220及2230之后的存储器装置900。可在形成选择线281’A及281’B以及控制线2200、2210、2220及2230之后形成柱孔921及922。
图9B展示在形成存储器单元串231及232以及选择门263及264之后的存储器装置900。可在形成存储器单元串231及232以及选择门263及264之后在柱孔921及922中的每一者中形成部分344及部分345’(例如，电介质填料)。如图9B中展示，选择门263及264中的每一者可经形成使得其可具有FET型结构。
图9C展示在形成选择线281A、282A、281B及282B之后的存储器装置900。接着，可形成柱孔921’及922’。图9D展示在形成选择门261及262之后的存储器装置900。选择门261及262中的每一者可经形成使得其可具有FET型结构。可在形成选择门261及262之后形成部分343及345。部分343、344及345的材料是相应柱(例如柱931或932)的材料的部分。
图10A到图10D展示根据本文中描述的一些实施例的形成包含三个硅化物漏极选择线的存储器装置1000的过程。图10A展示在形成选择线281’A、281’B、281’C、282’A、282’B及282’C、选择门263、264及265、控制线2200、2210、2220及2230、存储器单元串231及232、结构(例如，n型材料层)280以及柱1031及1032之后的存储器装置1000。选择门263、264及265中的每一者可经形成使得其可具有FET型结构。还可形成部分344(例如，导电通道)及部分345(例如，电介质填料)。部分344及345是相应柱(例如柱1031或1032)的部分。
图10B展示在形成开口(例如，狭缝或切口)1080(例如，通过在开口1080处蚀刻结构280的部分)从而导致选择线281A、281B、281C、282A、282B、282C以及选择门261、262及266的形成之后的存储器装置1000。接着，可在开口1080中(例如，通过沉积)形成材料1081。材料1081可包含钴、镍或其它导电材料。如图10B中展示，选择线281A、281B、281C可包含n型材料(例如，n型多晶硅)。
图10C展示在执行硅化过程之后且在从开口1080移除材料1081之后的存储器装置1000。硅化过程引起选择线281A、281B、281C、282A、282B、282C的材料(例如，n型多晶硅)变为硅化物材料(例如，NiSi、CoSi或其它硅化物材料)。
图10D展示在开口1080(图10C)中形成电介质材料(例如，硅氧化物)之后的存储器装置1000。将硅化物材料提供给选择线281A、281B、281C、282A、282B及282C可减少这些选择线的电阻。
图11A到图11F展示根据本文中描述的一些实施例的形成包含三金属漏极选择线的存储器装置1100的过程。类似于图10A的存储器装置1000，图11A展示在形成选择线281’A、281’B、281’C、282’A、282’B及282’C、选择门263、264及265、控制线2200、2210及2220及2230、存储器单元串231及232、柱1131及1132及结构(例如，材料层)280之后的存储器装置1100。图11A展示包含n型材料(例如，n型多晶硅)的结构280作为实例。结构280可包含氮化硅。还可形成部分344(例如，导电通道)及部分345(例如，电介质填料)。部分344及345是相应柱(例如柱1131或1132)的部分。
图11B展示在形成开口1180(例如，通过在开口1180处蚀刻结构280的部分)之后的存储器装置1100。此导致选择线281A、281B、281C、282A、282B及282C以及选择门261、262及266的形成。
图11C展示在移除选择线281A、281B及281C的材料之后的存储器装置1100。此在选择线281A、281B及281C的材料所处的位置处产生空隙。
图11D展示在材料1181填充(例如，通过沉积)在移除选择线281A、281B、281C、282A、282B及282C的材料的位置(图11C)处的空隙之后的存储器装置1100。材料1181可包含金属或其它导电材料(例如，W、Ti、Ta、WN、TiN、TaN或其它导电材料)。
图11E展示在形成开口1182(例如，通过在开口1182处蚀刻材料1181的部分)之后的存储器装置1100。在开口1182处移除材料1181的部分。材料的剩余部分包含于选择线281A、281B、281C、282A、282B及282C中。
图11F展示在开口1182(图11E)中形成电介质材料(例如，硅氧化物)之后的存储器装置1100。将材料1181(例如，金属)提供给选择线281A、281B、281C、282A、282B及282C可减少这些选择线的电阻。
图12A及图12B展示根据本文中描述的一些实施例的形成包含具有存储器单元型及FET型结构的组合的三源极选择晶体管的存储器装置1200的过程。图12A展示在形成选择线281’A、281’B、218’C、282’A、282’B及282’C、控制线2200、2210、2220及2230以及柱孔1221及1222之后的存储器装置1200。图12B展示在形成存储器单元串231及232以及选择门263、264及265之后的存储器装置1200。可在柱孔1221及1222中的每一者中形成部分346(例如，N+材料)、部分344(例如，导电通道)及部分345(例如，电介质填料)。部分344及345是相应柱(例如柱1231或1232)的部分。如图12B中展示，选择线281’A及282’A的厚度可大于选择线281’B、218’C、282’B及282’C的厚度。
选择门264及265中的每一者可经形成使得其可具有存储器单元型结构，其是存储器单元串231及232的存储器单元中的每一者的类似或相同结构。选择门263中的每一者可经形成使得其可具有FET型结构。存储器装置1200的其它部分(例如，SGD选择线及相关联晶体管(例如，261、262及263))可由类似于上文参考图5A到图11F描述的任何过程的过程形成。图12B中展示的选择门263、264及265的存储器单元型及FET型结构的组合可允许选择线281’B、282’B、281’C及282’C相对薄。其还可使过程路径更容易。
图13A及图13B展示根据本文中描述的一些实施例的形成包含具有存储器单元型及FET型结构的组合的三源极选择晶体管的存储器装置1300的过程。图13A展示在类似于图12A的存储器装置1200的元件的形成之后的存储器装置1300。然而，如图13B中展示，选择门264及265中的每一者可经形成使得其可具有FET型结构。选择门263中的每一者可经形成使得其可具有存储器单元型结构，其是存储器单元串231及232的存储器单元中的每一者的类似或相同结构。存储器装置1300的其它部分(例如，SGD选择线及相关联晶体管(例如，261、262及263))可由类似于上文参考图5A到图11F描述的任何过程的过程形成。图13B中展示的选择门263、264及265的存储器单元型及FET型结构的组合可减少选择线281’A及282’A的电阻。
图14A及图14B展示根据本文中描述的一些实施例的形成包含具有存储器单元型及FET型结构的组合的三源极选择晶体管的存储器装置1400的过程。图14A展示在类似于图12A的存储器装置1200的元件的形成之后的存储器装置1400。然而，如图14B中展示，选择门263、264及265中的每一者可经形成使得其可具有存储器单元型结构，其是存储器单元串231及232的存储器单元中的每一者的类似或相同结构。存储器装置1400的其它部分(例如，SGD选择线及相关联晶体管(例如，261、262及263))可由类似于上文参考图5A到图11F描述的任何过程的过程形成。图14B中展示的选择门263、264及265的存储器单元类型及FET类型结构的组合可减少选择线281’A及282’A的电阻。
图15展示根据本文中描述的一些实施例的包含三漏极选择晶体管及三源极选择晶体管的存储器装置1500。可使用上文参考图5A到图14B描述的过程的任何组合形成存储器装置1500。如图15中展示，存储器装置1500可包含与上文(图2A到图14B)描述的存储器装置的元件类似或相同的元件。因此，为了简洁起见，此处未描述存储器装置1500的元件的描述。如图15中展示，选择门265及266中的每一者可经形成使得其可具有存储器单元型结构，其是存储器单元串231及232的存储器单元中的每一者的类似或相同结构。选择门261、262、263及264中的每一者可经形成使得其可具有FET型结构。选择门265及266的存储器单元型结构可允许其经电编程以便调整选择门261、262及266的组合的阈值电压以及选择门263、264及265的组合的阈值电压。
图16展示根据本文中描述的一些实施例的包含三漏极选择晶体管及三源极选择晶体管的存储器装置1600。可使用上文参考图5A到图14B描述的过程的任何组合形成存储器装置1600。如图16中展示，存储器装置1600可包含与上文(图2A到图14B)描述的存储器装置的元件类似或相同的元件。因此，为了简洁起见，此处未描述存储器装置1600的元件的描述。如图16中展示，选择门262、264、265及266中的每一者可经形成使得其可具有存储器单元型结构，其是存储器单元串231及232的存储器单元中的每一者的类似或相同结构。选择门261及263中的每一者可经形成使得其可具有FET型结构。选择门262及264的存储器单元型结构可允许其经电编程以便调整选择门261及262的组合的阈值电压以及选择门263及264的组合的阈值电压。
图17到图21展示根据本文中描述的一些实施例的形成包含具有不同电阻的选择门及控制线(其中选择门及控制线包含金属部分)的存储器装置1700的过程。存储器装置1700可包含类似于上文参考图2A到图17描述的存储器装置的元件的元件(例如，存储器单元、选择门、控制线及其它元件)。为了简洁起见，从图17到图21省略此类元件的细节。
如图17中展示，已经形成存储器装置1700的一些组件。举例来说，已形成柱1731到1736。沿着柱1731到1736的片段形成选择门(例如，源极选择门)1763及1764。已形成材料(导电材料层)1720。在额外过程(下文描述)中，可在特定位置处分离材料1720以形成存储器装置1700的控制线(例如，存取线的部分)。材料1720可与上文参考图2A到图16描述的控制线(例如，控制线2200、2210、2220及2230)的材料(例如，n型多晶硅)类似或相同。
如图17中展示，还沿着柱1731到1736当中的相应柱的片段形成存储器单元串1741到1746。存储器单元串1741及1742可类似于上文参考图2A到图16描述的存储器单元串231及232。
如图17中展示，已形成材料(材料层)1751及1752。可在额外过程(下文描述)中分离材料1751及1752以形成存储器装置1700的选择门(例如，漏极选择门)。材料1751及1752可与上文参考图2A到图16描述的选择门(例如，选择门261及262)的材料(例如，n型或p型多晶硅)类似或相同。可形成材料(例如，电介质材料)1780以允许额外过程，如下文描述。
图18展示在形成选择门1861及1862之后的存储器装置1700。形成选择门1861及1862可包含(例如，通过蚀刻)移除材料1751及1752的部分以在材料1751及1752的选择性位置处形成开口(例如，狭缝)1801到1807。如图18中展示，开口1801、1803、1805及1807中的每一者与开口1802、1804及1806中的每一者不对称(非对称)。举例来说，开口1801、1803、1805及1807中的每一者的宽度(从图18的左侧到右侧)可大于开口1802、1804及1806中的每一者的宽度(从图18的左侧到右侧)。因此，开口1801、1803、1805及1807中的每一者中的材料1751及1752的移除量可多于开口1802、1804及1806中的每一者中的材料1751及1752的移除量。此意味着可在选择性位置(其是使一个选择门与其它(例如，邻近)选择门分离的位置)处非对称地移除(例如，非对称地蚀刻)材料1751及1752，如图18中展示。非对称地移除材料1751及1752可允许执行额外过程以便引起选择门1861及1862中的每一者可具有具备不同电阻的导电材料，如下文描述。
图19展示在开口1801、1803、1805及1807中形成材料1901之后的存储器装置1700。形成材料1901可包含在开口1801、1803、1805及1807中填充(例如，沉积)材料1901。材料1901可包含氧化物材料或在额外过程(下文描述)中可相对易于移除(例如，蚀刻)的其它材料。
图20展示在用以分离块20030及20031的块分离过程之后的存储器装置1700。块分离过程可包含移除边缘2015及2016(例如，块边界)处的材料以形成存储器装置1700的块，例如块20030及20031。图20还展示在形成控制线2020、2021、2022及2023(例如，在移除边缘2015及2016处的材料1720之后形成)之后的存储器装置1700。图20还展示在从开口1801、1803、1805及1807(例如，通过蚀刻材料1901)移除材料1901之后的存储器装置1700。
图20还展示在选择门1861及1862中的每一者的一个侧上形成(例如，仅在一个侧壁上形成)凹槽2002之后的存储器装置1700。凹槽2002还可形成于控制线2020、2021、2022及2023中的每一者的两个侧(例如，在边缘2015及2016处的侧)上。凹槽2002还可形成于边缘2015及2016处选择门1763及1764中的每一者的一个侧上(例如，仅形成于一个侧壁上)。如图20中展示，凹槽2002可不形成于边缘2015及2016处的两个栅极1763之间的选择门1763的侧上。类似地，凹槽2002可不形成于边缘2015及2016处的两个栅极1764之间的选择门1764的侧上。
图21展示在形成部分2102之后的存储器装置1700。形成部分2102以改进选择门1861及1862、控制线2021、2022、2023及2024、边缘2015及2016处的两个栅极1763以及边缘2015及2016处的两个选择门1764的导电性(例如，减少电阻)。部分2102中的每一者可包含金属。举例来说，部分2102中的每一者可为整个金属部分。替代地，部分2102中的每一者的大部分可为金属。形成部分2102可包含在开口1801、1803、1805及1807中形成(例如，通过溅镀而沉积)屏障(例如，TiN的薄层)。接着，可在形成屏障之后形成金属材料(例如，W或其它导电材料)。可在部分2102中同时形成(例如，通过相同过程步骤形成)金属材料。在形成金属材料(例如，W)之后，可执行额外分离过程以分离块(例如，在边缘2015及2016处切割金属材料(例如，W))。
如图21中展示，选择门1861中的每一者可包含与部分2102的一者(部分2102当中的相应部分)直接接触的部分2101。在选择门1861中的每一者中，部分2101是在形成开口1801到1807(图18)时未移除的图17中的材料1751(例如，n型或p型多晶硅)的剩余部分。因此，选择门1861中的每一者可包含具有不同电阻的部分(例如，相应部分2101及2102)。举例来说，部分2102(例如，金属)中的每一者可具有小于部分2101(例如，n型或p型多晶硅)中的每一者的电阻。
类似地，在图21中，选择门1862中的每一者可包含与部分2102的一者(部分2102当中的相应部分)直接接触的部分2101。在选择门1862中的每一者中，部分2101是在形成开口1801到1807(图18)时未移除的图17中的材料1752(例如，n型或p型多晶硅)的剩余部分。因此，选择门1862中的每一者可包含具有不同电阻的部分(例如，相应部分2101及2102)。举例来说，部分2102(例如，金属)中的每一者可具有小于部分2101(例如，n型或p型多晶硅)中的每一者的电阻。
如图21中展示，控制线2021、2022、2023及2024中的每一者可包含在边缘2015处的与部分2102的一者(边缘2015处部分2102当中的相应部分)直接接触的部分2111及在边缘2016处的与部分2102的一者(边缘2016处部分2102当中的相应部分)直接接触的部分2111。在控制线2021、2022、2023及2024中的每一者中，在边缘2015处的部分2111及在边缘2016处的部分2111是在图20中的边缘2015及2016处的在执行块分离过程(图20)时未移除的相应材料1720(例如，n型多晶硅)的剩余部分。因此，控制线2021、2022、2023及2024中的每一者可包含具有不同电阻的部分(例如，在边缘2015及2016处的相应部分2111及2102)。举例来说，部分2102(例如，金属)中的每一者可具有小于部分2111(例如，n型或p型多晶硅)中的每一者的电阻。
如图21中展示，选择门1763中的每一者可包含在边缘2015处的与部分2102的一者(边缘2015处部分2102当中的相应部分)直接接触的部分2121及在边缘2016处的与部分2102的一者(边缘2016处部分2102当中的相应部分)直接接触的部分2121。在边缘2015及2016处的选择门1763中的每一者中，部分2121是在边缘2015及2016处的在执行块分离过程(图20)时未移除的选择门1763的导电材料(例如，n型或p型多晶硅)的剩余部分。因此，在边缘2015及2016处的选择门1763中的每一者可包含具有不同电阻的部分(例如，在边缘2015及2016处的相应部分2121及2102)。举例来说，部分2102(例如，金属)中的每一者可具有小于部分2121(例如，n型或p型多晶硅)中的每一者的电阻。
类似地，选择门1764中的每一者可包含在边缘2015处的与部分2102的一者(边缘2015处部分2102当中的相应部分)直接接触的部分2121及在边缘2016处的与部分2102的一者(边缘2016处部分2102当中的相应部分)直接接触的部分2121。在边缘2015及2016处的选择门1764中的每一者中，部分2121是在边缘2015及2016处的在执行块分离过程(图20)时未移除的选择门1764的导电材料(例如，n型或p型多晶硅)的剩余部分。因此，在边缘2015及2016处的选择门1764中的每一者可包含具有不同电阻的部分(例如，在边缘2015及2016处的相应部分2121及2102)。
图22及图23展示根据本文中描述的一些实施例的形成包含具有不同电阻的选择门及控制线(其中选择门及控制线包含硅化物部分)的存储器装置2200的过程。可使用用于形成存储器装置1700直至图20中展示的存储器装置1700的结构的类似或相同过程形成图22中的存储器装置2200的结构。
图23展示在形成部分2302之后的存储器装置2200。部分2302中的每一者可与部分2101、2111或2121当中的相应部分直接接触。形成部分2302以改进选择门1861及1862、控制线2020、2021、2022及2023、边缘2015及2016处的两个栅极1763以及边缘2015及2016处的两个选择门1764的导电性(例如，减少电阻)。
不同于图21中的部分2102(例如，金属部分)中的每一者，图23中的部分2302中的每一者可为硅化物部分。形成部分2302可包含执行硅化(例如，部分硅化)过程以形成如图23中展示的部分2302。执行硅化过程可包含在凹槽2002中形成金属(例如，Co、Ni或其它金属材料)材料。接着，可在形成金属材料之后执行退火过程以便形成部分2302。
如图23中展示，选择门1861及1862中的每一者可包含与部分2302的一者(部分2302当中的相应部分)直接接触的部分2101。因此，选择门1861及1862中的每一者可包含具有不同电阻的部分(例如，相应部分2101及2302)。举例来说，部分2302(例如，硅化物)中的每一者可具有小于部分2101(例如，n型或p型多晶硅)中的每一者的电阻。
控制线2021、2022、2023及2024中的每一者可包含在边缘2015处的与部分2302的一者(边缘2015处的部分2302当中的相应部分)直接接触的部分2111及在边缘2016处的与部分2302的一者(边缘2016处的部分2302当中的相应部分)直接接触的部分2111。因此，控制线2021、2022、2023及2024中的每一者可包含具有不同电阻的部分(例如，在边缘2015及2016处的相应部分2111及2302)。举例来说，部分2302(例如，硅化物)中的每一者可具有小于部分2111(例如，n型或p型多晶硅)中的每一者的电阻。
选择门1763及1764中的每一者可包含在边缘2015处的与部分2302的一者(边缘2015处部分2302当中的相应部分)直接接触的部分2121及在边缘2016处的与部分2302的一者(边缘2016处部分2302当中的相应部分)直接接触的部分2121。因此，选择门1763及1764中的每一者可包含具有不同电阻的部分(例如，在边缘2015及2016处的相应部分2121及2302)。举例来说，部分2302(例如，硅化物)中的每一者可具有小于部分2121(例如，n型或p型多晶硅)中的每一者的电阻。
图24展示存储器装置2400，其可为图21的存储器装置1700或图23的存储器装置2200的变型。如图24中展示，存储器装置2400可包含部分2402。部分2402中的每一者可与选择门1763及1764中的每一者的部分2121当中的相应部分直接接触。因此，在存储器装置2400中，在边缘2015及2016处的选择门1763及1764以及在边缘2015与2016之间的选择门1763及1764可具有部分2402及2121。此不同于其中仅边缘2015及2016处的选择门1763及1764具有不同电阻的部分(例如，图21中的部分2102及2121以及图23中的部分2302及2121)的图21的存储器装置1700以及图23的存储器装置2300。
在图24中，形成部分2402可包含类似于用于形成存储器装置1700的部分2102(图21)的过程的过程或类似于用于形成存储器装置2200的部分2302(图23)的过程的过程。举例来说，在图24中，在形成定位于选择门1763及1764上方的元件(例如，存储器单元串1741到1746、控制线2021、2022、2023及2024以及选择门1861及1862)之前，可使用类似于形成存储器装置1700(图21)的部分2102(例如，金属部分)的过程的过程来形成图24的存储器装置2400的部分2402。替代地，在形成定位于选择门1763及1764上方的元件之前，可使用类似于形成存储器装置2200(图23)的部分2302(例如，硅化物部分)的过程的过程来形成图24的存储器装置2400的部分2402。因此，在存储器装置2400的选择门1763及1764中的部分2402中的每一者可为金属部分(例如，类似于图21的部分2102中的每一者)或硅化物部分(例如，类似于图23的部分2302中的每一者)。
图24还展示包含部分2404的存储器装置2400。部分2404中的每一者可为金属部分或硅化物部分。举例来说，可使用类似于上文参考图17到图21描述的过程的过程形成部分2404，使得部分2404中的每一者可为金属部分(例如，类似于图21的部分2102)。在另一实例中，可使用类似于上文参考图22及图23描述的过程的过程形成部分2404，使得部分2404中的每一者可为硅化物部分(例如，类似于图23的部分2302)。因此，在存储器装置2400中，选择门1861及1862中的每一者可包含多晶部分(例如，部分2101的一者)及金属或硅化物部分(例如，部分2404的一者)。类似地，控制线2021、2022、2023及2024中的每一者可包含多晶部分(例如，部分2111的一者)及金属或硅化物部分(例如，部分2404的一者)。
与上文描述的存储器装置(例如，上文参考图2A到图3G描述的存储器装置200及300)中使用的偏压技术类似或相同的偏压技术可用于图5A到图24的存储器装置中。因此，除了结构的改进之外(例如，上文参考图5A到图24描述的漏极及源极选择门及控制线处的减少的电阻)，图5A到图24的存储器装置还可包含类似于上文参考图2A到图3G描述的存储器装置200及300的操作的操作(例如，偏压技术)的改进。
设备(例如，存储器装置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200)及方法(例如，与存储器装置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200相关联的操作方法及形成这些存储器装置的方法(例如，过程))的说明希望提供各项实施例的结构的一般理解且不希望提供可能使用本文中描述的结构的设备的全部元件及特征的完整描述。本文中的设备是指(例如)装置(例如，存储器装置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200的任一者)或包含例如存储器装置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200的任一者的装置的系统(例如，计算机、蜂窝电话或其它电子系统)。
可以数个方式(包含经由软件模拟)实施上文参考图1到图24描述的任何组件。因此，上文描述的设备(例如，存储器装置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200或这些存储器装置中的每一者的部分，包含这些存储器装置中的控制单元，例如控制单元116(图1)及选择电路241到252)可在本文中全部特性化为“模块”。此类模块可包含视需要及/或视情况用于各项实施例的特定实施方案的硬件电路、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合。举例来说，此类模块可包含于例如软件电信号模拟封装、功率使用及范围模拟封装、电容-电感模拟封装、功率/热消散模拟封装、信号传输-接收模拟封装及/或用于操作或模拟各种潜在实施例的操作的软件及硬件的组合的系统操作模拟封装中。
存储器装置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200可包含于例如高速计算机、通信及信号处理电路、单处理器或多处理器模块、单或多嵌入式处理器、多核心处理器、消息信息交换机及专用模块(包含多层、多芯片模块)的设备(例如，电子电路)中。可进一步包含此类设备作为例如电视机、蜂窝电话、个人计算机(例如，膝上型计算机、桌面计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组、音频层3)播放器)、车辆、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒及其它者的各种其它设备(例如，电子系统)内的子组件。
上文参考图1到图24描述的实施例包含使用串联耦合于导电线与存储器装置的第一存储器单元串之间的第一选择门及第二选择门以及串联耦合于导电线与存储器装置的第二存储器单元串之间的第三选择门及第四选择门的设备及方法。存储器装置可包含第一选择线、第二选择线、第三选择线及第四选择线以在存储器装置的操作期间分别将第一电压、第二电压、第三电压及第四电压分别提供到第一选择门、第二选择门、第三选择门及第四选择门。第一电压及第二电压可具有相同值。第三电压及第四电压可具有不同值。描述包含额外设备及方法的其它实施例。
在详细描述及权利要求书中，由术语“至少一者”结合的物品清单可意味着所列举物品的任何组合。举例来说，如果列举物品A、B及C，那么词组“A、B及C中的至少一者”可意味着仅A；仅B；仅C；A及B；A及C；B及C；或A、B及C。
上文描述及图式说明本发明的一些实施例以使所属领域的技术人员能够实践本发明的实施例。其它实施例可并入结构、逻辑、电、过程及其它改变。实例仅代表可能变化。一些实施例的部分及特征可包含于其它实施例的部分及特征中或由其它实施例的部分及特征取代。所属领域的技术人员在阅读且理解上文描述之后将明白许多其它实施例。

Claims (21)

1.一种存储器设备，其包括：
导电线；
第一存储器单元串及第二存储器单元串；及
第一选择门及第二选择门，其串联耦合于所述导电线与所述第一存储器单元串之间，所述第一选择门定位于所述设备的第一层中，所述第二选择门定位于所述设备的第二层中；
第三选择门及第四选择门，其串联耦合于所述导电线与所述第二存储器单元串之间，所述第三选择门定位于所述第一层中，所述第四选择门定位于所述第二层中；
第一选择线，其在所述设备的操作期间将第一电压提供到所述第一选择门；
第二选择线，其在所述操作期间将第二电压提供到所述第二选择门，所述第一电压及所述第二电压具有相同值；
第三选择线，其在所述操作期间将第三电压提供到所述第三选择门；
第四选择线，其在所述操作期间将第四电压提供到所述第四选择门，所述第三电压及所述第四电压具有不同值；
第五选择门，其与在所述导电线与所述第一存储器单元串之间的所述第一选择门及所述第二选择门串联耦合；及
第六选择门，其与在所述导电线与所述第二存储器单元串之间的所述第三选择门及所述第四选择门串联耦合。
2.根据权利要求1所述的存储器设备，其进一步包括：
第一控制线，其耦合到所述第一存储器单元串；及
第二控制线，其耦合到所述第二存储器单元串，所述第二控制线不同于所述第一控制线，且所述操作包含将信息存储于所述第一存储器单元串的存储器单元中的操作及从所述第一存储器单元串的存储器单元读取信息的操作中的一者。
3.根据权利要求1所述的存储器设备，其进一步包括由所述第一及第二存储器单元串共享的控制线，且所述操作包含将信息存储于所述第一存储器单元串的存储器单元中的操作及从所述存储器单元串的存储器单元读取信息的操作中的一者。
4.根据权利要求1所述的存储器设备，其中：
所述第一选择线在所述设备的额外操作期间将第五电压提供到所述第一选择门；
所述第二选择线在所述额外操作期间将第六电压提供到所述第二选择门，所述第五及第六电压具有相同值；
所述第三选择线在所述额外操作期间将第七电压提供到所述第三选择门；且
所述第四选择线在所述额外操作期间将第八电压提供到所述第四选择门，所述第七电压及所述第八电压具有相同值，且所述第五及第七电压具有不同值。
5.根据权利要求1所述的存储器设备，其中由所述设备的相同信号提供所述第一及第三电压。
6.根据权利要求1所述的存储器设备，其中由所述设备的不同信号提供所述第一及第三电压。
7.根据权利要求1所述的存储器设备，其进一步包括衬底，其中所述第一存储器单元串定位于所述衬底与所述第一及第二选择门之间。
8.根据权利要求1所述的存储器设备，其中所述设备包括存储器装置，所述存储器装置包含存储器单元的第一块及存储器单元的第二块，所述第一存储器串包含于存储器单元的所述第一块中，所述第二存储器单元串包含于存储器单元的所述第二块中，且其中如果存储器单元的所述第二块是取消选择块，那么在所述操作期间，所述第三电压具有大于所述第四电压的值的值。
9.根据权利要求1所述的存储器设备，其中所述设备包括存储器装置，所述存储器装置包含存储器单元的第一块及存储器单元的第二块，所述第一存储器串包含于存储器单元的所述第一块中，所述第二存储器单元串包含于存储器单元的所述第二块中，且其中如果存储器单元的所述第二块是选定块，那么在擦除操作期间，所述第三电压具有小于所述第四电压的值的值。
10.根据权利要求1所述的存储器设备，其进一步包括衬底，其中所述第一及第二选择门定位于所述第一存储器单元串与所述衬底之间。
11.根据权利要求1所述的存储器设备，其中所述第一选择门包含第一部分及接触所述第一部分的第二部分，且所述第一及第二部分具有不同电阻。
12.根据权利要求11所述的存储器设备，其中所述第一部分是多晶硅部分且所述第二部分是金属部分及硅化物部分中的一者。
13.根据权利要求1所述的存储器设备，其中所述第一、第二、第三及第四选择门中的每一者包含场效应晶体管结构。
14.根据权利要求1所述的存储器设备，其中所述第一、第二、第三及第四选择门中的每一者包含电荷存储元件。
15.根据权利要求1所述的存储器设备，其中所述第一及第二存储器单元串中的每一者包含存储器单元，所述存储器单元包含浮动栅极存储器单元结构。
16.根据权利要求1所述的存储器设备，其中所述第一及第二存储器单元串中的每一者包含存储器单元，所述存储器单元包含电荷俘获存储器单元结构。
17.一种在存储器装置中使用的方法，其包括：
在所述存储器装置的操作期间将第一电压施加到所述存储器装置的第一选择线，所述第一选择线耦合到所述存储器装置的第一选择门；
在所述操作期间将第二电压施加到所述存储器装置的第二选择线，所述第一电压及第二电压具有相同值，所述第二选择线耦合到所述存储器装置的第二选择门，所述第一选择门定位于设备的第一层中，所述第二选择门定位于所述设备的第二层中，所述第一选择门及所述第二选择门串联耦合于数据线与所述存储器装置的第一存储器单元串之间；
在所述操作期间将第三电压施加到存储器装置的第三选择线，所述第三选择线耦合到所述存储器装置的第三选择门；
在所述操作期间将第四电压施加到所述存储器装置的第四选择线，所述第三电压及所述第四电压具有不同值，所述第四选择线耦合到所述存储器装置的第四选择门，所述第三选择门定位于所述设备的所述第一层中，所述第四选择门定位于所述设备的所述第二层中，所述第三选择门及第四选择门串联耦合于所述数据线与所述存储器装置的第二存储器单元串之间；
在所述存储器装置的额外操作期间将第五电压施加到所述第一选择线及所述第三选择线；及
在所述额外操作期间将第六电压施加到所述存储器装置的所述第二选择线及所述第四选择线，所述第五电压及所述第六电压具有不同值。
18.根据权利要求17所述的方法，其中所述第一及第二存储器单元耦合到相同存取线。
19.根据权利要求17所述的方法，其中所述第一及第二存储器单元串耦合到不同存取线。
20.根据权利要求17所述的方法，其进一步包括：
在所述操作期间从所述第一存储器单元串的存储器单元读取信息。
21.根据权利要求17所述的方法，其进一步包括：
在所述操作期间将信息存储于所述第一存储器单元串的存储器单元中。
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