CN1848438A - 与非门快闪存储装置的回复方法 - Google Patents

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Abstract

一与非门快闪存储装置藉由将一预定偏压施加至漏极或源极来回复。将负偏压施加至单元栅极以使得电子得以射入单元的浮动栅极中。此使得擦除阈值电压的分布变窄且最小化由周边单元的状态所引起的干扰。该回复方法包括：提供半导体衬底；提供多个单元区块，每一单元区块具有多个形成于半导体衬底上的单元串，每一单元串包括多个串联的单元；在单元串与漏极区域间提供漏极选择晶体管；在单元串与源极区域间提供源极选择晶体管；其中藉由在擦除之后将第一预定偏压经由选定位线施加至漏极区域、将第二预定偏压施加至选定单元区块的漏极选择晶体管及将第三预定偏压施加至选定单元区块的源极选择晶体管、并将接地电压施加至源极来回复装置。

Description

与非门快闪存储装置的回复方法
技术领域
本发明涉及集成电路，且更具体地说，本发明涉及一种用于一与非门(NAND)快闪存储装置的回复方法。
背景技术
一与非门快闪存储装置包含多个单元区块。该等单元区块的每一者包括多个单元串。用于储存数据的多个单元串联连接以形成一串。一漏极选择晶体管形成于单元串与一漏极之间且一源极选择晶体管形成于单元串与一源极之间。
在一与非门快闪存储装置的一现有单元中，在一半导体衬底中提供一隔离区域。可使用(例如)一浅沟槽隔离(STI)工艺来形成该隔离区域。一栅极结构形成于该半导体衬底的一区域中。该栅极结构包含一穿隧氧化层、一浮动栅极、一介电层及一控制栅极。一结形成于该栅极结构的每一侧上。
某些限制存在于该现有与非门快闪存储装置中。当减少设计规则时，减少了单元之间的距离。一单元的状态可受相邻单元的状态影响。举例而言，在一程序化操作期间，一程序化单元的阈值电压可受周边单元的阈值电压影响。当过度地擦除周边单元时，相应地改变了该程序化单元的阈值电压。因此，改变了该程序化单元的阈值电压的分布特征，从而导致芯片失效。在本说明书中将更详细描述此等及其它限制。
发明内容
根据本发明，提供一种用于一与非门快闪存储装置的回复方法。具体言之，本发明提供一种用以消除一归因于一擦除单元的一阈值电压与一程序化单元的一阈值电压之间的差异而产生的干扰效应的方法。本领域内技术人员将认识到，本发明具有更广范围的可用性。举例而言，本发明可应用于各种装置，尤其诸如动态随机存取存储装置、专用集成装置、微处理器、微控制器。
在一用于回复一与非门快闪存储装置的现有方法中，一擦除单元的一阈值电压大体上低于一擦除确认的一阈值电压。因此，该擦除单元的阈值电压不同于一程序化单元的阈值电压。该差异造成干扰并影响装置的回复。
根据本发明的一实施例，提供一种用于一与非门快闪存储装置的回复方法。该回复方法包括提供一半导体衬底。提供多个单元串。该等多个单元串的每一者包含多个形成于该半导体衬底中的串联连接的单元。该方法包括提供一漏极选择晶体管及一源极选择晶体管。该漏极选择晶体管形成于一单元串与一漏极之间。该源极选择晶体管形成于一单元串与一源极之间。该方法包括在擦除该装置之后经由一选定位线施加一第一预定偏压至该漏极、施加一第二预定偏压至一选定单元区块的漏极选择晶体管及源极选择晶体管、并施加一接地电压至该源极。
在一特定实施例中，该第一预定偏压与该第二预定偏压大体上相同。在一替代实施例中，该第二预定偏压与该第一预定偏压(皆小于零且该第二预定偏压小于该第一预定偏压？)。在某些实施例中，可将接地电压施加至一非选定单元区块的漏极选择晶体管及源极选择晶体管。
该方法亦为该等单元提供一擦除阈值电压。该擦除阈值电压可藉由施加一负偏压至一选定单元区块的一单元栅极来控制。或者，一非选定单元区块的单元栅极可为浮动的。
该方法亦包括藉由施加一负偏压至该半导体衬底来增加漏极与源极之间的电流。
因此，降低了由一擦除单元的阈值电压与一程序化单元的阈值电压之间的差异所产生的干扰效应。由于一程序化单元的阈值电压不变，故可提高一擦除单元的阈值电压以减小该程序化单元的阈值电压与该擦除单元的阈值电压之间的差异。
根据本发明的一替代实施例，提供一种用于一与非门快闪存储装置的回复方法。该方法包括提供一半导体衬底。该方法包括提供多个单元串。该等单元串的每一者包含多个形成于该半导体衬底中的串联连接的单元。一漏极选择晶体管及一源极选择晶体管形成于一第一单元串与一第二单元串之间。为在擦除之后回复该与非门快闪存储装置，施加一第一预定偏压至该源极，施加一第二预定偏压至一选定单元区块的漏极选择晶体管及源极选择晶体管，并施加一接地电压至该漏极。
在一特定实施例中，该第一预定偏压大体上与该第二预定偏压相同。在一替代实施例中，该第二预定偏压相比于该第一预定偏压负得更多。在某些实施例中，可施加接地电压至一非选定单元区块的漏极选择晶体管及源极选择晶体管。
该方法亦包括为该等单元提供一擦除阈值电压。该擦除阈值电压可藉由应用一负偏压至一选定单元区块的一单元栅极来控制。一非选择单元区块的单元栅极在某些实施例中可为浮动的。
该方法包括提供一用以增加一漏极与一源极之间的电流的装置。在一特定实施例中，该漏极与该源极之间的电流可藉由施加一负偏压至该半导体衬底来增加。
因此，降低了由一擦除单元的阈值电压与一程序化单元的阈值电压之间的差异所产生的干扰效应。由于一程序化单元的阈值电压不变，故可提高一擦除单元的阈值电压以减小该程序化单元的阈值电压与该擦除单元的阈值电压之间的差异。
附图说明
图1为展示一现有与非门快闪存储装置的一程序化阈值电压的分布的简化图；
图2为展示当程序化一单元串的一单元时一整个单元串的阈值电压的变化的简化图；
图3为一单元串的简化剖视图，示出了根据本发明的一实施例与非门快闪存储装置的回复方法的原理；
图4为根据本发明的一实施例说明与非门快闪存储装置的回复方法的简化方块图；
图5为根据本发明的一实施例展示在回复一与非门快闪存储装置之后在程序化操作中程序化阈值电压的分布的简化图；及
图6为展示当藉由一阶跃脉冲方法程序化一与非门快闪存储装置时一单元阈值电压的分布的简化图。
附图标记说明
10  半导体衬底                 20  单元
21  穿隧氧化物                 22  浮动栅极
23   介电层                   24   控制栅极
25   结                       30   漏极
40   漏极选择晶体管           50   源极
60   源极选择晶体管           100  选定区块
110  漏极选择晶体管           120  源极选择晶体管
200  非选定区块               210  漏极选择晶体管
220  源极选择晶体管           BL   位线
CSL  共同源极线               DSL  漏极选择线
SSL  源极选择线               VG   单元栅极电压
Vss  接地电压
具体实施方式
现将参看附图结合特定实施例描述本发明。根据本发明，提供包括用于程序化半导体装置的方法的技术。更具体而言，本发明提供一用于回复一与非门快闪存储装置的方法。
图1为展示一现有与非门快闪存储装置的一程序化阈值电压的分布的简化图。如图1中所示，一单元阈值电压的分布(其中程序化一周边单元(A))完全不同于一单元阈值电压的分布(其中擦除该周边单元(B))。当在擦除之后程序化一单元时，该单元的阈值电压可视周边单元的状态而显著不同。
图2为展示当程序化单元串的第十七单元时监视该等单元串的单元阈值电压的变化的结果的简化图。如图2中所示，当程序化除一单元串中的第十六及第十八单元之外的单元时，该单元串中剩余单元的阈值电压的变化非常小。然而，当程序第十六及第十八单元时，阈值电压的变化相对大。这是因为第十六及第十八单元的一擦除阈值电压与一程序化阈值电压之间的差异受第十七单元的阈值电压影响。因此，存在最小化相邻单元的干扰效应的需要。
图3至6为根据本发明的实施例说明回复一与非门快闪存储装置的方法的简化图。
参看图3，展示根据本发明的一与非门快闪存储装置的一单元串的剖面图。提供一半导体衬底10。在半导体衬底10的一个三阱结构中提供多个串联连接的单元20从而形成一单元串。每一单元包含一叠层栅极。该叠层栅极包含一穿隧氧化物21、一浮动栅极22、一介电层23及一控制栅极24。该叠层栅极亦包含一第一侧面及一第二侧面。一结25形成于该叠层栅极的该第一侧及该第二侧上。
一漏极选择晶体管40形成于一漏极30与该单元串之间。一源极选择晶体管60形成于一源极50与该单元串之间。经由一位线BL施加一第一预定偏压至漏极30。经由一共同源极线CSL施加一第二预定偏压至源极50。另外，分别经由一漏极选择线DSL及一源极选择线SSL施加一第三预定偏压至漏极选择晶体管40及源极选择晶体管60。
当在擦除单元之后施加一偏压至位线BL时，电子自源极50流至漏极30。某些电子得以射入浮动栅极22中。漏极30与源极50之间的电流越大，射入浮动栅极22中的电子数目越多。仅举例而言，经由位线施加一5伏电压至漏极30、漏极选择晶体管40及源极选择晶体管60。亦经由漏极选择线及源极选择线施加一5伏电压。随后施加一接地电压(Vss)至源极50及漏极30，从而导致在地面处的一单元栅极电压(VG)。一经擦除的单元的阈值电压具有一负电位。因此，整串单元得以接通且电流在漏极30与源极50之间流动。沟道内的电子由该电流射入浮动栅极22中且将该单元回复至一弱程序化状态。
该回复容易执行。当过度擦除一单元时，归因于一低擦除阈值电压及源极与漏极之间的增大的电流流动，施加至一穿隧氧化薄膜的电压的差异为高。若当栅极电压为0伏时该经擦除的单元的阈值电压处于一预定位准(例如，-1.5V)，则该单元根据该单元的一跨导特性(″Gm″特性)自一饱和状态变为一线性状态。因此，单元电流突然减弱且相应停止电子的流动。不再将电子射入浮动栅极中。在回复之后可根据一施加至该栅极的负偏压将该擦除阈值电压保持于一预定位准。
图4为用于说明根据本发明的一实施例的一与非门快闪存储装置的一回复方法的示意方块图。
参看图4，将一预定偏压施加至一选定区块100及一非选定区块200的位线BL0及BL1。举例而言，使用5伏偏压。由于位线BL0、BL1连接至整个区块，故将一第一预定偏压经由一漏极选择线DSL0施加至一漏极选择晶体管110以分离选定区块100与非选定区块200。亦即，经由选定区块100的漏极选择线DSL0施加该第一预定偏压以接通漏极选择晶体管110且经由非选定区块200的漏极选择线DSL1施加一0伏偏压以接通漏极选择晶体管210。经由选定区块100的源极选择线SSL0施加一第二预定偏压以接通一源极选择晶体管120且经由非选定区块200的源极选择线SSL1施加一0伏偏压以断开一源极选择晶体管220。
经由漏极选择线DSL0施加的第一预定偏压及施加至选定区块100的源极选择线SSL0的第二预定偏压可与经由位线BL1施加的偏压相同。经由漏极选择线DSL0施加的第一预定偏压及经由选定区块100的源极选择线SSL0施加的第二预定偏压亦可高于漏极选择晶体管110的一阈值电压，以使得经由位线BL0、BL1施加至一单元的偏压的充分转移是可能的。另外，考虑到单元的跨导(Gm)，可将施加至选择区块100的一单元的偏压回复至一目标值。可藉由施加与阈值电压相反极性的电压来施加一所要电压。亦即，若一目标阈值电压为-1.5V，则可施加0伏偏压至栅极且可根据目标阈值电压的变化来控制栅极偏压。非选定区块200的单元栅极可为浮动的且可将接地电压(Vss)经由共同源极线CSL施加至该源极。
如所描述的，在单元回复过程中，藉由施加一高电压至位线BL0、BL1及藉由施加一负偏压至一单元栅极，位线BL0、BL1与共同源极CS之间的电流可归因于半导体衬底的一负偏压而得以增加。
在本发明的一替代实施例中，提供一用于一与非门快闪存储装置的单元回复的方法。再次参看图4，该方法包括经由共同源极线CSL施加一第一预定偏压至一源极。仅举例而言，使用一5伏的偏压。将一第二预定偏压经由选定单元区块100的漏极选择线DSL及源极选择线SSL施加至漏极选择晶体管110及源极选择晶体管120。该第二预定偏压可与该第一预定偏压相同或高于该第一预定偏压。施加一负偏压至一单元栅极。为增加位线BL与共同源极CS之间的电流，可施加一负偏压至该半导体衬底。
图5为根据本发明的实施例展示在回复一存储装置之后在程序化操作中程序化阈值电压的分布的简化图。在其中程序化周边单元的状况下，曲线A说明一阈值电压的分布。在曲线B中说明当擦除周边单元时单元阈值电压的分布。如图5中所示，可显著减少周边单元的状态对于单元阈值电压的干扰。
图6为展示当藉由一阶跃脉冲方法程序化一存储装置时一单元阈值电压的分布的简化图。如图6中所示，曲线101说明在执行一单元区块的回复之后一程序化阈值电压的分布，且曲线102说明当未执行一单元区块的回复时该程序化阈值电压的分布。亦如图6中所示，曲线103说明当执行了一页面的回复时一程序化阈值电压的分布且曲线104说明当未执行一页面的回复时一程序化阈值电压的分布。
如图6中所示，甚至当使用一阶跃脉冲方法来程序化一装置时，由于干扰效应的减少而最小化了一程序化单元与一被擦除的单元在阈值电压分布方面的差异。
虽然已参照优选实施例进行了以上描述，但是应了解本领域普通技术人员可在不偏离本发明及附加权利要求的精神及范畴的前提下对本发明作改变及修正。

Claims (12)

1.一种用于一与非门快闪存储装置的回复方法，该方法包括：
提供一半导体衬底；
提供多个单元区块，该等单元区块的每一者具有多个形成于该半导体衬底上的单元串，该等单元串的每一者包括多个串联耦接的单元；
提供一形成于一单元串与一漏极区域之间的漏极选择晶体管；
提供一形成于一单元串与一源极区域之间的源极选择晶体管；
其中该与非门快闪存储装置藉由在擦除该装置之后将一第一预定偏压经由一选定位线施加至该漏极区域、将一第二预定偏压施加至一选定单元区块的该漏极选择晶体管及将一第三预定偏压施加至该选定单元区块的该源极选择晶体管、并将一接地电压施加至该源极来回复。
2.如权利要求1的方法，其中该第二预定偏压及该第三预定偏压与该第一预定偏压相同或高于该第一预定偏压。
3.如权利要求1的方法，其中将该接地电压施加至一非选定单元区块的该漏极选择晶体管及该源极选择晶体管。
4.如权利要求1的方法，其中该等单元的一擦除阈值电压藉由将一负偏压施加至该选定单元区块的一单元栅极来控制。
5.如权利要求1的方法，其中一非选定单元区块的一单元栅极是浮动的。
6.如权利要求1的方法，其中藉由将一负偏压施加至该半导体衬底来增加该漏极与该源极之间的一电流。
7.一种用于一与非门快闪存储装置的回复方法，该方法包括：
提供一半导体衬底；
提供多个单元区块，该等单元区块的每一者具有许多形成于该半导体衬底上的单元串，该等单元串的每一者包括多个串联耦接的单元；
提供一形成于一单元串与一漏极区域之间的漏极选择晶体管；
提供一形成于一单元串与一源极区域之间的源极选择晶体管；
其中该与非门快闪存储装置藉由在擦除该装置之后将一第一预定偏压施加至该源极区域、将一第二预定偏压施加至一选定单元区块的该漏极选择晶体管及将一第三预定偏压施加至该选定单元区块的一源极选择晶体管、并将一接地电压施加至该漏极区域来回复。
8.如权利要求7的方法，其中该第二预定偏压及该第三预定偏压与该第一预定偏压相同或高于该第一预定偏压。
9.如权利要求7的方法，其中将该接地电压施加至一非选定单元区块的该漏极选择晶体管及该源极选择晶体管。
10.如权利要求7的方法，其中该等单元的一擦除阈值电压藉由将一负偏压施加至该选定单元区块的一单元栅极来控制。
11.如权利要求7的方法，其中一非选定单元区块的一单元栅极是浮动的。
12.如权利要求7的方法，其中藉由将一负偏压施加至该半导体衬底来增加该漏极与该源极之间的电流。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446555A (zh) * 2010-10-09 2012-05-09 旺宏电子股份有限公司 一种存储器及其使用方法
CN109690772A (zh) * 2016-07-08 2019-04-26 美光科技公司 包含多个选择门及不同偏压条件的存储器装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004043A (ja) * 2007-06-22 2009-01-08 Toshiba Corp メモリの駆動方法、および、半導体記憶装置
JP2009140564A (ja) * 2007-12-06 2009-06-25 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびメモリシステム
KR102248267B1 (ko) 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
KR102274280B1 (ko) 2015-06-22 2021-07-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
JP7293060B2 (ja) 2019-09-17 2023-06-19 キオクシア株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68919404T2 (de) 1988-09-20 1995-03-30 Fujitsu Ltd Halbleiterspeicher mit Serieneingang/Serienausgang.
JP2667617B2 (ja) 1992-03-05 1997-10-27 株式会社東芝 不揮発性半導体記憶装置
JP3197119B2 (ja) * 1993-06-30 2001-08-13 株式会社東芝 不揮発性半導体記憶装置
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치
JPH1187662A (ja) 1997-09-08 1999-03-30 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
KR100305215B1 (ko) * 1998-06-30 2001-09-24 박종섭 플래쉬메모리셀의소거방법및그회로
US6850440B2 (en) * 1999-12-27 2005-02-01 Winbond Electronics Corporation Method for improved programming efficiency in flash memory cells
KR100407572B1 (ko) * 2001-01-10 2003-12-01 삼성전자주식회사 낸드형 플래쉬 메모리 장치에서의 셀 드레쉬홀드 전압의분포를 개선하는 방법
JP2004072060A (ja) 2001-11-22 2004-03-04 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
JP2004334994A (ja) * 2003-05-09 2004-11-25 Renesas Technology Corp 半導体集積回路装置
JP2004348867A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446555A (zh) * 2010-10-09 2012-05-09 旺宏电子股份有限公司 一种存储器及其使用方法
CN102446555B (zh) * 2010-10-09 2016-01-06 旺宏电子股份有限公司 一种存储器及其使用方法
CN109690772A (zh) * 2016-07-08 2019-04-26 美光科技公司 包含多个选择门及不同偏压条件的存储器装置
CN109690772B (zh) * 2016-07-08 2023-08-29 美光科技公司 包含多个选择门及不同偏压条件的存储器装置

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