CN1697183A - 与非闪存装置及形成与非闪存装置的井的方法 - Google Patents

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Abstract

公开了一种NAND闪存装置及形成该NAND闪存装置的井的方法。多于一个地在单元区中形成NAND闪存装置的三重井。包括闪存单元的单元区块形成于这种三重井之上。因此，通过该多个井，在闪存装置的擦除操作期间，可缩短非选定区块的应力时间并防止擦除干扰。此外，会减少这种三重P井和该三重N井之间的电容，因为三重P井被划分。故可缩短井偏压充电和放电时间并因此缩短总的擦除时间预算。

Description

与非闪存装置及形成与非闪存装置的井的方法
技术领域
本发明涉及一种NAND(与非)闪存装置及形成该NAND闪存装置的井(well)的方法，且更特别的是，涉及形成于NAND闪存装置的单元(cell)区域中的井。
背景技术
一般来说，在NAND闪存装置中，通过F-N隧道现象擦除单元。该NAND闪存单元形成于单一P井上。多个单元构成带状以形成一单元串(string)。多个单元串则以纵向或横向配置以形成一单元区块(block)。因此，由该单元区块执行擦除操作。
图1A和图1B为显示以说明传统擦除操作的概观图。
参照图1A和图1B，一0V电压通过串选择晶体管SSL而被施加于选定单元区块的字线W/L。非选定单元区块的字线W/L则经串选择晶体管SSL而浮动(floated)。若对一P井施以高压，因栅极电极和选定单元区块内的存储单元井之间的电压差太大(见图1A)，故单元会被擦除；而非选定单元区块内的存储单元的栅极电极会增压，以减少字线W/L和井之间的电压差。故该单元不会被擦除(见图1B)。
然而，因一般会施加20V或更高的电压于P井，故非选定单元区块也会因相同的偏压而受到应力(stress)。另外，会因为用于浮动非选定单元区块的字线的串选择晶体管而存在漏电流。非选定单元区块的字线不因该漏电而保持浮动。因此，会有因发生浅擦除现象而无法保存数据状态的问题。另外，因造成了擦除干扰，故会有无法达到目标装置的指标的问题。
发明内容
因此，本发明鉴于上述问题而产生，且本发明的目的是提供一种NAND闪存装置及在该NAND闪存装置中形成井的方法，在该NAND闪存装置中，形成NAND闪存单元的区域中的井按单元区块被划分并形成于该区域之上，从而可缩短单元区块的应力时间以防止擦除干扰。
为实现上述目的，根据本发明，在此提供一种NAND闪存装置，包括：形成于半导体基板内的三重(triple)N井，以电性保护该半导体基板的预定区域中的多个存储单元；两个或更多的形成于该三重N井内的三重P井；以及具有多个存储单元串的多个单元区块，其中这种单元区块分别形成于这种三重P井上并分别共享多个位线。
此外，根据本发明，在此提供一种NAND闪存装置，包括：半导体基板，其中定义了存储单元区域和外围区域；一个或更多的形成于该半导体基板的存储单元区域中的三重N井，以电性保护多个存储单元；形成于该半导体基板的外围区域中的用于外围装置的井；一个或更多的形成于这种三重N井中的三重P井；分别形成于这种三重P井上的多个单元区块，其中每个单元区块都具有共享多个位线的多个存储单元串，以及形成于用于外围装置的井上的多个晶体管。
而且，根据本发明，在此提供一种形成NAND闪存装置的井的方法，包括步骤：在P型半导体基板上形成第一屏蔽(mask)，通过该屏蔽，整个单元区被打开或该单元区被打开的数量会为2或3的倍数；使用该第一屏蔽当作离子植入(ion implant)屏蔽来执行N型离子植入处理，以在该P型半导体基板中形成一三重N井；形成第二屏蔽，通过该屏蔽，形成三重N井的半导体基板10的整个三重N井区域被打开或该三重N井区域被打开的数量会为2或3的倍数；以及使用该第二屏蔽当作离子植入屏蔽来执行P型离子植入处理，以在该三重N井中形成一三重P井。
附图说明
图1A和图1B为显示以说明传统擦除操作的概观图；
图2A和图2B为显示以说明根据本发明的NAND闪存装置的概观图；
图3为说明擦除时间和擦除速度间关系的曲线图；及
图4A和图4B为说明在根据本发明的NAND快闪装置中形成一井的方法的横截面图。
具体实施方式
现在将参照附图说明根据本发明的优选具体实施例。由于提供优选具体实施例以使本领域普通技术人员了解本发明，故可以各种不同的方式对这些优选具体实施例做出修改且本发明的范围不限于稍后所说明的优选具体实施例。另外，在图标中，相同的参考符号用以表示相同或相似的组件。
图2A和图2B为显示以说明根据本发明的NAND闪存装置的概观图。
参照图2A及图2B，根据本发明的具体实施例，该NAND闪存装置可包括形成于半导体基板中的一三重N井20，以电性保护该半导体基板的特定区域中的多个存储单元；两个或更多的形成于该三重N井20中的三重P井30；以及具有多个存储单元串的多个单元区块40a至40n，其中单元区块形成于多个三重P井30之上，并分别具有多个位线B/L。
另外，根据本发明的另一具体实施例，该NAND闪存装置可包括半导体基板，其中定义了存储单元区域和外围区域；一个或更多的形成于半导体基板中的三重N井20，以电性保护该半导体基板的特定区域中的多个存储单元；形成于该半导体基板的外围区域中的用于外围装置的一井(未示出)；一个或更多的分别形成于三重N井20中的三重P井30；具有多个存储单元串的多个单元区块40a至40n，其中这种单元区块形成于多个三重P井30之上并分别具有多个位线B/L；以及形成于用于外围装置的井上的多个晶体管(未示出)。
单元区块40a至40n中的每一个都包括分别连接至多个位线B/L且根据局部串选择信号来驱动的多个串选择晶体管(未示出)；连接至一共源线(未示出)且根据局部源极选择信号(未示出)来驱动的多个源极选择晶体管(未示出)；多个存储单元以带状连接于其中的多个单元串，其中这些单元串分别连接在串选择晶体管(未示出)和源极选择晶体管之间；以及分别连接至单元串中栅极端的多个字线(未示出)。
该NAND闪存装置可进一步包括分别连接至这些多个位线B/L的页缓冲单位(unit)50，以根据一外部控制信号对位线B/L施加给定程序电压或读取电压。该页缓冲单位50最好包含多个页缓冲器，且这些页缓冲器位于单元区的上方及下方并每个都共享两个偶数与奇数位线。
在该实施例中，10242数量的单元区块可分别共享这些多个位线B/L。即，在第1到第2047单元区块中位于相同位置的串选择晶体管连接至相同的位线。例如，假设在这种单元区块的每一个中都存在1024条位线和1024个串选择晶体管。这种单元区块的每一个中的第1串选择晶体管都会连接至第1位线，而第1024串选择晶体管则连接至第1024位线。
此外，三重P井30可被分为各种不同的形状，且存在这种三重P井中的单元区块的数量可能不同。在该实施例中，若三重N井20为一个的话，则三重P井30最好被分为2或3的倍数并因此而被形成。若三重N井20为一个或更多，则三重P井30最好被分为1、2或3的倍数并因此而被形成。而且，这种三重N井可被分为1或2的倍数并因此而被形成。
再者，位于一个三重P井30中的这些多个单元区块40被分为单元区块40a到40n的总数的2或3倍。换句话说，若将三重P井30分为两部分，则整个单元区块40a到40n被除以1/2且分别以1/2的量被置于三重P井30上。这种三重P井分别形成于被分为两部分的单元区之上。
在可以F-N隧道(tunneling)方法执行使用容积偏压(bulk bias)的擦除操作的NAND型闪存装置中，单元阵列的井具有这样的结构，即在该结构中，三重N井20形成于P型半导体基板中，且在该三重N井20中形成用以作为单元阵列的容积的三重P井30，使得这种三重P井30以P-N二极管模式从同类型的P基板被电性隔离。因此，在擦除操作期间，通过对字线施加0V电压并对该容积施加20V以上的高压而由具有不同电位的高压发射浮动栅极电子。此时，若有2048个区块，则若在一区块单元中执行擦除操作，则会有第2047非选定区块。即，若擦除用的1个脉冲时间为2ms，则2047×2ms＝41sec。若使能(enable)周期为100K，则该闪存装置在4.1Msec期间承受应力。
因此，根据本发明，2048个单元区块40a到40n被平行连接至相同的总体位线，且划分这种三重P井30以形成两个三重P井30。然后，若在一个三重P井30中配置1024个区块且这种P井被个别编码，则应力时间会缩减为1/2。若形成四个三重P井30，则应力时间会缩减为1/4。若划分该P井30，则该区块也会被分为1024个。因此，在擦除操作期间，具有选定区块的P井30会承受应力，因为施于其上的电压为20V。然而，不具有选定区决的P井30不会受到应力，因为施于其上的电压为0V。
图3为说明擦除时间和擦除速度间关系的曲线图。
参照图3，每当应力时间减少至1/2，擦除时间会减少约0.3V。因此可因擦除应力而防止干扰。
此外，由于三重P井30被划分，故三重P井30和三重N井20间的电容会减少。因此，可缩短总的擦除时间预算，因为井偏压充电和放电时间会缩短。
现在将参照附图说明根据本发明的在NAND快闪装置中形成一井的方法。
图4A和图4B为说明在根据本发明的NAND快闪装置中形成一井的方法的横截面图。
参照图4A，在P型半导体基板10上形成用于离子植入的第一屏蔽(未示出)，且通过该屏蔽一给定单元区被打开。执行N型离子植入处理以在P型半导体基板10中形成三重N井20。该第一屏蔽可打开整个单元区，或是以2或3的倍数的量打开该单元区。因此，这种三重N井20形成于整个单元区中，或是这种三重N井20以2或3的倍数的量形成于该单元区中。
参照图4B，在形成三重N井20的半导体基板10的单元区中形成第二屏蔽(未示出)，通过该屏蔽打开三重N井20。执行P型离子植入处理以在三重N井20中形成三重P井30。此时，该第二屏蔽可打开整个三重N井20区域，或是以2或3的倍数的量打开该三重N井20区域。
在该实施例中，可在P型半导体基板10的单元区中形成单个三重N井20，且可在该三重N井20中形成两个三重P井30。或者，可在P型半导体基板10的单元区中形成两个三重N井20，且可分别在该两个三重N井20中形成三重P井30。
此时，可在其中通过随后处理而形成低电压装置的区域中形成用于低电压NMOS的P井(未示出)和用于低电压PMOS的N井(未示出)。
之后，通过预定处理在三重P井30上形成隧道氧化膜(未示出)、浮动栅极(未示出)、介电膜(未示出)，以及控制栅极(未示出)，由此形成闪存单元(未示出)。形成用以隔离闪存单元的层间绝缘膜(未示出)。模型化(patterned)这种层间绝缘膜以形成接触栓塞(未示出)，然后并在接触栓塞上形成位线。
如上所述，根据本发明，多于一个地在单元区中形成NAND闪存装置的三重井。在三重井上形成包含闪存单元的单元区块。因此，通过该多个井，在闪存装置的擦除操作期间，可缩短非选定区块的应力时间并可防止擦除干扰。
此外，由于三重P井被划分，故三重P井和三重N井之间的电容会减少。因此，可缩短井偏压充电和放电时间，且可因此缩短总的擦除时间预算。

Claims (8)

1.一种NAND闪存装置，包括：
形成于半导体基板中的三重N井，以电性保护该半导体基板的预定区域中的多个存储单元；
形成于该三重N井中的两个或更多的三重P井；及
具有多个存储单元串的多个单元区块，其中这些单元区块分别形成于三重P井上并分别共享多个位线。
2.如权利要求1所述的NAND闪存装置，其中以2的倍数的量形成三重P井。
3.一种NAND闪存装置，包括：
半导体基板，其中定义了存储单元区域和外围区域；
形成于该半导体基板的存储单元区域中的一个或更多的三重N井，以电性保护多个存储单元；
形成于该半导体基板的外围区域中的用于外围装置的井；
形成于三重N井中的一个或更多的三重P井；
分别形成于三重P井上的多个单元区块，其中每个单元区块都具有共享多个位线的多个存储单元串；及
形成于用于外围装置的井上的多个晶体管。
4.如权利要求3所述的NAND闪存装置，其中以2或3的倍数的量形成三重N井。
5.如权利要求3所述的NAND闪存装置，其中以1、2或3的倍数的量形成三重P井。
6.一种形成NAND闪存装置的井的方法，包含步骤：
在P型半导体基板上形成第一屏蔽，通过该第一屏蔽，整个单元区被打开，或单元区打开的数量为2或3的倍数；
使用该第一屏蔽作为离子植入屏蔽来执行N型离子植入处理，以在该P型半导体基板中形成三重N井；
形成第二屏蔽，通过该第二屏蔽，其中形成三重N井的半导体基板10的整个三重N井区域被打开，或三重N井区域打开的数量为2或3的倍数；及
使用该第二屏蔽作为离子植入屏蔽来执行P型离子植入处理，以在该三重N井中形成三重P井。
7.如权利要求6所述的方法，其中在该P型半导体基板的单元区中形成一个三重N井，且在该三重N井中形成两个三重P井。
8.如权利要求6所述的方法，其中在该P型半导体基板的单元区中形成两个三重N井，并分别在该两个三重N井中形成三重P井。
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