JP3963420B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ウエル上に形成されたＭＯＳトランジスタを有する半導体記憶装置に関し、特に部分的に消去可能な消去単位を持った半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の電気的にデータの消去／再書き込みを行うＥＥＰＲＯＭのメモリセルとして使用される不揮発性トランジスタは、メモリセルサイズの縮小効果から、例えば図６に示す様な、２重ウエル上に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成された、ＮＭＯＳ構造のメモリセルが用いられる。
【０００３】
このメモリセル構造は、Ｐ型半導体基板（Ｐｓｕｂ）１００上の、Ｎ型構造のウエル領域（Ｎウエル）１０１中に、Ｐ型構造のウエル領域（Ｐウエル）１０２を形成する。Ｐウエル領域１０２中には、トランジスタのソース（Ｓ）１０３及び、ドレイン（Ｄ）１０４がＮ型拡散層で形成されている。また、半導体基板１００上には、絶縁膜１０５、１０６で分離された、第１層目の多結晶シリコン層により浮遊ゲート（ＦＧ）１０７が、また、第２層目の多結晶シリコン層により制御ゲート（ＣＧ）１０８がそれぞれ形成されている。
【０００４】
また、実際の半導体記憶装置では、同一ウエル上に複数のメモリセルを行列上に配置し、各メモリセルの制御ゲート（ＣＧ）１０８に接続された、複数の行線（ＷＬ）と、ドレイン（Ｄ）１０４に接続された、複数の列線（ＢＬ）によりいずれかのメモリセルを選択する構成となっている。また、全てのソース（Ｓ）１０３及びＮウエル１０１、Ｐウエル１０２は、それぞれ、Ｎプラス拡散層１０９、Ｐプラス拡散層１１０を介して、ソース線（ＳＬ）に共通接続されている。
【０００５】
ここで、このメモリセルの動作について説明する。データの消去は、ソース線ＳＬに例えば１０Ｖ印加することで、メモリセルのソース（Ｓ）１０３、Ｎウエル１０１，Ｐウエル１０２に例えば１０Ｖを印加する。また、全ての行線（ＷＬ）に例えば−７Ｖ印加することで、全ての制御ゲート（ＣＧ）１０８に−７Ｖを印加する。またドレイン（Ｄ）１０４は、フローティング状態である。この時、浮遊ゲート（ＦＧ）１０７中の電子は、ＦＮトンネリングによって、Ｐウエル表面付近のソース１０３、ドレイン１０４間に形成されるチャネル中に放出される。この時、メモリセルの閾値は低くなっている（この時のデータの状態を“１”とする）。
【０００６】
次にデータの書き込みについて説明する。データの書き込みは、書き込みを行うメモリセルを選択する為、複数の行線ＷＬのいずれかひとつを例えば９Ｖ、複数の列線ＢＬのいずれかひとつ以上を例えば５Ｖに設定する。ソース線ＳＬは、０Ｖに設定する。この時選択されたメモリセルでは、ホットエレクトロン注入により、浮遊ゲート（ＦＧ）中に電子が注入される。この時メモリセルの閾値は高くなる（この時のデータの状態を“０”とする）。
【０００７】
次に、データの読み出しについて説明する。読み出しを行うメモリセルを選択する為、複数の行線（ＷＬ）のいずれかを、例えば５Ｖ程度に設定する。また、列線（ＢＬ）のいずれかを低電圧、例えば０．７Ｖ程度に設定する。また。ソース線（ＳＬ）は０Ｖである。
【０００８】
この時、選択したメモリセルが“０”、すなわち書き込み状態の場合には、メモリセルはオンしない為、電流は流れない。また。“１”、すなわち消去状態の場合、メモリセルはオンして、セル電流、例えば４０μＡ程度の電流を流す。この電流の振幅を図示しないセンス増幅回路等で増幅して読み出しを行う。
【０００９】
次に、この様なトランジスタをメモリセルの記憶素子として用いた半導体記憶装置の従来例の構成を図７に示す。通常、この様な半導体記憶装置では、消去の単位を例えば５１２ｋビット程度の比較的小規模の単位で分割している。従来例では複数の消去ブロックＢ０〜Ｂ７を有しており、それぞれの構成は同一である。
【００１０】
また、行デコーダＲＭは、第一の行選択回路であり、カラムデコーダＣＤは、列選択回路である。ここで、消去ブロックＢ０からＢ７の群を消去ブロック群と呼び、この消去ブロック群が図中で左右方向に複数組（例えば数十組）形成されて、半導体記憶装置が形成される。
【００１１】
次に消去ブロックＢ０〜Ｂ７中の各回路について説明する。ここで、ＣＡは消去の単位となる、複数のメモリセルを行列上に配置したメモリセルアレイであり、Ｐ型ウエル（Ｐウエル）、Ｎ型ウエル（Ｎウエル）を有している。
【００１２】
また、ブロックデコード回路ＢＤは、ブロック選択回路であり、ソース線電位ＳＬｉを出力する。ここで、ＶＰＰは、消去電圧となる、例えば１０Ｖ程度の内部高電圧であり、ＢＡ０〜ＢＡｉは、ブロック選択の為のアドレス信号であり、それぞれブロックデコーダＢＤに入力されている。
【００１３】
また、カラムゲートＣＢは、カラムデコーダＣＤの出力を受け、メモリセルの列線ＢＬｉを選択し、前記、図示しないセンス増幅回路と接続するトランスファーゲートである。
【００１４】
また、ブロック行デコーダＲＢは、ブロック単位の行選択をする第２の行選択回路であり、行デコーダＲＭとブロック行デコーダＲＢからの出力信号を受けたローカル行デコーダＲＳにより、メモリセルの行線ＷＬｉを選択する。
【００１５】
次に、この様な半導体記憶装置のブロック境界部分の断面について図８に示す。ここで、隣り合うメモリセルアレイのＰウエル間の距離Ｐｗ＿Ｐｗは加工上の余裕によって決まる、Ｎウエル−Ｎウエル間の距離をＮｗ＿Ｎｗ、ＰウエルのＮウエル余裕をＮｗ＿ＰｗとするとＰｗ＿Ｐｗは、Ｎｗ＿Ｎｗと２倍のＮｗ＿Ｐｗとの和となる。
【００１６】
また、この様な境界が１消去ブロック群あたり、複数個有り、さらにこの消去ブロック群も複数個ある事から、この距離が半導体記憶装置の面積縮小の妨げになっている。
【００１７】
なお、具体例としては、ＮＷ＿Ｎｗ、Ｎｗ＿Ｐｗはそれぞれ約４μｍ程度であり、Ｐｗ＿Ｐｗは約１２μｍ程度となっている。
【００１８】
ここで、ブロックデコーダＢＤの回路について説明する。図９は、従来のブロックデコーダの回路例である。ここで、デコード回路ＡＮＤ１１５は、ブロックアドレスＢＡ０からＢＡｉ入力を受け、例えば消去したいブロックの選択信号ＢＬｉを“Ｈ”にする。
【００１９】
ここで、デコード回路ＡＮＤ１１５は、外部電源例えば、ＶＤＤで駆動される為、“Ｈ”レベルはＶＤＤレベルとなる。レベルシフタＬＳ１１６は、選択信号ＢＬｉを、例えば内部で発生された高電位ＶＰＰレベル信号ＢＬＨｉへと電圧変換をする回路である。
【００２０】
ここで、例えば、消去の場合ＶＰＰレベルは、ソース線電圧、例えば１０Ｖ印加されている。また、消去信号である、ＥＲＡＳＥＨ信号もＶＰＰレベルの信号となっており、両者により第１ＮＡＮＤ回路１１７において選択されたソース線高電圧信号であるＳＬＨＢｉ信号は０Ｖとなり、Ｐ型トランジスタであるＰ１がオンし、ソース線ＳＬｉに消去時のソース線電圧をＶＰＰレベル、例えば１０Ｖを印加する。
【００２１】
この時、２個のＮ型トランジスタＮ１、Ｎ２をコントロールする、ソース線リセット高電位信号であるＳＬＲＳＴＨＢ、ソース線リセットオン高電位信号であるＳＬＲＳＴＯＮＨＢ信号もＶＰＰとなっており、第２ＮＡＮＤ回路１１８及び第３ＮＡＮＤ回路１１９を介してＮ型トランジスタＮ１，Ｎ２のゲート電位が制御されて、Ｎ型トランジスタＮ１、Ｎ２は、オフ状態となっている。
【００２２】
また、消去終了時は、ＥＲＡＳＥＨ信号は、０Ｖとなり、ＳＬＨＢｉは、ＶＰＰレベルとなり、Ｐ１は、オフ状態となる。その後、短絡回路ＳＨ１２０により、セルの制御ゲートの消去電圧例えばー７ＶとなるＶＢＢＢｉと短絡させた後、ＳＬＲＳＴＨＢ信号が０Ｖとなる。
【００２３】
ここで、Ｎ型トランジスタであるＮ１は、急激な放電による電源（ＧＮＤ）のゆれを押さえる為、比較的小さいサイズとなっており、ＳＬｉは、例えば３μ秒程度で、ゆっくり落ちていく。
【００２４】
ＳＬｉ信号の放電がある程度終わるとＳＬＲＳＴＯＮＨＢが０Ｖとなり、比較的大きいサイズのＮ型トランジスタＮ２もオンする。このＮ型トランジスタＮ２は、読み出し時や書き込み時のセル電流を十分放電できるサイズにする必要がある。
【００２５】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【００２６】
この様に、２重ウエルに２層ポリシリコン構造のトランジスタをメモリセルに使うと、セル面積を縮小できるものの、小規模の消去ブロックを複数個有した半導体記憶装置では、ウエル境界部分により、チップ面積が増大する問題がある。
【００２７】
すなわち、イオン注入のプロセス要因で決まるウエル領域は半導体記憶装置の設計ルールの微細化の進展により、メモリセル領域での高集積化が進んでも、比較的に微細化が困難である。そのため、設計ルールの微細化が進んだ場合、ウエルの境界部分の存在が微細化の妨げとなる。
【００２８】
さらに、２重ウエルに２層ポリシリコン構造のトランジスタをメモリセルに使い、そのソース及び、２重ウエルを同電位にすれば、回路の増加を押さえることができるが、Ｎウエル領域を別駆動させた場合、回路が増大してしまう。
【００２９】
また、Ｐウエル領域よりもＮウエル領域の電位が低くなってしまうと、ＰＮ接合がフォワード状態となり、電流が流れてしまう危険性を持っている。
【００３０】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００３１】
特に本発明の目的は、メモリセルアレイのウエル境界部分を縮小することにより、半導体記憶装置の面積の増加を抑えることである。
【００３２】
さらに本発明の別の目的は、隣り合う消去ブロックのメモリセルアレイのNウエル領域を同一化しても、面積の増加を抑えられると共に、Ｎウエル領域、Ｐウエル領域のバイアス関係によるフォワードバイアスの発生を抑制することである。
【００３３】
【課題を解決するための手段】
本発明の一態様によれば、第１導電型の半導体基板と、この半導体基板上に形成された第２導電型の第１ウエル領域と、前記第１ウエル領域中に形成された前記第１導電型の第２ウエル領域と、前記第１ウエル領域中に形成された前記第１導電型の第３ウエル領域と、前記第２ウエル領域及び前記第３ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、前記第１ウエル内に形成され、前記メモリセルを列アドレスに基づいて選択する選択回路とを有することを特徴とする半導体記憶装置が提供される。
【００３４】
また、本発明の別の一態様によれば、第１導電型の半導体基板と、この半導体基板上に形成された第２導電型の第１ウエル領域と、前記第１ウエル領域中に形成された第１導電型の第２ウエル領域と、前記第１ウエル領域中に形成された前記第１導電型の第３ウエル領域と、前記第２ウエル領域及び前記第３ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの消去時に電源電圧より高い電圧を発生する消去回路と、前記メモリセルアレイの消去時に前記消去回路の出力信号と前記第２ウエル領域、及びメモリセルのソース領域とを選択的に接続する第１のデコード回路と、前記消去回路の出力と前記第１ウエル領域を選択的に接続する第２のデコード回路を具備することを特徴とする半導体記憶装置が提供される。
【００３５】
さらに、本発明の別の一態様によれば、第１導電型の半導体基板と、この半導体基板上に形成された第２導電型の第１ウエル領域と、前記第１ウエル領域中に形成された第１導電型の第２ウエル領域と、前記第２ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの消去時に電源電圧より高い電圧を発生する消去回路と、前記メモリセルアレイの消去時に前記消去回路の出力信号と前記第２ウエル領域、及びメモリセルのソース領域とを選択的に接続する第１のデコード回路と、前記消去回路の出力と前記第１ウエル領域を選択的に接続する第２のデコード回路とを具備し、前記第１ウエル領域、第２ウエル領域、第１のデコード回路、及び第２のデコード回路は、消去ブロックを構成し、この消去ブロックは連続して複数個隣接して配置されて消去ブロック群を構成し、同一消去ブロック群内のすべての消去ブロックに前記消去回路の出力が接続されていることを特徴とする半導体記憶装置が提供される。
【００３６】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。
【００３７】
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体記憶装置を、図１を用いて説明する。
【００３８】
図１は、この発明の第１の実施形態による半導体記憶装置の要部の構成を示す回路図である。本実施例では、前記図６に示された従来例に対し、隣り合う消去ブロック（Ｂ０とＢ１等）１のＮウエル２をパターン的につなぎ合わせると共に、Ｎウエルデコード回路ＮＷ３を追加し、Ｎウエル電位を印加している。
【００３９】
消去ブロック単位Ｂ０からＢ７は消去ブロック群４を構成し、図１中で左右方向に複数組、例えば数十組程度存在している。
【００４０】
ここで、各消去ブロック１内には、カラムゲートＣＢ５、ブロックデコーダＢＤ６及びメモリセルアレイＣＡ１５が形成されている。カラムゲートＣＢ５はそのソースにセンスアンプ（図示せず）から出力されたデータ線（図示せず）が接続され、そのゲートにはカラムデコーダＣＤから出力された信号が入力されたＮＭＯＳトランジスタ（図示せず）が形成されている。
【００４１】
メモリセルアレイＣＡ１５内のＮウエル２中にはＰウエル７が形成されていて、このＰウエル７中にはゲートがワード線ＷＬｉに接続され、ドレインがビット線ＢＬｉに接続されたメモリセルトランジスタ８が複数個形成されている。
【００４２】
このメモリセルトランジスタ８のソースには同じ消去ブロック１内に設けられているブロックデコーダＢＤ９からの出力信号ＳＬｉが入力される。
【００４３】
さらに同一消去ブロック１内にローカル行デコーダ１０が設けられ、メモリセルトランジスタ８のゲートへワード線ＷＬｉ信号を供給している。このローカル行デコーダ１０はＡＮＤ回路で構成され、このＡＮＤ回路には、同じ消去ブロック１内に設けられたブロック行デコーダＲＢ１１の出力信号と、消去ブロック群４の一端に設けられた行デコーダＲＭ１２の出力信号とが入力されている。また、消去ブロック群４の一端には、カラムデコーダＣＤ１３及びソース電圧発生回路１４が設けられている。このソース電圧発生回路１４からはＮウエルデコーダＮＷ３と、ブロックデコーダＢＤ９とにソース電圧ＳＬｉを与えている。
【００４４】
Ｎウエル２には、Ｎウエルデコード回路ＮＷ３からＮウエル電位ＮＷｉが供給される。
【００４５】
半導体記憶装置外部又は内部で発生された高電圧ＶＰＰがソース電圧発生回路１４、消去ブロック群４内のブロックデコーダＢＤ９、Ｎウエルデコーダ３に与えられている。さらに、ブロック選択アドレス信号ＢＡ０〜ＢＡｉがソース電圧発生回路ＳＬ１４と消去ブロック群４内の各ブロックデコーダ９に入力されている。
【００４６】
ここで、本実施の形態の、従来例との動作上の違いを説明する。消去ブロックＢ０を消去する場合、ソース線ＳＬｉにより、メモリセルのソース及び、Ｐウエルは、１０Ｖが印加される。
【００４７】
また、消去ブロックＢ０及び、同時には消去されない消去ブロックＢ１の共通Ｎウエル２には、Ｎウエルデコード回路ＮＷ３から１０ＶのＮウエル電位ＮＷｉが供給される。
【００４８】
この時、消去ブロックＢ１のメモリセルアレイＣＡ１５のＮウエルにも１０Ｖが印加された状態となるが、メモリセルトランジスタの基板となる、Ｐウエル７には０Ｖが印加されている。そのため、ＦＮトンネリングは起こらず、消去ブロックＢ０とは同時に消去されない消去ブロックＢ１内のメモリセルトランジスタ８は消去されない。
【００４９】
次に、図２に本実施の形態のブロック境界部の断面を示す。半導体基板２０中にＮウエル２が設けられ、このＮウエル２中に消去ブロック１ごとにＰウエル７が設けられている。それぞれのＰウエル７中にソース拡散層２１及びドレイン拡散層２２が形成されていて、そのソース拡散層２１及びドレイン拡散層２２の間の上方に浮遊ゲート２３と制御ゲート２４が形成されて、メモリセルトランジスタ８が構成されている。
【００５０】
本実施の形態での隣接するＰウエル７間の距離Ｐｗ＿Ｐｗは、Ｐウエル形成時のイオン注入工程での加工余裕のみで決まることになる。
【００５１】
すなわち、Ｐｗ＿Ｐｗは約３．５μｍ程度まで縮小可能であり、従来の消去ブロックごとにＮウエルが個別に設けられていた場合のＰｗ＿Ｐｗである約１２μｍに比べて約1／３程度に間隔を縮小でき、半導体記憶装置のより一層の高集積化が可能となる。
【００５２】
ここで、従来例のウエル断面構成が示された図６では、Ｎウエル、Ｐウエル及びメモリセルトランジスタのソースに同じ電位が与えられている。
【００５３】
これに対し、本実施の形態のウエル断面構成が示された図２では、Ｎウエル２には、Ｐウエル７、メモリセルトランジスタ８のソース２１とは異なる電位が与えられている。
【００５４】
なお、このＮウエル２に電位を与えるＮウエルコンタクト領域２５はメモリセルの周辺領域に設けることができ、特に半導体記憶装置の面積を増大する要因とはならない。なお、Ｐウエル７には、ソース２１と同電位が与えられるＰプラス拡散層２６が設けられている。
【００５５】
特に消去ブロック群４内の消去ブロック１の個数が多く、より細かに消去可能な半導体記憶装置では、本実施の形態を適用した場合に、その面積縮小効果が顕著である。
【００５６】
（第２の実施の形態）
本発明にかかる第２の実施の形態にかかる半導体記憶装置を、図３を用いて説明する。本実施の形態では、１個のＮウエルデコード回路ＮＷ３０により、複数の消去ブロックＢ０〜Ｂ７ １のＮウエル２を電気的に繋ぎ合わせる構成としている。
【００５７】
また、前記第１の実施の形態と異なり、隣り合う消去ブロック１のメモリセルアレイ８同士のみばかりではなく、隣接するカラムゲートＣＢ３１のＮウエル２もパターン的に繋ぎ合わせている。ここで、カラムゲートＣＢ３１はＮウエル２中に形成されたＰウエル３２中に形成されている。
【００５８】
このカラムゲートＣＢ３１をＰウエル３２中に設け、このＰウエル３２をメモリセルアレイ１５と共通のＮウエル２中に設けることで、第１の実施の形態や従来技術において存在した同じ消去ブロック１内でのメモリセル８が形成されているＮウエル２とカラムゲート３１が設けられているＰウエルとの境界領域の存在による面積増大の影響を削減することができる。
【００５９】
なお、Ｎウエルデコーダを共有化する消去ブロック群は半導体記憶装置全体に渡って、設定する必要はなく、一部の消去ブロック群についてのみＮウエルデコーダを共有化することができる。
【００６０】
特にＮウエルデコーダを共有化する場合には、その出力信号であるＮＷｉの負荷容量が大きくなる場合の悪影響が懸念されるため、制御されるウエルのサイズが小さいような消去ブロック群に対してＮウエルデコーダを共有化すれば、面積縮小の効果を得つつ、負荷容量の増大の懸念も防止できる。なお、ウエルサイズの小さい消去ブロック群としては、レギュラー消去ブロック群以外のブート消去ブロック群などが該当する。
【００６１】
ここで、レギュラー消去ブロック群はそのメモリセルビット容量が５１２Ｋビット程度であるのに対して、ブート消去ブロック群はレギュラー消去ブロック群のメモリセル容量の約1／８程度の６４Ｋビット程度のメモリセル容量となっている。
【００６２】
本実施の形態では、前記第１の実施の形態に対し、Ｎウエルデコード回路の数を減らすことができることから、半導体記憶装置の更なる面積縮小効果があり、さらにメモリセルアレイと、隣接するカラムゲートとのウエル境界についても領域を縮小できることからも面積縮小効果を有する。
【００６３】
また、カラムゲート３１のＮウエル２内での繋ぎ合わせの構成は、本実施の形態のようにＮウエルデコード回路３０の共有化構成と共に実施する必要は必ずしもなく、第１の実施の形態と組み合わせて実施することも可能である。その場合においても、その構成による面積縮小効果が得られる。
【００６４】
さらに、本実施の形態では第１の実施の形態同様の効果を有する。
【００６５】
（第３の実施の形態）
本実施の形態を図１乃至図５を用いて説明する。図４に示される回路は、前記図１又は図３に示されるソース電圧発生回路１４の具体例である。なお消去ブロック境界での断面構造は図２に示される第１の実施の形態と同様である。
【００６６】
本回路は、デコード回路ＡＮＤ４０は、ブロックアドレスＢＡ０からＢＡｉの内、消去ブロック群選択アドレスＢＡｊからＢＡｉの入力を受け、半導体記憶装置内で発生される、例えば消去したいブロックのグローバルな選択信号ＢＬＭｉを“Ｈ”にする。ここで、第１デコード回路ＡＮＤ４０は、外部電源例えば、ＶＤＤで駆動される為、“Ｈ”レベルはＶＤＤレベルとなる。
【００６７】
第１レベルシフタＬＳ４１は、グローバルな選択信号ＢＬＭｉを、例えば内部で発生された高電位ＶＰＰレベル信号ＢＬＨｉへと電圧変換をする回路である。
【００６８】
ここで、例えば、消去の場合ＶＰＰレベルは、ソース線電圧、例えば１０Ｖが印加されている。
【００６９】
また、半導体記憶装置内で発生される消去信号である、ＥＲＡＳＥＨ信号もＶＰＰレベルの信号となっており、両者により第１ＮＡＮＤ回路４２において選択されたソース線高電圧信号であるＳＬＨＢｉ信号は０Ｖとなり、Ｐ型トランジスタであるＰ１がオンし、ソース線ＳＬＭｉに消去時のソース線電圧をＶＰＰレベル、例えば１０Ｖを印加する。
【００７０】
この時、半導体記憶装置内で発生される１個のＮ型トランジスタＮ１をコントロールする、ソース線リセット高電位信号であるＳＬＲＳＴＨＢはＶＰＰとなっていて、第２ＮＡＮＤ回路４３を介してＮ型トランジスタＮ１は、オフ状態となっている。
【００７１】
また、消去終了時は、ＥＲＡＳＥＨ信号は、０Ｖとなり、ＳＬＨＢｉは、ＶＰＰレベルとなり、Ｐ１は、オフ状態となる。その後、短絡回路ＳＨ４４により、メモリセルの制御ゲートの消去電圧例えばー７ＶとなるＶＢＢＢＭｉとソース線ＳＬＭｉを短絡させた後、ＳＬＲＳＴＨＢ信号が０Ｖとなる。
【００７２】
ここで、Ｎ型トランジスタであるＮ１は、急激な放電による電源（ＧＮＤ）のゆれを押さえる為、比較的小さいサイズとなっており、ＳＬＭｉは、ゆっくり落ちていく。
【００７３】
本実施の形態では、第１又は第２の実施の形態同様に、ソース電圧発生回路ＳＬを消去ブロック群ごとに１つづつ設けて、従来、消去ブロックごとにブロックデコーダＢＤ内に設けられていたソース電圧発生回路ＳＬの個数を減らすことを可能としている。
【００７４】
ここで、ソース電圧発生回路ＳＬ内には大電流を流す必要から素子サイズが極めて大きい短絡回路ＳＨが存在していることから、このソース電圧発生回路ＳＬを消去ブロック群内で共通にひとつだけ設けることで、素子面積の縮小が図られる。
【００７５】
なお、このソース電圧発生回路を消去ブロック群内で共通化する構成は、本実施の形態における他の特徴である、ウエルの共通化やブロックデコーダ回路を用いないで、単に従来の技術に盛り込んで用いることが可能である。その場合においても、半導体記憶装置の小面積化の効果を有する。
【００７６】
次に図５を用いて、図１におけるブロックデコーダＢＤ９及びＮウエルデコーダＮＷ３の回路構成を説明する。ここで、デコーダ回路ＡＮＤ４５は、ソース電圧発生回路ＳＬ１４の出力である選択信号ＳＬＭｉとブロックアドレスＢＡ０〜ＢＡｉにより選択信号ＢＬｉを“Ｈ”レベルにする。また、レベルシフタＬＳ４６は、電圧変換回路である。
【００７７】
また、レベルシフタＬＳ４６の出力ＢＬＨｉにより、トランスファーゲートとなる、Ｐ型トランジスタＰ１１と、Ｎ型トランジスタＮ１１は、オン状態となり、ソース電圧発生回路１４の出力ＳＬＭｉと選択したブロックのソース線ＳＬｉを接続する。ここで、Ｐ型トランジスタＰ１１はそのゲートに信号ＢＬＨｉが入力され、反転信号を出力する第１インバータ４７の出力が接続されている。
【００７８】
このＰ型トランジスタＰ１１に直列に接続されたＮ型トランジスタＮ１３のゲートは互いに接続されていて、オフ状態である。
【００７９】
また、書き込み及び読み出し時のセル電流を流す為に、図４に示されたソース電圧発生回路ＳＬ１４中のトランジスタＮ１と比較して、大きなサイズとなっているＮ型トランジスタＮ１２は、ソース線リセットオン高電位信号ＳＬＲＳＴＯＮＨＢがＶＰＰレベルとなっていて、第３ＮＡＮＤ回路４８の出力であるＢＳＬＨＢｉ信号が０Ｖとなるため、オフ状態となっている。
【００８０】
また、Ｎウエルデコーダ回路ＮＷ３は、ブロックデコーダＢＤ９の出力であるＢＳＬＨＢｉ信号と、隣接するＮウエルを共有する消去ブロック１内のブロックデコーダＢＤ９の出力であるＢＳＬＨＢｊ信号を受ける第４ＮＡＮＤ回路４９からの出力であるＮＷＨｉ信号がＶＰＰレベルとなり、トランスファーゲートである、Ｎ型トランジスタＮ２１のゲート及び第２インバータ５０を介して、Ｐ型トランジスタＰ２１のゲートに入力されている。トランスファーゲートＮ２１、Ｐ２１を介して、ＳＬＭｉ信号をＮウエル２に電位ＮＷｉとして印加する。
【００８１】
また、消去終了後は、ソース電圧発生回路１４で放電動作が終了後、ＳＬＲＳＴＯＮＨＢ信号が０Ｖになり、ソース線の放電トランジスタであるＮ１２がオン状態となる。また、Ｎウエルデコーダ３内のトランスファーゲートＰ２１及びＮ２１もオフ状態となり、Ｐ型トランジスタＰ２１とゲートが互いに接続され、かつ、直列に接続されたＮ型トランジスタＮ２３がオンし、Ｎウエル２の電位を０Ｖにしている。
【００８２】
ここで、ソース線電圧ＳＬｉと、Ｎウエル電圧ＮＷｉは、各々トランスファーゲートを介し、ソース電圧発生回路１４の出力ＳＬＭｉに接続する構成となっている為、基本的に同電位となり、Ｎウエル、Ｐウエルのバイアス関係によるフォワードバイアスを抑制することができる。
【００８３】
なお、各実施の形態において、ソース電圧発生回路ＳＬを消去ブロック群ごとに１つづつ設けなくてもよく、その場合、各消去ブロック内のブロックデコーダ９において、同様の機能を持たせてもよい。
【００８４】
上記各実施の形態は、それぞれ組み合わせて実施することができる。
【００８５】
【発明の効果】
本発明によれば、メモリセルアレイのウエル境界部分を縮小することにより、半導体記憶装置の面積の増加を抑えることができる。
【００８６】
さらに本発明によれば、隣り合う消去ブロックのメモリセルアレイのウエル領域を同一化しても、面積の増加を抑えられると共に、Ｎウエル領域、Ｐウエル領域のバイアス関係によるフォワードバイアスの発生を抑制できる。
【図面の簡単な説明】
【図１】 第１の実施の形態の構成図。
【図２】 第１の実施の形態における断面図。
【図３】 第２の実施の形態の構成図。
【図４】 第１の実施の形態におけるソース電圧発生回路の回路図。
【図５】 第１の実施の形態におけるブロックデコーダ及びＮウエルデコーダの回路図。
【図６】 従来の半導体記憶装置の断面図。
【図７】 従来の半導体記憶装置の構成図。
【図８】 従来の消去ブロック間の距離を表す断面図。
【図９】 従来のブロックデコーダの回路図。
【符号の説明】
１ 消去ブロック
２ Ｎウエル
３、３０ Ｎウエルデコード回路
４ 消去ブロック群
５，３１ カラムゲート
６ ブロックデコーダ
７，３２ Ｐウエル
８ メモリセルトランジスタ
９ ブロックデコーダ
１０ ローカルデコーダ
１１ ブロック行デコーダ
１２ 列デコーダ
１３ カラムデコーダ
１４ ソース電圧発生回路
１５ メモリセルアレイ
２０ 半導体基板
２１ ソース拡散層
２２ ドレイン拡散層
２３ 浮遊ゲート
２４ 制御ゲート
２５ Ｎウエルコンタクト領域
２６ Ｐプラス拡散層
４０ 第１デコード回路ＡＮＤ
４１ 第１レベルシフタＬＳ
４２ 第１ＮＡＮＤ回路
４３ 第２ＮＡＮＤ回路
４４ 短絡回路ＳＨ
４５ 第２デコード回路ＡＮＤ
４６ 第２レベルシフタＬＳ
４７ 第１インバータ
４８ 第３ＮＡＮＤ回路
４９ 第４ＮＡＮＤ回路
５０ 第２インバータ
【発明の属する技術分野】
本発明は、ウエル上に形成されたＭＯＳトランジスタを有する半導体記憶装置に関し、特に部分的に消去可能な消去単位を持った半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の電気的にデータの消去／再書き込みを行うＥＥＰＲＯＭのメモリセルとして使用される不揮発性トランジスタは、メモリセルサイズの縮小効果から、例えば図６に示す様な、２重ウエル上に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成された、ＮＭＯＳ構造のメモリセルが用いられる。
【０００３】
このメモリセル構造は、Ｐ型半導体基板（Ｐｓｕｂ）１００上の、Ｎ型構造のウエル領域（Ｎウエル）１０１中に、Ｐ型構造のウエル領域（Ｐウエル）１０２を形成する。Ｐウエル領域１０２中には、トランジスタのソース（Ｓ）１０３及び、ドレイン（Ｄ）１０４がＮ型拡散層で形成されている。また、半導体基板１００上には、絶縁膜１０５、１０６で分離された、第１層目の多結晶シリコン層により浮遊ゲート（ＦＧ）１０７が、また、第２層目の多結晶シリコン層により制御ゲート（ＣＧ）１０８がそれぞれ形成されている。
【０００４】
また、実際の半導体記憶装置では、同一ウエル上に複数のメモリセルを行列上に配置し、各メモリセルの制御ゲート（ＣＧ）１０８に接続された、複数の行線（ＷＬ）と、ドレイン（Ｄ）１０４に接続された、複数の列線（ＢＬ）によりいずれかのメモリセルを選択する構成となっている。また、全てのソース（Ｓ）１０３及びＮウエル１０１、Ｐウエル１０２は、それぞれ、Ｎプラス拡散層１０９、Ｐプラス拡散層１１０を介して、ソース線（ＳＬ）に共通接続されている。
【０００５】
ここで、このメモリセルの動作について説明する。データの消去は、ソース線ＳＬに例えば１０Ｖ印加することで、メモリセルのソース（Ｓ）１０３、Ｎウエル１０１，Ｐウエル１０２に例えば１０Ｖを印加する。また、全ての行線（ＷＬ）に例えば−７Ｖ印加することで、全ての制御ゲート（ＣＧ）１０８に−７Ｖを印加する。またドレイン（Ｄ）１０４は、フローティング状態である。この時、浮遊ゲート（ＦＧ）１０７中の電子は、ＦＮトンネリングによって、Ｐウエル表面付近のソース１０３、ドレイン１０４間に形成されるチャネル中に放出される。この時、メモリセルの閾値は低くなっている（この時のデータの状態を“１”とする）。
【０００６】
次にデータの書き込みについて説明する。データの書き込みは、書き込みを行うメモリセルを選択する為、複数の行線ＷＬのいずれかひとつを例えば９Ｖ、複数の列線ＢＬのいずれかひとつ以上を例えば５Ｖに設定する。ソース線ＳＬは、０Ｖに設定する。この時選択されたメモリセルでは、ホットエレクトロン注入により、浮遊ゲート（ＦＧ）中に電子が注入される。この時メモリセルの閾値は高くなる（この時のデータの状態を“０”とする）。
【０００７】
次に、データの読み出しについて説明する。読み出しを行うメモリセルを選択する為、複数の行線（ＷＬ）のいずれかを、例えば５Ｖ程度に設定する。また、列線（ＢＬ）のいずれかを低電圧、例えば０．７Ｖ程度に設定する。また。ソース線（ＳＬ）は０Ｖである。
【０００８】
この時、選択したメモリセルが“０”、すなわち書き込み状態の場合には、メモリセルはオンしない為、電流は流れない。また。“１”、すなわち消去状態の場合、メモリセルはオンして、セル電流、例えば４０μＡ程度の電流を流す。この電流の振幅を図示しないセンス増幅回路等で増幅して読み出しを行う。
【０００９】
次に、この様なトランジスタをメモリセルの記憶素子として用いた半導体記憶装置の従来例の構成を図７に示す。通常、この様な半導体記憶装置では、消去の単位を例えば５１２ｋビット程度の比較的小規模の単位で分割している。従来例では複数の消去ブロックＢ０〜Ｂ７を有しており、それぞれの構成は同一である。
【００１０】
また、行デコーダＲＭは、第一の行選択回路であり、カラムデコーダＣＤは、列選択回路である。ここで、消去ブロックＢ０からＢ７の群を消去ブロック群と呼び、この消去ブロック群が図中で左右方向に複数組（例えば数十組）形成されて、半導体記憶装置が形成される。
【００１１】
次に消去ブロックＢ０〜Ｂ７中の各回路について説明する。ここで、ＣＡは消去の単位となる、複数のメモリセルを行列上に配置したメモリセルアレイであり、Ｐ型ウエル（Ｐウエル）、Ｎ型ウエル（Ｎウエル）を有している。
【００１２】
また、ブロックデコード回路ＢＤは、ブロック選択回路であり、ソース線電位ＳＬｉを出力する。ここで、ＶＰＰは、消去電圧となる、例えば１０Ｖ程度の内部高電圧であり、ＢＡ０〜ＢＡｉは、ブロック選択の為のアドレス信号であり、それぞれブロックデコーダＢＤに入力されている。
【００１３】
また、カラムゲートＣＢは、カラムデコーダＣＤの出力を受け、メモリセルの列線ＢＬｉを選択し、前記、図示しないセンス増幅回路と接続するトランスファーゲートである。
【００１４】
また、ブロック行デコーダＲＢは、ブロック単位の行選択をする第２の行選択回路であり、行デコーダＲＭとブロック行デコーダＲＢからの出力信号を受けたローカル行デコーダＲＳにより、メモリセルの行線ＷＬｉを選択する。
【００１５】
次に、この様な半導体記憶装置のブロック境界部分の断面について図８に示す。ここで、隣り合うメモリセルアレイのＰウエル間の距離Ｐｗ＿Ｐｗは加工上の余裕によって決まる、Ｎウエル−Ｎウエル間の距離をＮｗ＿Ｎｗ、ＰウエルのＮウエル余裕をＮｗ＿ＰｗとするとＰｗ＿Ｐｗは、Ｎｗ＿Ｎｗと２倍のＮｗ＿Ｐｗとの和となる。
【００１６】
また、この様な境界が１消去ブロック群あたり、複数個有り、さらにこの消去ブロック群も複数個ある事から、この距離が半導体記憶装置の面積縮小の妨げになっている。
【００１７】
なお、具体例としては、ＮＷ＿Ｎｗ、Ｎｗ＿Ｐｗはそれぞれ約４μｍ程度であり、Ｐｗ＿Ｐｗは約１２μｍ程度となっている。
【００１８】
ここで、ブロックデコーダＢＤの回路について説明する。図９は、従来のブロックデコーダの回路例である。ここで、デコード回路ＡＮＤ１１５は、ブロックアドレスＢＡ０からＢＡｉ入力を受け、例えば消去したいブロックの選択信号ＢＬｉを“Ｈ”にする。
【００１９】
ここで、デコード回路ＡＮＤ１１５は、外部電源例えば、ＶＤＤで駆動される為、“Ｈ”レベルはＶＤＤレベルとなる。レベルシフタＬＳ１１６は、選択信号ＢＬｉを、例えば内部で発生された高電位ＶＰＰレベル信号ＢＬＨｉへと電圧変換をする回路である。
【００２０】
ここで、例えば、消去の場合ＶＰＰレベルは、ソース線電圧、例えば１０Ｖ印加されている。また、消去信号である、ＥＲＡＳＥＨ信号もＶＰＰレベルの信号となっており、両者により第１ＮＡＮＤ回路１１７において選択されたソース線高電圧信号であるＳＬＨＢｉ信号は０Ｖとなり、Ｐ型トランジスタであるＰ１がオンし、ソース線ＳＬｉに消去時のソース線電圧をＶＰＰレベル、例えば１０Ｖを印加する。
【００２１】
この時、２個のＮ型トランジスタＮ１、Ｎ２をコントロールする、ソース線リセット高電位信号であるＳＬＲＳＴＨＢ、ソース線リセットオン高電位信号であるＳＬＲＳＴＯＮＨＢ信号もＶＰＰとなっており、第２ＮＡＮＤ回路１１８及び第３ＮＡＮＤ回路１１９を介してＮ型トランジスタＮ１，Ｎ２のゲート電位が制御されて、Ｎ型トランジスタＮ１、Ｎ２は、オフ状態となっている。
【００２２】
また、消去終了時は、ＥＲＡＳＥＨ信号は、０Ｖとなり、ＳＬＨＢｉは、ＶＰＰレベルとなり、Ｐ１は、オフ状態となる。その後、短絡回路ＳＨ１２０により、セルの制御ゲートの消去電圧例えばー７ＶとなるＶＢＢＢｉと短絡させた後、ＳＬＲＳＴＨＢ信号が０Ｖとなる。
【００２３】
ここで、Ｎ型トランジスタであるＮ１は、急激な放電による電源（ＧＮＤ）のゆれを押さえる為、比較的小さいサイズとなっており、ＳＬｉは、例えば３μ秒程度で、ゆっくり落ちていく。
【００２４】
ＳＬｉ信号の放電がある程度終わるとＳＬＲＳＴＯＮＨＢが０Ｖとなり、比較的大きいサイズのＮ型トランジスタＮ２もオンする。このＮ型トランジスタＮ２は、読み出し時や書き込み時のセル電流を十分放電できるサイズにする必要がある。
【００２５】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【００２６】
この様に、２重ウエルに２層ポリシリコン構造のトランジスタをメモリセルに使うと、セル面積を縮小できるものの、小規模の消去ブロックを複数個有した半導体記憶装置では、ウエル境界部分により、チップ面積が増大する問題がある。
【００２７】
すなわち、イオン注入のプロセス要因で決まるウエル領域は半導体記憶装置の設計ルールの微細化の進展により、メモリセル領域での高集積化が進んでも、比較的に微細化が困難である。そのため、設計ルールの微細化が進んだ場合、ウエルの境界部分の存在が微細化の妨げとなる。
【００２８】
さらに、２重ウエルに２層ポリシリコン構造のトランジスタをメモリセルに使い、そのソース及び、２重ウエルを同電位にすれば、回路の増加を押さえることができるが、Ｎウエル領域を別駆動させた場合、回路が増大してしまう。
【００２９】
また、Ｐウエル領域よりもＮウエル領域の電位が低くなってしまうと、ＰＮ接合がフォワード状態となり、電流が流れてしまう危険性を持っている。
【００３０】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００３１】
特に本発明の目的は、メモリセルアレイのウエル境界部分を縮小することにより、半導体記憶装置の面積の増加を抑えることである。
【００３２】
さらに本発明の別の目的は、隣り合う消去ブロックのメモリセルアレイのNウエル領域を同一化しても、面積の増加を抑えられると共に、Ｎウエル領域、Ｐウエル領域のバイアス関係によるフォワードバイアスの発生を抑制することである。
【００３３】
【課題を解決するための手段】
本発明の一態様によれば、第１導電型の半導体基板と、この半導体基板上に形成された第２導電型の第１ウエル領域と、前記第１ウエル領域中に形成された前記第１導電型の第２ウエル領域と、前記第１ウエル領域中に形成された前記第１導電型の第３ウエル領域と、前記第２ウエル領域及び前記第３ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、前記第１ウエル内に形成され、前記メモリセルを列アドレスに基づいて選択する選択回路とを有することを特徴とする半導体記憶装置が提供される。
【００３４】
また、本発明の別の一態様によれば、第１導電型の半導体基板と、この半導体基板上に形成された第２導電型の第１ウエル領域と、前記第１ウエル領域中に形成された第１導電型の第２ウエル領域と、前記第１ウエル領域中に形成された前記第１導電型の第３ウエル領域と、前記第２ウエル領域及び前記第３ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの消去時に電源電圧より高い電圧を発生する消去回路と、前記メモリセルアレイの消去時に前記消去回路の出力信号と前記第２ウエル領域、及びメモリセルのソース領域とを選択的に接続する第１のデコード回路と、前記消去回路の出力と前記第１ウエル領域を選択的に接続する第２のデコード回路を具備することを特徴とする半導体記憶装置が提供される。
【００３５】
さらに、本発明の別の一態様によれば、第１導電型の半導体基板と、この半導体基板上に形成された第２導電型の第１ウエル領域と、前記第１ウエル領域中に形成された第１導電型の第２ウエル領域と、前記第２ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの消去時に電源電圧より高い電圧を発生する消去回路と、前記メモリセルアレイの消去時に前記消去回路の出力信号と前記第２ウエル領域、及びメモリセルのソース領域とを選択的に接続する第１のデコード回路と、前記消去回路の出力と前記第１ウエル領域を選択的に接続する第２のデコード回路とを具備し、前記第１ウエル領域、第２ウエル領域、第１のデコード回路、及び第２のデコード回路は、消去ブロックを構成し、この消去ブロックは連続して複数個隣接して配置されて消去ブロック群を構成し、同一消去ブロック群内のすべての消去ブロックに前記消去回路の出力が接続されていることを特徴とする半導体記憶装置が提供される。
【００３６】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。
【００３７】
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体記憶装置を、図１を用いて説明する。
【００３８】
図１は、この発明の第１の実施形態による半導体記憶装置の要部の構成を示す回路図である。本実施例では、前記図６に示された従来例に対し、隣り合う消去ブロック（Ｂ０とＢ１等）１のＮウエル２をパターン的につなぎ合わせると共に、Ｎウエルデコード回路ＮＷ３を追加し、Ｎウエル電位を印加している。
【００３９】
消去ブロック単位Ｂ０からＢ７は消去ブロック群４を構成し、図１中で左右方向に複数組、例えば数十組程度存在している。
【００４０】
ここで、各消去ブロック１内には、カラムゲートＣＢ５、ブロックデコーダＢＤ６及びメモリセルアレイＣＡ１５が形成されている。カラムゲートＣＢ５はそのソースにセンスアンプ（図示せず）から出力されたデータ線（図示せず）が接続され、そのゲートにはカラムデコーダＣＤから出力された信号が入力されたＮＭＯＳトランジスタ（図示せず）が形成されている。
【００４１】
メモリセルアレイＣＡ１５内のＮウエル２中にはＰウエル７が形成されていて、このＰウエル７中にはゲートがワード線ＷＬｉに接続され、ドレインがビット線ＢＬｉに接続されたメモリセルトランジスタ８が複数個形成されている。
【００４２】
このメモリセルトランジスタ８のソースには同じ消去ブロック１内に設けられているブロックデコーダＢＤ９からの出力信号ＳＬｉが入力される。
【００４３】
さらに同一消去ブロック１内にローカル行デコーダ１０が設けられ、メモリセルトランジスタ８のゲートへワード線ＷＬｉ信号を供給している。このローカル行デコーダ１０はＡＮＤ回路で構成され、このＡＮＤ回路には、同じ消去ブロック１内に設けられたブロック行デコーダＲＢ１１の出力信号と、消去ブロック群４の一端に設けられた行デコーダＲＭ１２の出力信号とが入力されている。また、消去ブロック群４の一端には、カラムデコーダＣＤ１３及びソース電圧発生回路１４が設けられている。このソース電圧発生回路１４からはＮウエルデコーダＮＷ３と、ブロックデコーダＢＤ９とにソース電圧ＳＬｉを与えている。
【００４４】
Ｎウエル２には、Ｎウエルデコード回路ＮＷ３からＮウエル電位ＮＷｉが供給される。
【００４５】
半導体記憶装置外部又は内部で発生された高電圧ＶＰＰがソース電圧発生回路１４、消去ブロック群４内のブロックデコーダＢＤ９、Ｎウエルデコーダ３に与えられている。さらに、ブロック選択アドレス信号ＢＡ０〜ＢＡｉがソース電圧発生回路ＳＬ１４と消去ブロック群４内の各ブロックデコーダ９に入力されている。
【００４６】
ここで、本実施の形態の、従来例との動作上の違いを説明する。消去ブロックＢ０を消去する場合、ソース線ＳＬｉにより、メモリセルのソース及び、Ｐウエルは、１０Ｖが印加される。
【００４７】
また、消去ブロックＢ０及び、同時には消去されない消去ブロックＢ１の共通Ｎウエル２には、Ｎウエルデコード回路ＮＷ３から１０ＶのＮウエル電位ＮＷｉが供給される。
【００４８】
この時、消去ブロックＢ１のメモリセルアレイＣＡ１５のＮウエルにも１０Ｖが印加された状態となるが、メモリセルトランジスタの基板となる、Ｐウエル７には０Ｖが印加されている。そのため、ＦＮトンネリングは起こらず、消去ブロックＢ０とは同時に消去されない消去ブロックＢ１内のメモリセルトランジスタ８は消去されない。
【００４９】
次に、図２に本実施の形態のブロック境界部の断面を示す。半導体基板２０中にＮウエル２が設けられ、このＮウエル２中に消去ブロック１ごとにＰウエル７が設けられている。それぞれのＰウエル７中にソース拡散層２１及びドレイン拡散層２２が形成されていて、そのソース拡散層２１及びドレイン拡散層２２の間の上方に浮遊ゲート２３と制御ゲート２４が形成されて、メモリセルトランジスタ８が構成されている。
【００５０】
本実施の形態での隣接するＰウエル７間の距離Ｐｗ＿Ｐｗは、Ｐウエル形成時のイオン注入工程での加工余裕のみで決まることになる。
【００５１】
すなわち、Ｐｗ＿Ｐｗは約３．５μｍ程度まで縮小可能であり、従来の消去ブロックごとにＮウエルが個別に設けられていた場合のＰｗ＿Ｐｗである約１２μｍに比べて約1／３程度に間隔を縮小でき、半導体記憶装置のより一層の高集積化が可能となる。
【００５２】
ここで、従来例のウエル断面構成が示された図６では、Ｎウエル、Ｐウエル及びメモリセルトランジスタのソースに同じ電位が与えられている。
【００５３】
これに対し、本実施の形態のウエル断面構成が示された図２では、Ｎウエル２には、Ｐウエル７、メモリセルトランジスタ８のソース２１とは異なる電位が与えられている。
【００５４】
なお、このＮウエル２に電位を与えるＮウエルコンタクト領域２５はメモリセルの周辺領域に設けることができ、特に半導体記憶装置の面積を増大する要因とはならない。なお、Ｐウエル７には、ソース２１と同電位が与えられるＰプラス拡散層２６が設けられている。
【００５５】
特に消去ブロック群４内の消去ブロック１の個数が多く、より細かに消去可能な半導体記憶装置では、本実施の形態を適用した場合に、その面積縮小効果が顕著である。
【００５６】
（第２の実施の形態）
本発明にかかる第２の実施の形態にかかる半導体記憶装置を、図３を用いて説明する。本実施の形態では、１個のＮウエルデコード回路ＮＷ３０により、複数の消去ブロックＢ０〜Ｂ７ １のＮウエル２を電気的に繋ぎ合わせる構成としている。
【００５７】
また、前記第１の実施の形態と異なり、隣り合う消去ブロック１のメモリセルアレイ８同士のみばかりではなく、隣接するカラムゲートＣＢ３１のＮウエル２もパターン的に繋ぎ合わせている。ここで、カラムゲートＣＢ３１はＮウエル２中に形成されたＰウエル３２中に形成されている。
【００５８】
このカラムゲートＣＢ３１をＰウエル３２中に設け、このＰウエル３２をメモリセルアレイ１５と共通のＮウエル２中に設けることで、第１の実施の形態や従来技術において存在した同じ消去ブロック１内でのメモリセル８が形成されているＮウエル２とカラムゲート３１が設けられているＰウエルとの境界領域の存在による面積増大の影響を削減することができる。
【００５９】
なお、Ｎウエルデコーダを共有化する消去ブロック群は半導体記憶装置全体に渡って、設定する必要はなく、一部の消去ブロック群についてのみＮウエルデコーダを共有化することができる。
【００６０】
特にＮウエルデコーダを共有化する場合には、その出力信号であるＮＷｉの負荷容量が大きくなる場合の悪影響が懸念されるため、制御されるウエルのサイズが小さいような消去ブロック群に対してＮウエルデコーダを共有化すれば、面積縮小の効果を得つつ、負荷容量の増大の懸念も防止できる。なお、ウエルサイズの小さい消去ブロック群としては、レギュラー消去ブロック群以外のブート消去ブロック群などが該当する。
【００６１】
ここで、レギュラー消去ブロック群はそのメモリセルビット容量が５１２Ｋビット程度であるのに対して、ブート消去ブロック群はレギュラー消去ブロック群のメモリセル容量の約1／８程度の６４Ｋビット程度のメモリセル容量となっている。
【００６２】
本実施の形態では、前記第１の実施の形態に対し、Ｎウエルデコード回路の数を減らすことができることから、半導体記憶装置の更なる面積縮小効果があり、さらにメモリセルアレイと、隣接するカラムゲートとのウエル境界についても領域を縮小できることからも面積縮小効果を有する。
【００６３】
また、カラムゲート３１のＮウエル２内での繋ぎ合わせの構成は、本実施の形態のようにＮウエルデコード回路３０の共有化構成と共に実施する必要は必ずしもなく、第１の実施の形態と組み合わせて実施することも可能である。その場合においても、その構成による面積縮小効果が得られる。
【００６４】
さらに、本実施の形態では第１の実施の形態同様の効果を有する。
【００６５】
（第３の実施の形態）
本実施の形態を図１乃至図５を用いて説明する。図４に示される回路は、前記図１又は図３に示されるソース電圧発生回路１４の具体例である。なお消去ブロック境界での断面構造は図２に示される第１の実施の形態と同様である。
【００６６】
本回路は、デコード回路ＡＮＤ４０は、ブロックアドレスＢＡ０からＢＡｉの内、消去ブロック群選択アドレスＢＡｊからＢＡｉの入力を受け、半導体記憶装置内で発生される、例えば消去したいブロックのグローバルな選択信号ＢＬＭｉを“Ｈ”にする。ここで、第１デコード回路ＡＮＤ４０は、外部電源例えば、ＶＤＤで駆動される為、“Ｈ”レベルはＶＤＤレベルとなる。
【００６７】
第１レベルシフタＬＳ４１は、グローバルな選択信号ＢＬＭｉを、例えば内部で発生された高電位ＶＰＰレベル信号ＢＬＨｉへと電圧変換をする回路である。
【００６８】
ここで、例えば、消去の場合ＶＰＰレベルは、ソース線電圧、例えば１０Ｖが印加されている。
【００６９】
また、半導体記憶装置内で発生される消去信号である、ＥＲＡＳＥＨ信号もＶＰＰレベルの信号となっており、両者により第１ＮＡＮＤ回路４２において選択されたソース線高電圧信号であるＳＬＨＢｉ信号は０Ｖとなり、Ｐ型トランジスタであるＰ１がオンし、ソース線ＳＬＭｉに消去時のソース線電圧をＶＰＰレベル、例えば１０Ｖを印加する。
【００７０】
この時、半導体記憶装置内で発生される１個のＮ型トランジスタＮ１をコントロールする、ソース線リセット高電位信号であるＳＬＲＳＴＨＢはＶＰＰとなっていて、第２ＮＡＮＤ回路４３を介してＮ型トランジスタＮ１は、オフ状態となっている。
【００７１】
また、消去終了時は、ＥＲＡＳＥＨ信号は、０Ｖとなり、ＳＬＨＢｉは、ＶＰＰレベルとなり、Ｐ１は、オフ状態となる。その後、短絡回路ＳＨ４４により、メモリセルの制御ゲートの消去電圧例えばー７ＶとなるＶＢＢＢＭｉとソース線ＳＬＭｉを短絡させた後、ＳＬＲＳＴＨＢ信号が０Ｖとなる。
【００７２】
ここで、Ｎ型トランジスタであるＮ１は、急激な放電による電源（ＧＮＤ）のゆれを押さえる為、比較的小さいサイズとなっており、ＳＬＭｉは、ゆっくり落ちていく。
【００７３】
本実施の形態では、第１又は第２の実施の形態同様に、ソース電圧発生回路ＳＬを消去ブロック群ごとに１つづつ設けて、従来、消去ブロックごとにブロックデコーダＢＤ内に設けられていたソース電圧発生回路ＳＬの個数を減らすことを可能としている。
【００７４】
ここで、ソース電圧発生回路ＳＬ内には大電流を流す必要から素子サイズが極めて大きい短絡回路ＳＨが存在していることから、このソース電圧発生回路ＳＬを消去ブロック群内で共通にひとつだけ設けることで、素子面積の縮小が図られる。
【００７５】
なお、このソース電圧発生回路を消去ブロック群内で共通化する構成は、本実施の形態における他の特徴である、ウエルの共通化やブロックデコーダ回路を用いないで、単に従来の技術に盛り込んで用いることが可能である。その場合においても、半導体記憶装置の小面積化の効果を有する。
【００７６】
次に図５を用いて、図１におけるブロックデコーダＢＤ９及びＮウエルデコーダＮＷ３の回路構成を説明する。ここで、デコーダ回路ＡＮＤ４５は、ソース電圧発生回路ＳＬ１４の出力である選択信号ＳＬＭｉとブロックアドレスＢＡ０〜ＢＡｉにより選択信号ＢＬｉを“Ｈ”レベルにする。また、レベルシフタＬＳ４６は、電圧変換回路である。
【００７７】
また、レベルシフタＬＳ４６の出力ＢＬＨｉにより、トランスファーゲートとなる、Ｐ型トランジスタＰ１１と、Ｎ型トランジスタＮ１１は、オン状態となり、ソース電圧発生回路１４の出力ＳＬＭｉと選択したブロックのソース線ＳＬｉを接続する。ここで、Ｐ型トランジスタＰ１１はそのゲートに信号ＢＬＨｉが入力され、反転信号を出力する第１インバータ４７の出力が接続されている。
【００７８】
このＰ型トランジスタＰ１１に直列に接続されたＮ型トランジスタＮ１３のゲートは互いに接続されていて、オフ状態である。
【００７９】
また、書き込み及び読み出し時のセル電流を流す為に、図４に示されたソース電圧発生回路ＳＬ１４中のトランジスタＮ１と比較して、大きなサイズとなっているＮ型トランジスタＮ１２は、ソース線リセットオン高電位信号ＳＬＲＳＴＯＮＨＢがＶＰＰレベルとなっていて、第３ＮＡＮＤ回路４８の出力であるＢＳＬＨＢｉ信号が０Ｖとなるため、オフ状態となっている。
【００８０】
また、Ｎウエルデコーダ回路ＮＷ３は、ブロックデコーダＢＤ９の出力であるＢＳＬＨＢｉ信号と、隣接するＮウエルを共有する消去ブロック１内のブロックデコーダＢＤ９の出力であるＢＳＬＨＢｊ信号を受ける第４ＮＡＮＤ回路４９からの出力であるＮＷＨｉ信号がＶＰＰレベルとなり、トランスファーゲートである、Ｎ型トランジスタＮ２１のゲート及び第２インバータ５０を介して、Ｐ型トランジスタＰ２１のゲートに入力されている。トランスファーゲートＮ２１、Ｐ２１を介して、ＳＬＭｉ信号をＮウエル２に電位ＮＷｉとして印加する。
【００８１】
また、消去終了後は、ソース電圧発生回路１４で放電動作が終了後、ＳＬＲＳＴＯＮＨＢ信号が０Ｖになり、ソース線の放電トランジスタであるＮ１２がオン状態となる。また、Ｎウエルデコーダ３内のトランスファーゲートＰ２１及びＮ２１もオフ状態となり、Ｐ型トランジスタＰ２１とゲートが互いに接続され、かつ、直列に接続されたＮ型トランジスタＮ２３がオンし、Ｎウエル２の電位を０Ｖにしている。
【００８２】
ここで、ソース線電圧ＳＬｉと、Ｎウエル電圧ＮＷｉは、各々トランスファーゲートを介し、ソース電圧発生回路１４の出力ＳＬＭｉに接続する構成となっている為、基本的に同電位となり、Ｎウエル、Ｐウエルのバイアス関係によるフォワードバイアスを抑制することができる。
【００８３】
なお、各実施の形態において、ソース電圧発生回路ＳＬを消去ブロック群ごとに１つづつ設けなくてもよく、その場合、各消去ブロック内のブロックデコーダ９において、同様の機能を持たせてもよい。
【００８４】
上記各実施の形態は、それぞれ組み合わせて実施することができる。
【００８５】
【発明の効果】
本発明によれば、メモリセルアレイのウエル境界部分を縮小することにより、半導体記憶装置の面積の増加を抑えることができる。
【００８６】
さらに本発明によれば、隣り合う消去ブロックのメモリセルアレイのウエル領域を同一化しても、面積の増加を抑えられると共に、Ｎウエル領域、Ｐウエル領域のバイアス関係によるフォワードバイアスの発生を抑制できる。
【図面の簡単な説明】
【図１】 第１の実施の形態の構成図。
【図２】 第１の実施の形態における断面図。
【図３】 第２の実施の形態の構成図。
【図４】 第１の実施の形態におけるソース電圧発生回路の回路図。
【図５】 第１の実施の形態におけるブロックデコーダ及びＮウエルデコーダの回路図。
【図６】 従来の半導体記憶装置の断面図。
【図７】 従来の半導体記憶装置の構成図。
【図８】 従来の消去ブロック間の距離を表す断面図。
【図９】 従来のブロックデコーダの回路図。
【符号の説明】
１ 消去ブロック
２ Ｎウエル
３、３０ Ｎウエルデコード回路
４ 消去ブロック群
５，３１ カラムゲート
６ ブロックデコーダ
７，３２ Ｐウエル
８ メモリセルトランジスタ
９ ブロックデコーダ
１０ ローカルデコーダ
１１ ブロック行デコーダ
１２ 列デコーダ
１３ カラムデコーダ
１４ ソース電圧発生回路
１５ メモリセルアレイ
２０ 半導体基板
２１ ソース拡散層
２２ ドレイン拡散層
２３ 浮遊ゲート
２４ 制御ゲート
２５ Ｎウエルコンタクト領域
２６ Ｐプラス拡散層
４０ 第１デコード回路ＡＮＤ
４１ 第１レベルシフタＬＳ
４２ 第１ＮＡＮＤ回路
４３ 第２ＮＡＮＤ回路
４４ 短絡回路ＳＨ
４５ 第２デコード回路ＡＮＤ
４６ 第２レベルシフタＬＳ
４７ 第１インバータ
４８ 第３ＮＡＮＤ回路
４９ 第４ＮＡＮＤ回路
５０ 第２インバータ
Claims (9)
- 第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第１ウエル領域と、
この第１ウエル領域中に形成された前記第１導電型の第２ウエル領域と、
前記第１ウエル領域中に形成された前記第１導電型の第３ウエル領域と、
前記第２ウエル領域及び前記第３ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、
前記第１ウエル内に形成され、前記メモリセルを列アドレスに基づいて選択する選択回路と
を有することを特徴とする半導体記憶装置。 - 前記第１ウエル領域の電位と前記第２ウエル領域の電位はそれぞれ独立して与えられることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１乃至第３ウエル領域及び前記選択回路は、連続して複数個隣接して配置されて消去ブロック群を構成し、前記第１ウエルに共通に電位を与える第１ウエルデコーダをさらに有することを特徴とする請求項１記載の半導体記憶装置。
- 前記第１ウエル領域及び前記第２ウエル領域が第１消去ブロックを構成し、前記第１ウエル領域及び前記第３ウエル領域が第２消去ブロックを構成し、この第１消去ブロックと第２消去ブロックとは隣接して配置されることを特徴とする請求項１記載の半導体記憶装置。
- 第１導電型の半導体基板と、
この半導体基板上に形成された第２導電型の第１ウエル領域と、
前記第１ウエル領域中に形成された第１導電型の第２ウエル領域と、
前記第１ウエル領域中に形成された前記第１導電型の第３ウエル領域と、
前記第２ウエル領域及び前記第３ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイの消去時に電源電圧より高い電圧を発生する消去回路と、
前記メモリセルアレイの消去時に前記消去回路の出力信号と前記第２ウエル領域、及びメモリセルのソース領域とを選択的に接続する第１のデコード回路と、
前記消去回路の出力と前記第１ウエル領域を選択的に接続する第２のデコード回路を具備することを特徴とする半導体記憶装置。 - 前記第１のデコード回路は、アドレス信号により選択する第３のデコード回路と、電源電圧より高い内部電圧に変換する電圧変換回路と、前記電圧変換回路の出力となる第１のデコード信号と、第１のＰ型トランジスタと第１のＮ型トランジスタとにより構成された第１のトランスファーゲート回路と、前記メモリセルアレイの消去時にオフする第２のＮ型トランジスタとを有することを特徴とする請求項５記載の半導体記憶装置。
- 前記第１のデコード回路は複数個存在し、前記第２のデコード回路は、複数の前記第１のデコード回路からの出力信号により選択する第４のデコード回路と、第２のＰ型トランジスタと第３のＮ型トランジスタとにより構成された第２のトランスファーゲート回路と、前記メモリセルアレイの消去時にオフする第４のＮ型トランジスタとを有する事を特徴とする請求項５又は６いずれか１項記載の半導体記憶装置。
- 前記第１のトランスファーゲート回路又は、前記第２のトランスファーゲート回路は、選択されたメモリセルアレイの消去時のみにオンすることを特徴とする請求項６又は７いずれか１項記載の半導体記憶装置。
- 第１導電型の半導体基板と、
この半導体基板上に形成された第２導電型の第１ウエル領域と、
前記第１ウエル領域中に形成された第１導電型の第２ウエル領域と、
前記第２ウエル領域中に、それぞれ絶縁膜で分離された２層の多結晶シリコンで形成されたＭＯＳ構造のメモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイの消去時に電源電圧より高い電圧を発生する消去回路と、
前記メモリセルアレイの消去時に前記消去回路の出力信号と前記第２ウエル領域、及びメモリセルのソース領域とを選択的に接続する第１のデコード回路と、
前記消去回路の出力と前記第１ウエル領域を選択的に接続する第２のデコード回路とを具備し、
前記第１ウエル領域、第２ウエル領域、第１のデコード回路、及び第２のデコード回路は、消去ブロックを構成し、この消去ブロックは連続して複数個隣接して配置されて消去ブロック群を構成し、同一消去ブロック群内のすべての消去ブロックに前記消去回路の出力が接続されていることを特徴とする半導体記憶装置。
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