JPH0832035A

JPH0832035A - 半導体記憶装置

Info

Publication number: JPH0832035A
Application number: JP18063894A
Authority: JP
Inventors: Kazuyoshi Shiba; 和佳志波; Tadashi Fujita; 紀藤田
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1994-07-08
Filing date: 1994-07-08
Publication date: 1996-02-02

Abstract

(57)【要約】（修正有）【目的】誤書き込みを防止し、記憶データの書き込み
・消去に必要な電圧を内部回路で発生し、外部電源を低
電圧化し、データ線結合メモリセルのビット数を増やし
て高速高性能のフラッシュメモリ等を提供する。【構成】２層ゲート構造型メモリセルのローカルデー
タ線ＬＤＬ０及びＬＤＬ１等となる拡散層を、同一列に
配置されたメモリセルＭＣにより共有し、ローカルソー
ス線ＬＳＬ０等となる拡散層を、隣接する２列のメモリ
セルＭＣと共有する。また、書き込みは、浮遊ゲートと
ドレイン間の、消去は、チャンネルと浮遊ゲート間の、
トンネル現象でそれぞれ行う。メモリセルＭＣの共通ド
レインやソースとなる拡散層にそれぞれ対応しかつ平行
して、シート抵抗値の小さな金属配線層からなるサブデ
ータ線ＳＤＬ０及びＳＤＬ１等ならびにサブソース線Ｓ
ＳＬ０等を設け、これらに対応する拡散層の間を所定数
のコンタクトＣＢやＣＣを介して結合する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、基本的にコンタクトレスアレイ構造を採る
フラッシュメモリ等に利用して特に有効な技術に関す
る。

【０００２】

【従来の技術】制御（コントロール）ゲート及び浮遊
（フローティング）ゲートを有するいわゆる２層ゲート
構造型のメモリセルが格子状に配置されてなるメモリア
レイをその基本構成要素とし、所定数のメモリセルから
なるメモリブロックを単位として保持情報の一括消去が
可能なフラッシュメモリ（フラッシュＥＥＰＲＯＭ：電
気的に消去・プログラム可能なリードオンリーメモリ）
がある。また、消去単位となるメモリブロックの各単位
セルブロックを構成する所定数のメモリセルのドレイン
又はソースとなる拡散層を一体化して形成し、これらの
拡散層をそのままローカルデータ線として用いること
で、ローカルデータ線及びグローバルデータ線間結合の
ためのコンタクトを設けずメモリアレイの高集積化を図
ったいわゆるコンタクトレスアレイ構造のフラッシュメ
モリがある。

【０００３】コンタクトレスアレイ構造のフラッシュメ
モリについては、例えば、『ＩＥＤＭ（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭ
ｅｅｔｉｎｇ） '９０技術論文集』第９１頁〜第９４
頁と、『ＩＥＤＭ '９２技術論文集』第９９１頁〜第
９９３頁とに記載されている。

【０００４】

【発明が解決しようとする課題】上記前者の資料におい
て、フラッシュメモリのメモリアレイＭＡＲＹは、図１
６に例示されるように、ｐ＋１本のワード線Ｗ０〜Ｗｐ
とｑ＋１本のグローバルデータ線ＧＤＬ０〜ＧＤＬｑと
の交点に格子状に配置された（ｐ＋１）×（ｑ＋１）個
の２層ゲート構造型メモリセルＭＣを単位としてブロッ
ク分割される。これらのメモリブロックの同一列に配置
されたｐ＋１個のメモリセルＭＣは、それぞれ一体化し
て形成された共通の拡散層をそのドレイン及びソースと
し、コンタクトを介することなく互いに結合される。ま
た、これらの拡散層は、隣接する二つの列に配置された
２×（ｐ＋１）個のメモリセルＭＣによりそれぞれ共有
されるとともに、その上端又は下端において対応するグ
ローバルデータ線ＧＤＬ０〜ＧＤＬｑ又はソース線ＳＬ
０に結合され、これによってフラッシュメモリの高集積
化が図られる。指定されたメモリセルＭＣに対する記憶
データの書き込みは、そのチャンネル部に発生したホッ
トエレクトロンを浮遊ゲートに注入することにより行わ
れ、記憶データの消去は、浮遊ゲート及びソース間のＦ
Ｎ（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ：ファウラー・ノ
ルトハイム）トンネル現象を利用して浮遊ゲートの蓄積
電子をソース側に引き抜くことにより行われる。

【０００５】一方、上記後者の資料に示されるフラッシ
ュメモリの場合、図１７に例示されるように、メモリア
レイＭＡＲＹの各メモリブロックを構成する（ｐ＋１）
×（ｑ＋１）個のメモリセルＭＣは、さらに同一列のｐ
＋１個を単位として単位セルブロックを構成する。各単
位セルブロックを構成するｐ＋１個のメモリセルＭＣ
は、同様にそれぞれ一体化して形成された共通のＮ型拡
散層をそのドレイン及びソースとし、コンタクトを介す
ることなく互いに結合される。また、これらの拡散層
は、その上端においてＮチャンネルＭＯＳＦＥＴ（金属
酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）Ｎ２を介して対応するグローバルデ
ータ線ＧＤＬ０〜ＧＤＬｑに結合され、その下端におい
てＮチャンネルＭＯＳＦＥＴＮ３を介して対応するソー
ス線ＳＬ０に結合される。指定されたメモリセルＭＣに
対する記憶データの書き込みは、浮遊ゲート及びドレイ
ン間のＦＮトンネル現象を利用して浮遊ゲートの蓄積電
子をドレイン側に引き抜くことにより行われ、記憶デー
タの消去は、チャンネル及び浮遊ゲート間のＦＮトンネ
ル現象を利用してチャンネル全面から浮遊ゲートに電子
を注入することにより行われる。

【０００６】ところが、フラッシュメモリの高集積化・
大規模化が進みその動作電源の低電圧化が進むにしたが
って、上記従来のフラッシュメモリには次のような問題
点が生じることが本願発明者等によって明らかとなっ
た。すなわち、前者のフラッシュメモリの場合、ドレイ
ン及びソースとなる拡散層が隣接する２×（ｐ＋１）個
のメモリセルＭＣにより共有されることで、選択状態と
されるメモリセルＭＣと拡散層を共有する非選択メモリ
セルＭＣのソースに適当なバイアス電圧を印加する等、
誤書き込みを防止するための手段を講じる必要が生じ、
これによってフラッシュメモリの制御方法が複雑とな
り、その回路構成が複雑となる。また、記憶データの書
き込みが浮遊ゲートに対するチャンネルホットエレクト
ロンの注入により行われることで、このチャンネルホッ
トエレクトロンの発生にバイトあたり８ｍＡ（ミリアン
ペア）程度の書き込み電流が必要となり、これによって
内部昇圧回路の供給能力が不足して書き込み電圧の内部
発生が困難となり、フラッシュメモリに外部供給すべき
動作電源の低電圧化が困難となる。

【０００７】一方、後者のフラッシュメモリの場合、ド
レイン及びソースとなる拡散層が単位セルブロックごと
に設けられることで拡散層共有による問題は発生せず、
また記憶データの書き込み・消去がともにＦＮトンネル
現象を利用して行われることで動作電源の低電圧化も可
能となるが、逆に拡散層が隣接ブロックで共有されない
ためにメモリアレイＭＡＲＹの所要レイアウト面積が増
大し、フラッシュメモリの高集積化・大規模化が制約を
受ける。さらに、両者のフラッシュメモリに共通な問題
点となるが、同一列に配置されたｐ＋１個のメモリセル
ＭＣのドレイン又はソースとなる拡散層がそれぞれ一体
化して形成され、しかもこれらのメモリセルＭＣがコン
タクトを介することなく、言い換えるならば比較的シー
ト抵抗値の高い拡散層を介して結合されるため、読み出
し電流が小さくなって各データ線に結合しうるメモリセ
ルＭＣのビット数が制約を受け、これによってフラッシ
ュメモリの高集積化・大規模化ならびに高速化が制約を
受ける。

【０００８】この発明の第１の目的は、その制御方法を
複雑化させることなく、基本的にコンタクトレスアレイ
構造を採るフラッシュメモリ等の誤書き込みを防止する
ことにある。この発明の第２の目的は、記憶データの書
き込み・消去に必要な内部電圧を内部電圧発生回路によ
り形成し、フラッシュメモリ等に外部供給すべき動作電
源の低電圧化を図ることにある。この発明の第３の目的
は、充分な読み出し電流を得つつ、データ線に結合しう
るメモリセルのビット数を増やし、フラッシュメモリ等
の高集積化・大規模化ならびに高速化を図ることにあ
る。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、基本的にコンタクトレスアレ
イ構造を採るフラッシュメモリ等において、メモリアレ
イを構成する２層ゲート構造型メモリセルのドレインと
なる拡散層を、同一列に配置された所定数のメモリセル
により共有し、そのソースとなる拡散層を隣接する２列
に配置された２×所定数のメモリセルにより共有する。
また、メモリセルに対する記憶データの書き込みを、浮
遊ゲート及びドレイン間のＦＮトンネル現象を用いて行
い、記憶データの消去を、チャンネル及び浮遊ゲート間
のＦＮトンネル現象を用いて行う。さらに、所定数のメ
モリセルのドレイン又はソースとなる拡散層にそれぞれ
対応しかつ平行してシート抵抗値の比較的小さな金属配
線層等からなるサブデータ線又はサブソース線を設け、
これらのサブデータ線又はサブソース線と対応する拡散
層との間を、所定の間隔をおいて設けられた所定数のコ
ンタクトを介して結合する。

【００１１】

【作用】上記した手段によれば、２層ゲート構造型メモ
リセルのドレインとなる拡散層を列ごとに設けること
で、その制御方法を複雑化させることなく、基本的にコ
ンタクトレスアレイ構造を採るフラッシュメモリ等の誤
書き込みを防止できる。また、記憶データの書き込み及
び消去をともにＦＮトンネル現象を用いて行うことで、
書き込み電流を削減し、書き込み・消去に必要な内部電
圧を内部電圧発生回路により形成して、フラッシュメモ
リ等に外部供給すべき動作電源の低電圧化を図ることが
できる。さらに、メモリセルのドレイン又はソースとな
る拡散層を言わばサブデータ線又はサブソース線により
裏打ちすることで、充分な読み出し電流を得つつ、デー
タ線に結合しうるメモリセルのビット数を増やし、フラ
ッシュメモリ等の高集積化・大規模化ならびに高速化を
図ることができる。

【００１２】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹの一実施例の回路図が示されている。これ
らの図をもとに、まずこの実施例のフラッシュメモリ及
びそのメモリアレイＭＡＲＹの構成及び動作の概要につ
いて説明する。なお、図２の各回路素子ならびに図１の
各ブロックを構成する回路素子は、特に制限されない
が、公知の半導体集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。

【００１３】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、２×（ｍ＋１）
個のメモリブロックＢＬ００〜ＢＬｍ０ならびにＢＬ０
１〜ＢＬｍ１を備え、これらのメモリブロックのそれぞ
れは、特に制限されないが、図の水平方向に平行して配
置される６４本のワード線Ｗ０００〜Ｗ００６３ないし
Ｗｍ００〜Ｗｍ０６３ならびにＷ０１０〜Ｗ０１６３な
いしＷｍ１０〜Ｗｍ１６３と、垂直方向に平行して配置
されるｎ＋１本のグローバルデータ線ＧＤＬ０〜ＧＤＬ
ｎとを含む。これらのワード線及びグローバルデータ線
の交点には、６４×（ｎ＋１）個の２層ゲート構造型メ
モリセルＭＣが格子状に配置される。このうち、各メモ
リブロックの同一行に配置されたｎ＋１個のメモリセル
ＭＣのゲートつまり制御ゲートは、対応するワード線Ｗ
０００〜Ｗ００６３ないしＷｍ００〜Ｗｍ０６３ならび
にＷ０１０〜Ｗ０１６３ないしＷｍ１０〜Ｗｍ１６３に
それぞれ共通結合され、そのソースは対応するソース線
ＳＬ０〜ＳＬｍにそれぞれ共通結合される。また、各メ
モリブロックの同一列に配置された６４個のメモリセル
ＭＣのドレインは、それぞれ共通結合された後、Ｎチャ
ンネル型の選択ＭＯＳＦＥＴＮ１を介して対応するグロ
ーバルデータ線ＧＤＬ０〜ＧＤＬｎにそれぞれ共通結合
される。

【００１４】この実施例において、各メモリブロックの
同一列に配置された６４個のメモリセルＭＣは、対応す
る選択ＭＯＳＦＥＴＮ１とともに、メモリブロックの構
成単位となる単位セルブロックを構成する。また、Ｐウ
ェル領域ＰＷＥＬＬは、Ｐウェル領域制御線ＰＷを介し
て、後述するＰウェルスイッチＰＷＳに結合される。各
メモリブロックを構成するｎ＋１個の選択ＭＯＳＦＥＴ
Ｎ１のゲートは、対応するブロック選択ワード線ＳＷ０
０〜ＳＷｍ０ならびにＳＷ０１〜ＳＷｍ１にそれぞれ共
通結合される。

【００１５】メモリアレイＭＡＲＹの各メモリブロック
を構成するワード線Ｗ０００〜Ｗ００６３ないしＷｍ０
０〜Ｗｍ０６３，Ｗ０１０〜Ｗ０１６３ないしＷｍ１０
〜Ｗｍ１６３ならびにブロック選択ワード線ＳＷ００〜
ＳＷｍ０，ＳＷ０１〜ＳＷｍ１は、その左方においてＸ
アドレスデコーダＸＤに結合され、選択的に所定の選択
レベル又は非選択レベルとされる。また、ソース線ＳＬ
０〜ＳＬｍは、その右方においてソーススイッチＳＳに
結合され、接地電位又は開放状態とされる。Ｘアドレス
デコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１
ビットの内部アドレス信号Ｘ０〜Ｘｉが供給される。ま
た、ＸアドレスデコーダＸＤには、さらに内部電圧発生
回路ＶＧから所定の内部電圧ＶＰＰ及びＶＰＮが供給さ
れ、ＰウェルスイッチＰＷＳには内部電圧ＶＣＮが供給
される。ＸアドレスバッファＸＢには、アドレス入力端
子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸ
ｉが供給される。なお、内部電圧ＶＰＰは、特に制限さ
れないが、＋１０Ｖ（ボルト）のような比較的大きな絶
対値の正電位とされる。また、内部電圧ＶＰＮは、−１
０Ｖのような比較的大きな絶対値の負電位とされ、内部
電圧ＶＣＮは−５Ｖのような負電位とされる。

【００１６】ＸアドレスバッファＸＢは、フラッシュメ
モリが通常の動作モードで選択状態とされるとき、アド
レス入力端子ＡＸ０〜ＡＸｉを介して供給されるＸアド
レス信号ＡＸ０〜ＡＸｉを図示されない内部制御信号に
従って取り込み、保持するとともに、これらのＸアドレ
ス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し
て、ＸアドレスデコーダＸＤに供給する。

【００１７】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、メモリアレイＭＡＲＹの対応するワー
ド線Ｗ０００〜Ｗ００６３ないしＷｍ００〜Ｗｍ０６
３，Ｗ０１０〜Ｗ０１６３ないしＷｍ１０〜Ｗｍ１６３
ならびにブロック選択ワード線ＳＷ００〜ＳＷｍ０，Ｓ
Ｗ０１〜ＳＷｍ１を所定の選択レベル又は非選択レベル
とする。

【００１８】フラッシュメモリが書き込みモードとされ
るとき、選択状態にあるワード線のレベルは、後述する
ように、内部電圧ＶＰＮつまり−１０Ｖとされ、非選択
状態にあるワード線のレベルは接地電位ＶＳＳつまり０
Ｖとされる。また、選択状態にあるブロック選択ワード
線のレベルは電源電圧ＶＣＣつまり＋５Ｖとされ、非選
択状態にあるブロック選択ワード線のレベルは接地電位
ＶＳＳとされる。このとき、ソース線はすべて開放状態
とされ、Ｐウェル領域制御線は接地電位ＶＳＳとされ
る。一方、フラッシュメモリが消去モードとされると
き、選択状態にあるワード線のレベルは内部電圧ＶＰＰ
つまり＋１０Ｖとされ、その非選択レベルは接地電位Ｖ
ＳＳとされる。また、Ｐウェル領域制御線のレベルは内
部電圧ＶＣＮつまり−５Ｖとされる。このとき、ブロッ
ク選択ワード線はすべて接地電位ＶＳＳとされ、ソース
線はすべて開放状態とされる。さらに、フラッシュメモ
リが読み出しモードとされるとき、選択状態にあるワー
ド線及びブロック選択ワード線のレベルは電源電圧ＶＣ
Ｃとされ、非選択状態にあるワード線及びブロック選択
ワード線のレベルは接地電位ＶＳＳとされる。このと
き、ソース線及びＰウェル領域制御線は接地電位ＶＳＳ
とされる。なお、各動作モードにおけるワード線，ブロ
ック選択ワード線，ソース線ならびにＰウェル領域制御
線のレベルとメモリアレイＭＡＲＹの接続状態について
は、後で詳細に説明する。

【００１９】次に、メモリアレイＭＡＲＹを構成するグ
ローバルデータ線ＧＤＬ０〜ＧＤＬｎはＹスイッチＹＳ
に結合され、さらにこのＹスイッチＹＳを介して８本ず
つ選択的に共通データ線ＣＤ０〜ＣＤ７に接続される。
ＹスイッチＹＳには、ＹアドレスデコーダＹＤから所定
ビットのデータ線選択信号が供給される。また、Ｙアド
レスデコーダＹＤにはＹアドレスバッファＹＢからｊ＋
１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給され、Ｙ
アドレスバッファＹＢにはアドレス入力端子ＡＹ０〜Ａ
Ｙｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給され
る。

【００２０】ここで、ＹスイッチＹＳは、メモリアレイ
ＭＡＲＹのグローバルデータ線ＧＤＬ０〜ＧＤＬｎに対
応して設けられるＮチャンネル型のｎ＋１個のスイッチ
ＭＯＳＦＥＴを含む。これらのスイッチＭＯＳＦＥＴの
ゲートは順次８個ずつ共通結合され、Ｙアドレスデコー
ダＹＤから対応するデータ線選択信号が共通に供給され
る。これにより、ＹスイッチＹＳを構成するスイッチＭ
ＯＳＦＥＴは、対応するデータ選択信号がハイレベルと
されることで８個ずつ同時にかつ選択的にオン状態とさ
れ、メモリアレイＭＡＲＹの対応する８本のグローバル
データ線と共通データ線ＣＤ０〜ＣＤ７との間を選択的
に接続状態とする。

【００２１】一方、ＹアドレスバッファＹＢは、フラッ
シュメモリが選択状態とされるときアドレス入力端子Ａ
Ｙ０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０
〜ＡＹｊを図示されない内部制御信号に従って取り込
み、保持するとともに、これらのＹアドレス信号をもと
に内部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレス
デコーダＹＤに供給する。また、ＹアドレスデコーダＹ
Ｄは、ＹアドレスバッファＹＢから供給される内部アド
レス信号Ｙ０〜Ｙｊをデコードして、対応する上記デー
タ線選択信号を択一的にハイレベルとする。

【００２２】メモリアレイＭＡＲＹの指定された８本の
グローバルデータ線がＹスイッチＹＳを介して選択的に
接続状態とされる共通データ線ＣＤ０〜ＣＤ７は、リー
ドライト回路ＲＷに結合される。このリードライト回路
ＲＷには、内部電圧発生回路ＶＧから＋１Ｖような正電
位の内部電圧ＶＲが供給される。

【００２３】ここで、リードライト回路ＲＷは、共通デ
ータ線ＣＤ０〜ＣＤ７に対応して設けられるそれぞれ８
個のライトアンプ，センスアンプ，データ入力バッファ
ならびにデータ出力バッファを含む。このうち、各ライ
トアンプの出力端子は、対応する共通データ線ＣＤ０〜
ＣＤ７にそれぞれ結合され、その入力端子は、対応する
データ入力バッファの出力端子にそれぞれ結合される。
また、各センスアンプＳＡの入力端子は、対応する共通
データ線ＣＤ０〜ＣＤ７にそれぞれ結合され、その出力
端子は対応するデータ出力バッファの入力端子にそれぞ
れ結合される。各データ入力バッファの入力端子ならび
にデータ出力バッファの出力端子は、対応するデータ入
出力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合される。

【００２４】リードライト回路ＲＷの各データ入力バッ
ファは、フラッシュメモリが書き込みモードで選択状態
とされるとき、データ入出力端子ＩＯ０〜ＩＯ７を介し
て入力される書き込みデータを取り込み、対応するライ
トアンプに伝達する。これらの書き込みデータは、各ラ
イトアンプによって所定の書き込み信号とされ、共通デ
ータ線ＣＤ０〜ＣＤ７を介してメモリアレイＭＡＲＹの
選択された８個のメモリセルに書き込まれる。なお、ラ
イトアンプＷＡの各単位回路から出力される書き込み信
号のレベルは、対応する書き込みデータが論理“０”と
されるとき選択的に電源電圧ＶＣＣのようなハイレベル
とされる。

【００２５】一方、リードライト回路ＲＷの各センスア
ンプは、フラッシュメモリが読み出しモードで選択状態
とされるとき、メモリアレイＭＡＲＹの選択された８個
のメモリセルから対応する共通データ線ＣＤ０〜ＣＤ７
を介して出力される読み出し信号を増幅する。これらの
読み出し信号は、対応するデータ出力バッファに伝達さ
れた後、データ入出力端子ＩＯ０〜ＩＯ７を介してフラ
ッシュメモリの外部に送出される。なお、メモリアレイ
ＭＡＲＹの選択された８個のメモリセルのドレインに
は、共通データ線ＣＤ０〜ＣＤ７から対応するグローバ
ルデータ線ＧＤＬ０〜ＧＤＬｎを介して読み出し電圧と
なる内部電圧ＶＲが供給され、これによって得られる読
み出し信号は、対応するメモリセルのしきい値電圧に応
じた値の電流信号とされる。このため、各センスアンプ
は、電流信号として得られる読み出し信号を電圧信号に
変換する電流電圧変換回路をそれぞれ含む。

【００２６】タイミング発生回路ＴＧは、起動制御信号
として供給されるチップイネーブル信号ＣＥＢ（ここ
で、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様），ライトイネーブル信号ＷＥ
Ｂならびに出力イネーブル信号ＯＥＢをもとに各種内部
制御信号を選択的に形成し、フラッシュメモリの各部に
供給する。

【００２７】この実施例において、フラッシュメモリに
は、電源電圧供給端子ＶＣＣを介して＋５Ｖの電源電圧
が供給され、接地電位供給端子ＶＳＳを介して接地電位
ＶＳＳが供給される。また、フラッシュメモリは、電源
電圧ＶＣＣ及び接地電位ＶＳＳを受けて前記各種の内部
電圧ＶＲ，ＶＰＰ，ＶＣＮならびにＶＰＮを形成する内
部電圧発生回路ＶＧを備える。この結果、フラッシュメ
モリは電源電圧ＶＣＣ及び接地電位ＶＳＳを動作電源と
するいわゆる単一電源型のメモリとされ、これによって
外部供給すべき動作電源の低電圧化が図られる。

【００２８】図３には、図２のメモリアレイＭＡＲＹに
含まれるメモリブロックＢＬ００の一実施例の部分的な
回路図が示されている。また、図４には、図３のメモリ
ブロックＢＬ００の一実施例の部分的な平面配置図が示
され、図５及び図６には、その一実施例のＡ−Ｂ断面構
造図及びＣ−Ｄ断面構造図がそれぞれ示されている。さ
らに、図７には、フラッシュメモリを構成するメモリア
レイのデータ線の結合ビット数とメモリサイズとの関係
を示す一般的な特性図が示され、図８には、そのデータ
線の結合ビット数と寄生抵抗との関係を示す一般的な特
性図が示されている。これらの図をもとに、この実施例
のフラッシュメモリのメモリアレイＭＡＲＹを構成する
メモリブロックＢＬ００〜ＢＬｍ０ならびにＢＬ０１〜
ＢＬｍ１の具体的構造及び配置ならびにその特徴につい
て説明する。なお、メモリブロックに関する以下の説明
はメモリブロックＢＬ００を例に進めるが、その他のメ
モリブロックＢＬ１０〜ＢＬｍ０ならびにＢＬ０１〜Ｂ
Ｌｍ１については、このメモリブロックＢＬ００と同一
構成とされるため類推されたい。また、以下の説明で
は、図４ないし図６の位置関係をもって基板面の上下左
右を表す。

【００２９】図３において、メモリブロックＢＬ００
は、特に制限されないが、図の水平方向に平行して配置
される６４本のワード線Ｗ０００〜Ｗ０６３と、垂直方
向に平行して配置されるｎ＋１本のグローバルデータ線
ＧＤＬ０〜ＧＤＬｎならびにこれらのワード線及びグロ
ーバルデータ線の交点に格子状に配置される６４×（ｎ
＋１）個の２層ゲート構造メモリセルＭＣとを含む。メ
モリブロックＢＬ００の同一行に配置されたｎ＋１個の
メモリセルＭＣの制御ゲートは、対応するワード線Ｗ０
００〜Ｗ０６３にそれぞれ共通結合される。また、同一
列に配置された６４個のメモリセルＭＣの共通結合され
たドレインは、ローカルデータ線ＬＤＬ０〜ＬＤＬｎと
してＮチャンネル型の選択ＭＯＳＦＥＴＮ１のソースに
結合され、その共通結合されたソースは、ローカルソー
ス線ＬＳＬ０〜ＬＳＬｎ−１としてコンタクトＣＤを介
して対応するソース線ＳＬ０に共通結合される。

【００３０】この実施例において、メモリブロックＢＬ
００を構成する２層ゲート構造メモリセルＭＣは、同一
列に配置された６４個を単位としてブロック分割され、
ｎ＋１個の単位セルブロックを構成する。また、各単位
セルブロックを構成する６４個のメモリセルＭＣは、後
述するように、上記ローカルデータ線ＬＤＬ０〜ＬＤＬ
ｎとなるＮ⁺拡散層ＮＤ２又はＮＤ４をそのドレインと
して共有し、隣接する二つの単位セルブロックを構成す
る２×６４個つまり１２８個のメモリセルＭＣは、ロー
カルソース線ＬＳＬ０〜ＬＳＬｎ−１となるＮ⁺拡散層
ＮＤ３をそのソースとして共有する。さらに、ローカル
データ線ＬＤＬ０〜ＬＤＬｎとなるＮ⁺拡散層ＮＤ２又
はＮＤ４の上層には、比較的シート抵抗値の小さな金属
配線層つまり第１層のアルミニウム配線層ＡＬ１からな
るサブデータ線ＳＤＬ０〜ＳＤＬｎが設けられ、ローカ
ルソース線ＬＳＬ０〜ＬＳＬｎ−１となるＮ⁺拡散層Ｎ
Ｄ３の上層には、やはり第１層のアルミニウム配線層Ａ
Ｌ１からなるサブソース線ＳＳＬ０〜ＳＳＬｎ−１が設
けられる。このうち、サブデータ線ＳＤＬ０〜ＳＤＬｎ
は、所定の間隔つまりメモリセルＭＣにして８個おきに
設けられたそれぞれ９個のコンタクトＣＢを介して対応
するローカルデータ線ＬＤＬ０〜ＬＤＬｎに結合され、
サブソース線ＳＳＬ０〜ＳＳＬｎ−１は、同様にメモリ
セルＭＣにして８個おきに設けられたそれぞれ９個のコ
ンタクトＣＣを介して対応するローカルソース線ＬＳＬ
０〜ＬＳＬｎ−１に結合される。

【００３１】ところで、各単位セルブロックを構成する
６４個のメモリセルＭＣのドレイン又はソースとなるＮ
⁺拡散層ＮＤ２〜ＮＤ４は、図５に例示されるように、
Ｐ型半導体基板ＰＳＵＢのＮ型ウェル領域ＮＷＥＬＬ内
に形成されたＰウェル領域ＰＷＥＬＬをその基板部とし
て構成される。また、これらの拡散層の上層には、比較
的薄いトンネル酸化膜ＴＯを介して、各メモリセルＭＣ
の浮遊ゲートＦＧとなるポリシリコン（ＰｏｌｙＳｉ）
層が形成され、さらにその上層には、比較的厚い層間絶
縁膜ＩＬを介して、メモリセルＭＣの共通の制御ゲート
ＣＧつまりワード線Ｗ０００となるタングステンシリサ
イドポリシリコンからなるポリサイド（ＷＳｉ₂／Ｐｏ
ｌｙＳｉ）層が形成される。ワード線Ｗ０００の上層に
は、第１層のアルミニウム配線層ＡＬ１からなる前記サ
ブデータ線ＳＤＬ０〜ＳＤＬｎならびにサブソース線Ｓ
ＳＬ０〜ＳＳＬｎ−１が直交して形成され、さらにその
上層には、第２層のアルミニウム配線層ＡＬ２からなる
グローバルデータ線ＧＤＬ０〜ＧＤＬｎが形成される。

【００３２】一方、各単位セルブロックを構成する６４
個のメモリセルＭＣのドレインとなるＮ⁺拡散層ＮＤ２
及びＮＤ４は、図４及び図６に例示されるように、その
一端において選択ＭＯＳＦＥＴＮ１のソースとして兼用
され、そのブロック選択ワード線ＳＷ００を挟む反対側
には、選択ＭＯＳＦＥＴＮ１のドレインとなるＮ⁺拡散
層ＮＤ１が形成される。拡散層ＮＤ１及びＮＤ２の上層
には、所定の絶縁膜をはさんで選択ＭＯＳＦＥＴＮ１の
ゲートつまりブロック選択ワード線ＳＷ００となるポリ
サイド層が形成される。また、拡散層ＮＤ１は、コンタ
クトＣＡを介して第２層のアルミニウム配線層ＡＬ２か
らなるグローバルデータ線ＧＤＬ０に結合され、拡散層
ＮＤ２は、コンタクトＣＢを介して第１層のアルミニウ
ム配線層ＡＬ１からなるサブデータ線ＳＤＬ０に結合さ
れる。

【００３３】以上のように、この実施例のフラッシュメ
モリは、各単位セルブロックを構成する６４個のメモリ
セルＭＣが一体化して形成されたＮ⁺拡散層ＮＤ２又は
ＮＤ４をその共通のドレインとし、隣接する二つの単位
セルブロックを構成する１２８個のメモリセルＭＣが一
体化して形成されたＮ⁺拡散層ＮＤ３をその共通のソー
スとするいわゆるコンタクトレスアレイ構造を基本的に
採るものであるが、これらの拡散層ＮＤ２〜ＮＤ４は、
前述のように、所定の間隔をおいて設けられた所定数の
コンタクトＣＢ又はＣＣを介して、比較的シート抵抗値
の小さなアルミニウム配線層からなるサブデータ線ＳＤ
Ｌ０〜ＳＤＬｎならびにサブソース線ＳＳＬ０〜ＳＳＬ
ｎ−１にそれぞれ結合され、言わば裏打ちされる。

【００３４】周知のように、フラッシュメモリのメモリ
アレイを構成するメモリセルＭＣの平均的なサイズは、
図７に例示されるように、選択ＭＯＳＦＥＴＮ１が比較
的大きなサイズで形成されることから、データ線の結合
ビット数つまりは単位セルブロックを構成するメモリセ
ルＭＣのビット数が大きくなるにしたがって小さくな
り、６０を超える辺りで飽和する。一方、メモリアレイ
を構成するデータ線及びソース線の寄生抵抗値は、図８
に例示されるように、データ線の結合ビット数に比例し
て直線的に大きくなり、この直線の傾斜は、データ線を
構成する配線層のシート抵抗値に比例して急なものとな
る。データ線の寄生抵抗値の増大は、フラッシュメモリ
の読み出し電流の低減を意味し、その動作マージン低下
の原因となる。このため、データ線の結合ビット数は、
メモリアレイを構成するメモリセルＭＣの平均的なサイ
ズとデータ線の寄生抵抗値との見合いで決定され、これ
を受けてフラッシュメモリの集積度や読み出し動作速度
が決定する。

【００３５】本実施例のように、各単位セルブロックを
構成する６４個のメモリセルＭＣの共通のドレイン又は
ソースとなるＮ⁺拡散層ＮＤ２〜ＮＤ４をアルミニウム
配線層からなるサブデータ線ＳＤＬ０〜ＳＤＬｎならび
にサブソース線ＳＳＬ０〜ＳＳＬｎ−１によって裏打ち
することで、その寄生抵抗値に制限されることなくデー
タ線の結合ビット数を増やすことができる。この結果、
メモリアレイを構成するメモリセルＭＣの平均的なサイ
ズを縮小し、フラッシュメモリの高集積化・大規模化な
らびに高速化を図ることができるものとなる。なお、Ｎ
⁺拡散層ＮＤ２及びＮＤ４が各単位セルブロックを構成
する６４個のメモリセルＭＣのドレインとして共有さ
れ、Ｎ⁺拡散層ＮＤ２が隣接する二つの単位セルブロッ
クを構成する１２８個のメモリセルＭＣのソースとして
共有されることが、フラッシュメモリの高集積化・大規
模化をさらに推進させることは言うまでもない。

【００３６】図９には、図１のフラッシュメモリの書き
込み時におけるメモリアレイ接続図が示され、図１０に
は、図１のフラッシュメモリのメモリアレイＭＡＲＹを
構成する２層ゲート構造型メモリセルの書き込み時にお
ける動作概念図が示されている。また、図１１及び図１
３には、図１のフラッシュメモリの消去時及び読み出し
時におけるメモリアレイ接続図がそれぞれ示され、図１
２及び図１４には、２層ゲート構造型メモリセルの消去
時及び読み出し時における動作概念図がそれぞれ示され
ている。そして、図１５には、図１のフラッシュメモリ
のメモリアレイＭＡＲＹを構成する２層ゲート構造型メ
モリセルの一実施例のドレイン電流特性図が示されてい
る。これらの図をもとに、フラッシュメモリの各動作モ
ードの具体的動作ならびにその特徴について説明する。
なお、図９，図１０，図１３及び図１４では、記憶デー
タの書き込み及び読み出しがメモリブロックＢＬ００の
ワード線Ｗ０００とグローバルデータ線ＧＤＬ０との交
点に配置されたメモリセルＭａに対して行われる場合が
例示され、図１１及び図１２では、記憶データの消去が
メモリブロックＢＬ００のワード線Ｗ０００に結合され
たｎ＋１個のメモリセルＭａ及びＭｂ等に対して行われ
る場合が例示される。以下、これらの例に沿って、フラ
ッシュメモリの各動作モードの具体的説明を進める。

【００３７】まず、図９において、フラッシュメモリの
書き込みモードは、指定されたメモリセルＭａが含まれ
るメモリブロックＢＬ００のブロック選択ワード線ＳＷ
００を電源電圧ＶＣＣつまり＋５Ｖの選択レベルとし、
選択メモリセルＭａの制御ゲートＣＧが結合されたワー
ド線Ｗ０００を内部電圧ＶＰＮつまり−１０Ｖの選択レ
ベルとすることにより行われる。このとき、選択メモリ
セルＭａのドレインが結合されるグローバルデータ線Ｇ
ＤＬ０には、対応する書き込みデータが論理“０”であ
るために電源電圧ＶＣＣのような書き込み信号が供給さ
れる。また、そのソースが結合されるソース線ＳＬ０
は、ソーススイッチＳＳによって開放状態ＯＰＥＮとさ
れ、メモリブロックＢＬ００の基板部つまりＰウェル領
域制御線ＰＷは接地電位ＶＳＳに結合される。メモリブ
ロックＢＬ００以外の非選択メモリブロックに対応する
ブロック選択ワード線は、接地電位ＶＳＳつまり０Ｖの
非選択レベルとされ、メモリブロックＢＬ００のワード
線Ｗ０００以外の非選択ワード線Ｗ００１〜Ｗ０６３も
接地電位ＶＳＳの非選択レベルとされる。また、論理
“１”の書き込みデータに対応するグローバルデータ線
ＧＤＬ１と他の非選択グローバルデータ線は、ともに開
放状態ＯＰＥＮとされる。

【００３８】これらのことから、その制御ゲートＣＧつ
まりワード線Ｗ０００が−１０Ｖの選択レベルとされそ
のドレインつまりＮ⁺拡散層ＮＤ２が＋５Ｖとされる選
択メモリセルＭａでは、図１０に示されるように、浮遊
ゲートＦＧａに蓄積された電子が浮遊ゲート及びドレイ
ン間のＦＮトンネル現象によってドレイン側に引き抜か
れる。この結果、選択メモリセルＭａは、図１５に例示
されるように、そのしきい値電圧がＶｔｈ０のような比
較的小さな値に変化し、論理“０”の記憶データを保持
するものとなる。なお、対応する書き込みデータが論理
“１”であるメモリセルＭｂでは、ドレインつまりＮ⁺
拡散層ＮＤ４が開放状態ＯＰＥＮとされるためにＦＮト
ンネル現象が発生せず、そのしきい値電圧は変化しな
い。また、非選択ワード線Ｗ００１に結合される非選択
メモリセルＭｃ及びＭｄ等では、その制御ゲートＣＧつ
まりワード線Ｗ００１が接地電位ＶＳＳとされるために
やはりＦＮトンネル現象が発生せず、書き込みは行われ
ない。

【００３９】次に、フラッシュメモリが消去モードとさ
れるとき、指定されたワード線Ｗ０００は、図１１に示
されるように、内部電圧ＶＰＰつまり＋１０Ｖの選択レ
ベルとされ、このワード線Ｗ０００が含まれるメモリブ
ロックＢＬ００のブロック選択ワード線ＳＷ００は、接
地電位ＶＳＳの非選択レベルとされる。このとき、メモ
リブロックＢＬ００の基板部つまりＰウェル領域制御線
ＰＷは、ＰウェルスイッチＰＷＳによって内部電圧ＶＣ
Ｎつまり−５Ｖとされる。また、グローバルデータ線Ｇ
ＤＬ０〜ＧＤＬＮは、ＹスイッチＹＳによってすべて開
放状態ＯＰＥＮとされ、ソース線ＳＬ０もソーススイッ
チＳＳによって開放状態ＯＰＥＮとされる。メモリブロ
ックＢＬ００以外の非選択メモリブロックでは、ブロッ
ク選択ワード線及びワード線がすべて接地電位ＶＳＳの
非選択レベルとされる。

【００４０】これらのことから、その制御ゲートＣＧつ
まりワード線Ｗ０００が＋１０Ｖの選択レベルとされそ
の基板部つまりＰウェル領域ＰＷＥＬＬが−５Ｖとされ
るメモリセルＭａ及びＭｂ等では、図１２に示されるよ
うに、その基板部つまりチャンネルと浮遊ゲートＦＧと
の間でＦＮトンネル現象が発生し、チャンネル全面から
浮遊ゲートＦＧに対して電子が注入される。この結果、
メモリセルＭａ及びＭｂ等は、図１５に例示されるよう
に、そのしきい値電圧がＶｔｈ１のような比較的大きな
値に変化し、論理“１”の記憶データを保持するものと
なる。なお、対応するワード線Ｗ００１が接地電位ＶＳ
Ｓの非選択レベルとされるメモリセルＭｃ及びＭｄ等で
は、制御ゲート及び基板部間の電位差が小さいためにＦ
Ｎトンネル現象は発生せず、そのしきい値電圧は変化し
ない。

【００４１】一方、フラッシュメモリが読み出しモード
とされるとき、指定されたメモリセルＭａが含まれるメ
モリブロックＢＬ００のブロック選択ワード線ＳＷ００
は、図１３に示されるように、ＸアドレスデコーダＸＤ
によって電源電圧ＶＣＣつまり＋５Ｖの選択レベルとさ
れ、選択メモリセルＭａの制御ゲートＣＧが結合される
ワード線Ｗ０００も、電源電圧ＶＣＣの選択レベルとさ
れる。このとき、選択メモリセルＭａのドレインが結合
されるグローバルデータ線ＧＤＬ０には、リードライト
回路ＲＷから内部電圧ＶＲつまり＋１Ｖの読み出し電圧
が供給され、Ｐウェル領域制御線ＰＷ及びソース線ＳＬ
０は、ＰウェルスイッチＰＷＳ及びソーススイッチＳＳ
によって接地電位ＶＳＳとされる。また、メモリブロッ
クＢＬ００のワード線Ｗ０００以外の非選択ワード線
は、接地電位ＶＳＳの非選択レベルとされ、非選択メモ
リセルＭｂのドレインが結合されるグローバルデータ線
ＧＤＬ１等は、ＹスイッチＹＳによって開放状態ＯＰＥ
Ｎとされる。メモリブロックＢＬ００以外の非選択メモ
リブロックでは、ブロック選択ワード線及びワード線が
すべて接地電位ＶＳＳの非選択レベルとされる。

【００４２】これらのことから、その制御ゲートＣＧつ
まりワード線Ｗ０００が＋５Ｖの選択レベルとされその
ドレインに＋１Ｖの読み出し電圧が供給されかつそのソ
ースつまりソース線ＳＬ０が接地電位ＶＳＳとされる選
択メモリセルＭａでは、図１４に示されるように、ドレ
イン及びソース間にチャンネルが形成され、このチャン
ネルを介してそのしきい値電圧に応じた読み出し電流Ｉ
Ｒが流れる。この読み出し電流ＩＲは、グローバルデー
タ線ＧＤＬ０及び共通データ線ＣＤ０を介してリードラ
イト回路ＲＷに伝達され、これをもとに選択メモリセル
Ｍａのしきい値電圧が判定される。なお、対応するワー
ド線Ｗ００１が接地電位ＶＳＳの非選択レベルとされる
メモリセルＭｃ及びＭｄ等は、その制御ゲートＣＧが接
地電位ＶＳＳとされることでオン状態とならず、読み出
し電流は流れない。

【００４３】以上のように、この実施例のフラッシュメ
モリでは、各単位セルブロックを構成する６４個の２層
ゲート構造型メモリセルのドレインがそれぞれ独立して
形成されるため、言わば列ごとの選択制御が可能とな
り、非選択メモリセルのソースにバイアス電圧を供給す
ることなく、フラッシュメモリの誤書き込みを防止でき
る。また、指定された２層ゲート構造メモリセルに対す
る記憶データの書き込み及び消去が、ともに浮遊ゲート
・ドレイン間又はチャンネル・浮遊ゲート間のＦＮトン
ネル現象を用いて行われることで、特に書き込み時にお
けるチャンネルホットエレクトロン発生のための書き込
み電流が不必要となり、内部電圧ＶＰＰ，ＶＰＮ及びＶ
ＣＮの電流供給能力を小さくすることができる。この結
果、その制御方法を複雑化させることなく、フラッシュ
メモリの誤書き込みを防止できるとともに、書き込み電
圧を内部電圧発生回路により形成することが可能とな
り、外部供給すべき動作電源の低電圧化を図ることがで
きるものである。

【００４４】以上の実施例により得られる作用効果は下
記の通りである。すなわち、（１）基本的にコンタクトレスアレイ構造を採るフラッ
シュメモリ等において、メモリアレイを構成する２層ゲ
ート構造型メモリセルのドレインとなる拡散層を同一列
に配置された所定数のメモリセルにより共有し、そのソ
ースとなる拡散層を隣接する２列に配置された２×所定
数のメモリセルにより共有することで、メモリアレイの
高集積化を図ることができるという効果が得られる。（２）上記（１）項により、メモリアレイの列ごとに選
択制御を行うことができるため、その制御方法を複雑化
させることなく、フラッシュメモリ等の誤書き込みを防
止することができるという効果が得られる。

【００４５】（３）上記（１）項及び（２）項におい
て、メモリセルに対する記憶データの書き込みを、浮遊
ゲート及びドレイン間のＦＮトンネル現象を用いて行
い、記憶データの消去を、チャンネル及び浮遊ゲート間
のＦＮトンネル現象を用いて行うことで、書き込み電流
を削減し、記憶データの書き込み・消去に必要な各種の
内部電圧を内部電圧発生回路により形成できるという効
果が得られる。（４）上記（３）項により、フラッシュメモリ等に外部
供給すべき動作電源の低電圧化を図ることができるとい
う効果が得られる。

【００４６】（５）上記（１）項ないし（４）項におい
て、単位セルブロックを構成する所定数のメモリセルの
共通ドレイン又はソースとなる拡散層にそれぞれ対応し
かつ平行して、シート抵抗値の比較的小さな金属配線層
等からなるサブデータ線又はサブソース線を設け、これ
らのサブデータ線又はサブソース線と対応する拡散層と
の間を所定の間隔をおいて設けられたコンタクトを介し
て結合し、言わば裏打ちすることで、充分な読み出し電
流を得つつ、データ線に結合しうるメモリセルのビット
数を増やすことができるという効果が得られる。（６）上記（５）項により、フラッシュメモリ等のさら
なる高集積化・大規模化ならびに高速化を図ることがで
きるという効果が得られる。

【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、任意数の
サブアレイに分割できる。また、データ入出力端子ＩＯ
０〜ＩＯ７は、データ入力端子又はデータ出力端子とし
て専用化することができるし、フラッシュメモリに同時
に入力又は出力される記憶データのビット数も特に８ビ
ット単位であることを必須条件とはしない。フラッシュ
メモリは任意のブロック構成を採りうるし、起動制御信
号及びアドレス信号の組み合わせならびに電源電圧の極
性及び絶対値等も、種々の実施形態を採りうる。

【００４８】図２及び図３において、メモリアレイＭＡ
ＲＹは、任意数の冗長素子を含むことができる。また、
各単位セルブロックを構成するメモリセルＭＣの数は任
意に設定できるし、ローカルデータ線とサブデータ線と
の間ならびにローカルソース線とソース線との間に設け
られるコンタクトの数及びピッチも任意に設定すること
ができる。図４ないし図６において、サブデータ線及び
サブソース線として用いられる配線層の材料は、そのシ
ート抵抗値が拡散層より小さいことを条件に任意に選定
できる。また、ワード線及び浮遊ゲートの材料も、タン
グステンシリサイド及びポリシリコンに限定されない
し、半導体基板及びウェル領域の導電型ならびに形成方
法等は、種々の実施形態を採りうる。さらに、図９ない
し図１４に示されるフラッシュメモリの各動作モードに
おける接続方法や各内部電圧の具体的な電位ならびにそ
の極性等は、これらの実施例による制約を受けない。

【００４９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、シングルチップマ
イクロコンピュータ等に内蔵される同様なフラッシュメ
モリやフラッシュメモリを内蔵するゲートアレイ集積回
路等にも適用できる。この発明は、少なくとも２層ゲー
ト構造型メモリセルが格子状に配置されてなるメモリア
レイをその基本構成要素とする半導体記憶装置ならびに
このような半導体記憶装置を含むシステムに広く適用で
きる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、基本的にコンタクトレスア
レイ構造を採るフラッシュメモリ等において、メモリア
レイを構成する２層ゲート構造型メモリセルのドレイン
となる拡散層を、同一列に配置された所定数のメモリセ
ルにより共有し、そのソースとなる拡散層を隣接する２
列に配置された２×所定数のメモリセルにより共有す
る。また、メモリセルに対する記憶データの書き込み
を、浮遊ゲート及びドレイン間のＦＮトンネル現象を用
いて行い、記憶データの消去を、チャンネル及び浮遊ゲ
ート間のＦＮトンネル現象を用いて行う。さらに、所定
数のメモリセルのドレイン又はソースとなる拡散層にそ
れぞれ対応しかつ平行してシート抵抗値の比較的小さな
金属配線層等からなるサブデータ線又はサブソース線を
設け、これらのサブデータ線又はサブソース線と対応す
る拡散層との間を、所定の間隔をおいて設けられたコン
タクトを介して結合する。これにより、その制御方法を
複雑化させることなく、フラッシュメモリ等の誤書き込
みを防止することができ、書き込み電流を削減し、書き
込み・消去に必要なく各種内部電圧を内部電圧発生回路
により形成して、フラッシュメモリ等に外部供給すべき
動作電源の低電圧化を図ることができるとともに、充分
な読み出し電流を得つつ、データ線に結合しうるメモリ
セルのビット数を増やし、フラッシュメモリ等の高集積
化・大規模化ならびに高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イの一実施例を示す回路図である。

【図３】図２のメモリアレイに含まれるメモリブロック
の一実施例を示す部分的な回路図である。

【図４】図３のメモリブロックの一実施例を示す部分的
な平面配置図である。

【図５】図４のメモリブロックの一実施例を示すＡ−Ｂ
断面構造図である。

【図６】図４のメモリブロックの一実施例を示すＣ−Ｄ
断面構造図である。

【図７】フラッシュメモリのメモリアレイを構成するデ
ータ線の結合ビット数とメモリセルサイズとの関係を示
す一般的な特性図である。

【図８】フラッシュメモリのメモリアレイを構成するデ
ータ線の結合ビット数と寄生抵抗との関係を示す一般的
な特性図である。

【図９】図１のフラッシュメモリの書き込み時における
メモリアレイ接続図である。

【図１０】図１のフラッシュメモリのメモリアレイを構
成する２層ゲート構造型メモリセルの書き込み時におけ
る動作概念図である。

【図１１】図１のフラッシュメモリの消去時におけるメ
モリアレイ接続図である。

【図１２】図１のフラッシュメモリのメモリアレイを構
成する２層ゲート構造型メモリセルの消去時における動
作概念図である。

【図１３】図１のフラッシュメモリの読み出し時におけ
るメモリアレイ接続図である。

【図１４】図１のフラッシュメモリのメモリアレイを構
成する２層ゲート構造型メモリセルの読み出し時におけ
る動作概念図である。

【図１５】図２のメモリアレイを構成する２層ゲート構
造型メモリセルの一実施例を示すドレイン電流特性図で
ある。

【図１６】従来のフラッシュメモリのメモリアレイの一
例を示す部分的な回路図である。

【図１７】従来のフラッシュメモリのメモリアレイの他
の一例を示す部分的な回路図である。

【符号の説明】

ＭＡＲＹ・・・・メモリアレイ、ＸＤ・・・Ｘアドレス
デコーダ、ＳＳ・・・ソーススイッチ、ＰＷＳ・・・Ｐ
ウェルスイッチ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ
・・・Ｙスイッチ、ＹＤ・・・Ｙアドレスデコーダ、Ｙ
Ｂ・・・Ｙアドレスバッファ、ＲＷ・・・リードライト
回路、ＴＧ・・・タイミング発生回路、ＶＧ・・・内部
電圧発生回路。ＢＬ００〜ＢＬｍ０，ＢＬ０１〜ＢＬｍ
１・・・メモリブロック、ＭＣ，Ｍａ〜Ｍｄ・・・２層
ゲート構造型メモリセル、Ｗ０００〜Ｗ００６３ないし
Ｗｍ００〜Ｗｍ０６３，Ｗ０１０〜Ｗ０１６３ないしＷ
ｍ１０〜Ｗｍ１６３，Ｗ０〜Ｗｐ・・・ワード線、ＳＷ
００〜ＳＷ０ｍ，ＳＷ０１〜ＳＷｍ１，ＤＳＷ０，ＳＳ
Ｗ０・・・ブロック選択ワード線、ＳＬ０〜ＳＬｍ・・
・ソース線、ＳＳＬ０〜ＳＳＬｎ−１・・・サブソース
線、ＬＳＬ０〜ＬＳＬｎ−１・・・ローカルソース線、
ＰＷ・・・Ｐウェル領域制御線、ＧＤＬ０〜ＧＤＬｎ，
ＧＤＬ０〜ＧＤＬｑ・・・グローバルデータ線、ＳＤＬ
０〜ＳＤＬｎ・・・サブデータ線、ＬＤＬ０〜ＬＤＬｎ
・・・ローカルデータ線、Ｎ１〜Ｎ３・・・Ｎチャンネ
ルＭＯＳＦＥＴ、ＣＡ〜ＣＤ・・・コンタクト。ＮＤ１
〜ＮＤ４・・・Ｎ型拡散層、ＦＧ，ＦＧａ〜ＦＧｂ・・
・浮遊ゲート、ＣＧ・・・制御ゲート、ＡＬ１〜ＡＬ２
・・・アルミニウム配線層、ＰＳＵＢ・・・Ｐ型半導体
基板、ＮＷＥＬＬ・・・Ｎウェル領域、ＰＷＥＬＬ・・
・Ｐウェル領域、ＩＬ・・・層間絶縁膜、ＴＯ・・・ト
ンネル酸化膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】その所定数ごとにドレイン又はソースと
なる拡散層を共有する２層ゲート構造型のメモリセル
と、上記拡散層に対応しかつ平行して設けられ所定の間
隔をおいて対応する上記拡散層に結合されるサブデータ
線又はサブソース線とを含むメモリアレイを具備するこ
とを特徴とする半導体記憶装置。
【請求項２】上記拡散層及び対応するサブデータ線又
はサブソース線は、選択ＭＯＳＦＥＴを介して又は直接
対応するグローバルデータ線又はソース線に結合される
ものであって、上記サブデータ線及びサブソース線は、
第１層の金属配線層からなり、上記グローバルデータ線
及びソース線は、第２層の金属配線層からなるものであ
ることを特徴とする請求項１の半導体記憶装置。
【請求項３】上記ドレインとなる拡散層は、上記メモ
リアレイの各列の上記所定数のメモリセルに対応して設
けられ、そのソースとなる拡散層は、上記メモリアレイ
の隣接する二つの列の上記所定数のメモリセルによって
共有されるものであることを特徴とする請求項１又は請
求項２の半導体記憶装置。
【請求項４】上記メモリセルに対する記憶データの書
き込みは、その浮遊ゲートに蓄積された電子をＦＮトン
ネル現象を用いてドレイン側に引き抜くことにより行わ
れ、記憶データの消去は、ＦＮトンネル現象を用いてそ
の基板部から浮遊ゲートに電子を注入することにより行
われるものであって、上記半導体記憶装置は、外部供給
される所定の電源電圧をもとに上記記憶データの書き込
み及び消去に必要な各種内部電圧を形成する内部電圧発
生回路を具備するものであることを特徴とする請求項
１，請求項２又は請求項３の半導体記憶装置。