JPH0629499A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 一括消去の対象となるブロックの細分化を図
り、ブロック内におけるメモリセルの消去特性のバラツ
キを抑制する。これにより、フラッシュメモリの消去・
書き換えに要する時間を短縮し、フラッシュメモリを内
蔵するマイクロコンピュータ等のシステム柔軟性及び信
頼性を高める。 【構成】 フラッシュメモリ等のブロック分割を、所定
数のワード線に結合されるメモリセルを短縮として言わ
ば横方向に行うとともに、その最小単位を、１本のワー
ド線に結合されるメモリセルとする。これにより、フラ
ッシュメモリの一括消去の対象となるブロックをワード
線単位に細分化できるとともに、メモリセルのソース領
域となる拡散層のブロック内での共有をなくし、ブロッ
ク内におけるメモリセルの消去特性のバラツキを抑制す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、マイクロコンピュータ等に内蔵されるフラ
ッシュメモリに利用して特に有効な技術に関するもので
ある。

【０００２】

【従来の技術】記憶データを紫外線により消去し電気的
に書き込みうるＥＰＲＯＭ（ＵＶ Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）がある。また、記憶データを電気的
に消去しかつ書き込みうるＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
がある。さらに、ＥＰＲＯＭと同様にそのゲート酸化膜
がトンネル酸化膜からなるメモリセルを基本に構成さ
れ、しかも記憶データを所定のブロックごとに一括して
消去しうるいわゆるフラッシュメモリ（フラッシュＥＥ
ＰＲＯＭ）がある。

【０００３】ブロックごとに一括消去可能なフラッシュ
メモリについて、例えば、１９９１年２月、『アイ・エ
ス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ）予稿集』第２６０頁〜第２
６１頁に記載されている。

【０００４】

【発明が解決しようとする課題】ブロックごとに一括消
去可能な従来のフラッシュメモリにおいて、メモリアレ
イＭＡＲＹを構成するメモリセルのブロック分割は、図
６に例示されるように、所定数のビット線を単位として
言わば縦方向に行われ、これによって例えば８個のブロ
ックＢＬ８０〜ＢＬ８７が構成される。これらのブロッ
クは、図７のブロックＢＬ８０に代表して示されるよう
に、例えば８本のビット線Ｂ０〜Ｂ７とｍ＋１本のワー
ド線Ｗ０〜Ｗｍとの交点に格子状に配置される合計８×
（ｍ＋１）個の不揮発性メモリセルＭＣからなる。各メ
モリセルのドレインとなるＮ型拡散層ＮＤ８００〜ＮＤ
８０６等は、図８に例示されるように、コンタクトＣＯ
ＮＴを介して対応するビット線Ｂ０〜Ｂ７にそれぞれ共
通結合され、そのソースとなるＮ型拡散層ＮＳ８００〜
ＮＳ８０７等は、所定の間隔をおいてｋ本のソース線Ｓ
８００〜Ｓ８０ｋ等に共通結合された後、ソーススイッ
チＳＳに結合される。ワード線Ｗ０〜Ｗｍは、ポリサイ
ド等により対応する行に配置されるメモリセルの制御ゲ
ートと一体化して形成され、これらのワード線と各メモ
リセルのチャンネルとの間には、ポリサイド等からなる
浮遊ゲートＦＧが形成される。

【０００５】フラッシュメモリが書き込みモードとされ
るとき、指定される８個のメモリセルＭＣのドレインす
なわちビット線Ｂ０〜Ｂ７等には、リードライト回路Ｒ
Ｗから共通データ線ＣＤ０〜ＣＤ７を介して＋５Ｖ（ボ
ルト）のような電源電圧ＶＣＣ又は０Ｖの接地電位ＶＳ
Ｓが対応する書き込みデータに従って選択的に供給され
る。このとき、これらのメモリセルＭＣのソースには、
ソーススイッチＳＳからソース線Ｓ８００〜Ｓ８０ｋ等
を介して接地電位ＶＳＳが供給され、その制御ゲートす
なわち対応するワード線Ｗ０〜Ｗｍには、＋１２Ｖのよ
うな高電位の電源電圧ＶＰＰが択一的に供給される。こ
れらの結果、指定される８個のメモリセルＭＣの浮遊ゲ
ートＦＧには、対応する書き込みデータに従って選択的
に電荷のチャージが行われ、記憶データの書き込みが実
現される。

【０００６】次に、フラッシュメモリが消去モードとさ
れるとき、指定されたブロックＢＬ８０等を構成する８
×（ｍ＋１）個のメモリセルＭＣのソースには、ソース
スイッチＳＳから対応するソース線Ｓ８００〜Ｓ８０ｋ
等を介して電源電圧ＶＰＰが供給される。このとき、こ
れらのメモリセルＭＣのドレインすなわちビット線Ｂ０
〜Ｂ７等はフローティング状態とされ、その制御ゲート
すなわちワード線Ｗ０〜Ｗｍには接地電位ＶＳＳが供給
される。これらの結果、指定されたブロックＢＬ８０等
を構成する８×（ｍ＋１）個のメモリセルＭＣの浮遊ゲ
ートＦＧにチャージされていた電荷は対応するソースに
向かって一斉にリークされ、これによって記憶データの
消去がブロック単位で実現される。

【０００７】さらに、フラッシュメモリが読み出しモー
ドとされるとき、指定された８個のメモリセルＭＣのド
レインすなわちビット線Ｂ０〜Ｂ７等には、図示されな
いリードライト回路ＲＷから共通データ線ＣＤ０〜ＣＤ
７を介して＋１Ｖのような所定のバイアス電圧が与えら
れる。このとき、これらのメモリセルＭＣのソースには
ソーススイッチＳＳから接地電位ＶＳＳが供給され、そ
の制御ゲートすなわち対応するワード線Ｗ０〜Ｗｍには
電源電圧ＶＣＣが択一的に供給される。これらの結果、
対応するビット線Ｂ０〜Ｂ７等すなわち共通データ線Ｃ
Ｄ０〜ＣＤ７には、選択された８個のメモリセルＭＣの
保持データに従った所定の読み出し信号が得られ、これ
によって記憶データの読み出し動作が実現される。

【０００８】ところが、フラッシュメモリを内蔵するマ
イクロコンピュータ等の多機能化・高性能化が進むにし
たがって、上記のような従来のフラッシュメモリには次
のような問題点が生じることが本願発明者等によって明
らかとなった。すなわち、フラッシュメモリにおいて記
憶データの書き換えに要する時間は、周知のように、一
括消去の対象となるブロックの大きさに比例するが、上
記フラッシュメモリでは、ブロック分割が８本のビット
線Ｂ０〜Ｂ７等を単位として、すなわちフラッシュメモ
リに入力又は出力される記憶データの１バイト分に対応
して、縦方向に行われる。したがって、ブロックの縦方
向分割が行われる限りにおいて、その書き換えがバイト
単位で行われるフラッシュメモリの分割単位をさらに細
分化することは論理的に無意味なこととなる。しかる
に、記憶データの書き換え時間をさらに短縮することは
望めず、これによってフラッシュメモリを内蔵するマイ
クロコンピュータ等のシステム柔軟性が損なわれる結果
となる。

【０００９】一方、従来のフラッシュメモリでは、図８
から明らかなように、メモリセルＭＣのソースとなるＮ
型拡散層ＮＳ８０１等が隣接する２個のメモリセルＭＣ
により共有されるが、これらのＮ型拡散層の形成時に図
９に点線で示されるようなマスクずれが起きた場合、ソ
ースのコーナー部で丸みが生ずるため、奇数行のワード
線Ｗ１等に結合されるメモリセルＭＣのトンネル領域Ｔ
Ｅ１と偶数行のワード線Ｗ２等に結合されるメモリセル
ＭＣのトンネル領域ＴＥ２とではその寄生容量の大きさ
が異なってくる。このため、奇数行のワード線に結合さ
れるメモリセルと偶数行のワード線に結合されるメモリ
セルとの間で、特に消去特性にバラツキが生じ、これに
よってフラッシュメモリを内蔵するマイクロコンピュー
タ等の信頼性が低下する。

【００１０】この発明の目的は、一括消去の対象となる
ブロックのさらなる細分化を図りしかもブロック内にお
けるメモリセルの消去特性のバラツキを抑制したフラッ
シュメモリ等の半導体記憶装置を提供することにある。
この発明の他の目的は、フラッシュメモリの書き換え時
間を短縮し、フラッシュメモリを内蔵するマイクロコン
ピュータ等のシステム柔軟性及び信頼性を高めることに
ある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、マイクロコンピュータ等に内
蔵されるフラッシュメモリの消去単位となるブロック分
割を、所定数のワード線に結合されるメモリセルを単位
として言わば横方向に行うとともに、ブロック分割の最
小単位を１本のワード線に結合されるメモリセルとす
る。

【００１３】

【作用】上記手段によれば、フラッシュメモリの一括消
去の対象となるブロックを、ワード線単位に細分化でき
るとともに、メモリセルのソースとなる拡散層のブロッ
ク内での共有をなくし、ブロック内におけるメモリセル
の消去特性のバラツキを抑制することができる。これら
の結果、フラッシュメモリの書き換え時間を短縮しその
消去特性を安定化できるため、フラッシュメモリを内蔵
するマイクロコンピュータ等のシステム柔軟性及び信頼
性を高めることができる。

【００１４】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。同図を
もとに、まずこの実施例のフラッシュメモリの構成及び
動作の概要について説明する。なお、この実施例のフラ
ッシュメモリは、特に制限されないが、プログラムや固
定データ等を格納するためのメモリとして、所定のマイ
クロコンピュータに内蔵される。図１の各ブロックを構
成する回路素子は、マイクロコンピュータを構成する図
示されない他の回路素子とともに、単結晶シリコンのよ
うな１個の半導体基板上に形成される。

【００１５】図１において、この実施例のフラッシュメ
モリは、その大半の面積を占めて配置されるメモリアレ
イＭＡＲＹを基本構成とする。メモリアレイＭＡＲＹ
は、同図の水平方向に配置されるｍ＋１本のワード線
と、垂直方向に配置されるｎ＋１本のビット線ならびに
これらのワード線及びビット線の交点に格子状に配置さ
れる（ｍ＋１）×（ｎ＋１）個の不揮発性メモリセルと
を含む。

【００１６】この実施例において、メモリアレイＭＡＲ
Ｙを構成するメモリセルは、１本又は８本のワード線に
結合されるｎ＋１個あるいは８×（ｎ＋１）個を単位と
してブロック分割され、合計１６個のブロックＢＬ１０
〜ＢＬ１７ならびにＢＬ８０〜ＢＬ８７を構成する。こ
のうち、８個のブロックＢＬ１０〜ＢＬ１７は、１本の
ワード線に結合されるｎ＋１個のメモリセルからなり、
それぞれいわゆる１キロバイトの記憶容量を持つものと
される。また、残り８個のブロックＢＬ８０〜ＢＬ８７
は、８本のワード線に結合される８×（ｎ＋１）個のメ
モリセルからなり、それぞれいわゆる８キロバイトの記
憶容量を持つものとされる。

【００１７】ブロックＢＬ１０〜ＢＬ１７を構成するｎ
＋１個のメモリセルのソースは、後述するように、それ
ぞれ共通のＮ型拡散層によってしかも他のブロックを構
成するメモリセルのソースとは独立して形成され、所定
のアルミニウム配線層（金属配線層）からなる１本のソ
ース線Ｓ１０〜Ｓ１７を介してソーススイッチＳＳにそ
れぞれ結合される。同様に、ブロックＢＬ８０〜ＢＬ８
７を構成する８×（ｎ＋１）個のメモリセルのソース
は、それぞれ所定のアルミニウム配線層を介して共通結
合される複数のＮ型拡散層によってしかも他のブロック
を構成するメモリセルのソースとは独立して形成され、
所定のアルミニウム配線層からなる２本のソース線Ｓ８
０Ａ及びＳ８０ＢないしＳ８７Ａ及びＳ８７Ｂを介して
ソーススイッチＳＳにそれぞれ結合される。しかるに、
ブロックＢＬ１０〜ＢＬ１７ならびにＢＬ８０〜ＢＬ８
７を構成するメモリセルのソースには、ソーススイッチ
ＳＳから対応するソース線を介して異なるソース電圧を
選択的に供給でき、これによって記憶データの消去・書
き換えをブロック単位で行うことができる。

【００１８】メモリアレイＭＡＲＹすなわちブロックＢ
Ｌ１０〜ＢＬ１７ならびにＢＬ８０〜ＢＬ８７を構成す
るワード線は、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。また、ブロックＢＬ１０〜Ｂ
Ｌ１７ならびにＢＬ８０〜ＢＬ８７を構成するメモリセ
ルのソースは、前述のように、対応する１本のソース線
Ｓ１０〜Ｓ１７あるいは２本のソース線Ｓ８０Ａ及びＳ
８０ＢないしＳ８７Ａ及びＳ８７Ｂを介してソーススイ
ッチＳＳに結合され、このソーススイッチＳＳにより所
定のソース電圧が選択的に与えられる。Ｘアドレスデコ
ーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビッ
トの内部アドレス信号Ｘ０〜Ｘｉが供給され、タイミン
グ発生回路ＴＧから内部制御信号ＷＣ，ＡＥ及びＢＥが
供給される。また、ソーススイッチＳＳには、Ｘアドレ
スバッファＸＢから内部アドレス信号Ｘ０〜Ｘｉが供給
され、タイミング発生回路ＴＧから内部制御信号ＡＥ及
びＢＥが供給される。ＸアドレスバッファＸＢには、ア
ドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号
ＡＸ０〜ＡＸｉが供給される。

【００１９】ここで、内部制御信号ＷＣは、フラッシュ
メモリが書き込みモードで選択状態とされるとき選択的
に電源電圧ＶＣＣのようなハイレベルとされる。また、
内部制御信号ＡＥは、フラッシュメモリが全アドレスに
わたるいわゆるチップ単位の消去モードで選択状態とさ
れるとき選択的にハイレベルとされ、内部制御信号ＢＥ
は、フラッシュメモリがブロック単位の消去モードで選
択状態とされるとき選択的にハイレベルとされる。な
お、電源電圧ＶＣＣは、特に制限されないが、＋５Ｖ
（ボルト）のような正の電源電圧とされる。

【００２０】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み・保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成して、ＸアドレスデコーダＸＤ及びソーススイッ
チＳＳに供給する。

【００２１】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、メモリアレイＭＡＲＹの対応するワー
ド線を択一的にハイレベルの選択状態とする。この実施
例において、ワード線の非選択レベルは、０Ｖすなわち
接地電位ＶＳＳとされる。また、ワード線の選択レベル
は、フラッシュメモリが書き込みモードとされ内部制御
信号ＷＣがハイレベルとされるとき、＋１２Ｖのような
電源電圧ＶＰＰとされ、フラッシュメモリが読み出しモ
ードとされ内部制御信号ＷＣがロウレベルとされると
き、＋５Ｖのような電源電圧ＶＣＣとされる。フラッシ
ュメモリがチップ単位又はブロック単位の消去モードと
され内部制御信号ＡＥ又はＢＥがハイレベルとされると
き、ワード線は非選択レベルすなわち接地電位ＶＳＳの
ままとされる。

【００２２】一方、ソーススイッチＳＳは、フラッシュ
メモリがチップ単位又はブロック単位の消去モードとさ
れ内部制御信号ＡＥ又はＢＥがハイレベルとされると
き、ＸアドレスバッファＸＢから供給される内部アドレ
ス信号Ｘ０〜Ｘｉをデコードして、指定されるブロック
ＢＬ１０〜ＢＬ１７あるいはＢＬ８０〜ＢＬ８７を構成
するメモリセルのソースに電源電圧ＶＰＰすなわち＋１
２Ｖのような比較的高電位のソース電圧を選択的に供給
する。フラッシュメモリが書き込み又は読み出しモード
とされるとき、あるいは消去モードにおいて指定されな
いブロックには、接地電位ＶＳＳのような低電位のソー
ス電圧が供給される。

【００２３】次に、メモリアレイＭＡＲＹを構成するｎ
＋１本のビット線は、ＹスイッチＹＳに結合され、さら
に指定される８本がこのＹスイッチＹＳを介して選択的
に共通データ線ＣＤ０〜ＣＤ７に接続される。Ｙスイッ
チＹＳには、ＹアドレスデコーダＹＤからビット線選択
信号が供給される。また、ＹアドレスデコーダＹＤに
は、ＹアドレスバッファＹＢからｊ＋１ビットの内部ア
ドレス信号Ｙ０〜Ｙｊが供給され、Ｙアドレスバッファ
ＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹ
アドレス信号ＡＹ０〜ＡＹｊが供給される。

【００２４】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み・保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。Ｙア
ドレスデコーダＹＤは、ＹアドレスバッファＹＢから供
給される内部アドレス信号Ｙ０〜Ｙｊをデコードして、
対応するビット線選択信号を択一的にハイレベルとす
る。ＹスイッチＹＳは、メモリアレイＭＡＲＹの各ビッ
ト線に対応して設けられるｎ＋１個のスイッチＭＯＳＦ
ＥＴを含む。これらのスイッチＭＯＳＦＥＴは、ビット
線選択信号が択一的にハイレベルとされることで８個ず
つ選択的にオン状態となり、メモリアレイＭＡＲＹの対
応する８本のビット線と共通データ線ＣＤ０〜ＣＤ７と
を選択的に接続状態とする。

【００２５】共通データ線ＣＤ０〜ＣＤ７は、リードラ
イト回路ＲＷの対応する単位回路に結合される。リード
ライト回路ＲＷは、共通データ線ＣＤ０〜ＣＤ７に対応
して設けられる８個の単位回路を含み、各単位回路は、
それぞれ１個のライトアンプ及びリードアンプを含む。
リードライト回路ＲＷの各単位回路を構成するライトア
ンプは、フラッシュメモリが書き込みモードとされ内部
制御信号ＷＣがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、各ライトアン
プは、対応するデータ入出力端子Ｄ０〜Ｄ７を介して供
給される書き込みデータをもとに所定の書き込み信号を
形成し、共通データ線ＣＤ０〜ＣＤ７を介してメモリア
レイＭＡＲＹの選択された８個のメモリセルに書き込
む。なお、リードライト回路ＲＷから共通データ線ＣＤ
０〜ＣＤ７を介して選択されたメモリセルに与えられる
書き込み信号のハイレベルは、電源電圧ＶＣＣすなわち
＋５Ｖとされ、そのロウレベルは、接地電位ＶＳＳすな
わち０Ｖとされる。

【００２６】一方、リードライト回路ＲＷの各単位回路
を構成するリードアンプは、フラッシュメモリが読み出
しモードとされるとき選択的に動作状態とされ、メモリ
アレイＭＡＲＹの選択された８個のメモリセルから共通
データ線ＣＤ０〜ＣＤ７を介して出力される読み出し信
号を増幅し、データ入出力端子Ｄ０〜Ｄ７を介して出力
する。このとき、リードアンプは、メモリアレイＭＡＲ
Ｙの選択されたメモリセルに対して、＋１Ｖのような所
定のバイアス電圧を与える。

【００２７】タイミング発生回路ＴＧは、マイクロコン
ピュータの図示されない前段回路から起動制御信号とし
て供給されるチップイネーブル信号ＣＥＢ，ライトイネ
ーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢをもと
に上記各種の内部制御信号を選択的に形成し、フラッシ
ュメモリの各部に供給する。

【００２８】図２には、図１のフラッシュメモリのメモ
リアレイＭＡＲＹのブロックＢＬ１０〜ＢＬ１７に関す
る一実施例の部分的な回路図が示され、図３には、その
一実施例の部分的な配置図が示されている。また、図４
には、図１のフラッシュメモリのメモリアレイＭＡＲＹ
のブロックＢＬ８０〜ＢＬ８７に関する一実施例の部分
的な回路図が示され、図５には、その一実施例の部分的
な配置図が示されている。これらの図をもとに、この実
施例のフラッシュメモリのメモリアレイの具体的な構成
及び配置ならびにその特徴について説明する。

【００２９】この実施例のフラッシュメモリに含まれる
メモリアレイＭＡＲＹは、前述のように、ｍ＋１本のワ
ード線とｎ＋１本のビット線ならびにこれらのワード線
及びビット線の交点に格子状に配置される（ｍ＋１）×
（ｎ＋１）個の不揮発性メモリセルからなり、これらの
メモリセルは、複数種類のブロックすなわち１本のワー
ド線に結合されるｎ＋１個のメモリセルを単位とするブ
ロックＢＬ１０〜ＢＬ１７と、８本のワード線に結合さ
れる８×（ｎ＋１）個のメモリセルを単位とするブロッ
クＢＬ８０〜ＢＬ８７とにブロック分割される。

【００３０】ブロックＢＬ１０〜ＢＬ１７は、図２に例
示されるように、それぞれ１本のワード線Ｗ１０〜Ｗ１
７に結合されるｎ＋１個の不揮発性メモリセルＭＣを単
位として構成される。ブロックＢＬ１０〜ＢＬ１７を構
成するｎ＋１個のメモリセルＭＣのソースは、図３に例
示されるように、Ｎ型拡散層ＮＳ１０〜ＮＳ１３等をそ
れぞれ共有して形成され、そのドレインは、Ｎ型拡散層
ＮＤ１０〜ＮＤ１２等を隣接するブロックの対応する２
個のメモリセルＭＣによりそれぞれ共有して形成され
る。各メモリセルＭＣのソースとなるＮ型拡散層ＮＳ１
０〜ＮＳ１３等とそのドレインとなるＮ型拡散層ＮＤ１
０〜ＮＤ１２等の間は、各メモリセルのチャンネル領域
とされる。これらのチャンネル領域の上層には、所定の
絶縁膜をはさんでポリサイド等からなる浮遊ゲートＦＧ
が形成され、さらにその上層には、所定の絶縁膜をはさ
んでポリシリコン等からなる制御ゲートが対応するワー
ド線Ｗ１０〜Ｗ１７と一体化して形成される。ワード線
Ｗ１０〜Ｗ１７の一端は、前述のように、Ｘアドレスデ
コーダＸＤに結合される。

【００３１】ブロックＢＬ１０〜ＢＬ１７を構成するメ
モリセルＭＣのソース領域となるＮ型拡散層ＮＳ１０〜
ＮＳ１３等は、所定の間隔をおいて設けられる複数のコ
ンタクトＣＯＮＴ及びスルーホールＴＨを介して、対応
するソース線Ｓ１０〜Ｓ１３等にそれぞれ結合される。
これらのソース線は、特に制限されないが、第２層のア
ルミニウム配線層からなり、その一端は、前述のよう
に、ソーススイッチＳＳに結合される。一方、ブロック
ＢＬ１０〜ＢＬ１７を構成するメモリセルＭＣのドレイ
ン領域となるＮ型拡散層ＮＤ１０〜ＮＤ１２等は、コン
タクトＣＯＮＴを介して対応するビット線Ｂ０〜Ｂｎに
それぞれ共通結合される。これらのビット線は、第１層
のアルミニウム配線層からなり、その一端は、前述のよ
うに、ＹスイッチＹＳに結合される。

【００３２】次に、ブロックＢＬ８０〜ＢＬ８７は、図
４に例示されるように、それぞれ８本のワード線Ｗ８０
０〜Ｗ８０７ないしＷ８７０〜Ｗ８７７に結合される８
×（ｎ＋１）個の不揮発性メモリセルＭＣを単位として
構成される。ブロックＢＬ８０〜ＢＬ８７を構成する８
×（ｎ＋１）個のメモリセルＭＣは、図５に例示される
ように、第１行に配置されたｎ個のメモリセルＭＣによ
り共有されるＮ型拡散層ＮＳ８００等と、中間の隣接す
る２行に配置された２×ｎ個のメモリセルＭＣにより共
有されるＮ型拡散層ＮＳ８０１，ＮＳ８０３，ＮＳ８０
５と、第８行に配置されたｎ個のメモリセルＭＣにより
共有されるＮ型拡散層ＮＳ８０７等をそのソース領域と
し、隣接する２行の対応する２個のメモリセルＭＣによ
りそれぞれ共有されるＮ型拡散層ＮＤ８００，ＮＤ８０
２，ＮＤ８０４及びＮＤ８０６等をそのドレイン領域と
して形成される。各メモリセルＭＣのソースとなるＮ型
拡散層ＮＳ８００〜ＮＳ８０７等とそのドレインとなる
Ｎ型拡散層ＮＤ８００〜ＮＤ８０６等の間は、各メモリ
セルのチャンネル領域とされる。これらのチャンネル領
域の上層には、所定の絶縁膜をはさんでポリシリコン等
からなる浮遊ゲートＦＧが形成され、さらにその上層に
は、同様に所定の絶縁膜をはさんでポリサイド等からな
る制御ゲートが対応するワード線Ｗ８００〜Ｗ８０７等
と一体化して形成される。ワード線Ｗ８００〜Ｗ８０７
ないしＷ８７０〜Ｗ８７７の一端は、前述のように、Ｘ
アドレスデコーダＸＤに結合される。

【００３３】ブロックＢＬ８０〜ＢＬ８７を構成するメ
モリセルＭＣのソース領域となるＮ型拡散層ＮＳ８００
〜ＮＳ８０７等は、所定の間隔をおいて設けられる複数
のコンタクトＣＯＮＴを介して、第１層のアルミニウム
配線層からなるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ
等に共通結合される。これらのソース結合線は、その上
端及び下端において、スルーホールＴＨを介してソース
線Ｓ８０Ａ及びＳ８０Ｂに結合される。これらのソース
線は、第２層のアルミニウム配線層からなり、その一端
は、前述のように、ソーススイッチＳＳに結合される。
一方、ブロックＢＬ８０〜ＢＬ８７を構成するメモリセ
ルＭＣのドレイン領域となるＮ型拡散層ＮＤ８００〜Ｎ
Ｄ８０６等は、コンタクトＣＯＮＴを介して対応するビ
ット線Ｂ０〜Ｂｎにそれぞれ共通結合される。これらの
ビット線は、第１層のアルミニウム配線層からなり、そ
の一端はＹスイッチＹＳに結合される。

【００３４】フラッシュメモリが書き込みモードとされ
るとき、ワード線Ｗ１０〜Ｗ１７ならびにＷ８００〜Ｗ
８０７ないしＷ８７０〜Ｗ８７７は、指定される１本が
＋１２Ｖのような比較的高いハイレベルとされ、その他
は接地電位ＶＳＳのようなロウレベルの非選択状態とさ
れる。このとき、ソース線Ｓ１０〜Ｓ１７ならびにＳ８
０Ａ及びＳ８０ＢないしＳ８７Ａ及びＳ８７Ｂは、とも
に接地電位ＶＳＳのようなロウレベルとされる。また、
ビット線Ｂ０〜Ｂｎは、指定される８本がＹスイッチＹ
Ｓを介して共通データ線ＣＤ０〜ＣＤ７つまりはリード
ライト回路ＲＷの対応するライトアンプに結合され、こ
れらの８本のビット線には、対応する書き込みデータに
従って接地電位ＶＳＳのようなロウレベルあるいは＋５
Ｖのようなハイレベルが選択的に供給される。これによ
り、メモリアレイＭＡＲＹの選択された８個のメモリセ
ルＭＣの浮遊ゲートＦＧには、書き込みデータに対応し
た電荷が選択的にチャージされ、書き込み動作が実現さ
れる。

【００３５】次に、フラッシュメモリが消去モードとさ
れるとき、ワード線Ｗ１０〜Ｗ１７ならびにＷ８００〜
Ｗ８０７ないしＷ８７０〜Ｗ８７７は、ともに接地電位
ＶＳＳのようなロウレベルとされる。このとき、ソース
線Ｓ１０〜Ｓ１７ならびにＳ８０Ａ及びＳ８０Ｂないし
Ｓ８７Ａ及びＳ８７Ｂは、対応するブロックが指定され
るとき＋１２Ｖのような比較的高いハイレベルとされ、
対応するブロックが指定されないとき接地電位ＶＳＳの
ようなロウレベルとされる。また、ビット線Ｂ０〜Ｂｎ
は、ＹスイッチＹＳによる選択を受けず、ともに開放状
態とされる。これにより、メモリアレイＭＡＲＹの指定
されたブロックを構成するｎ＋１個又は８×（ｎ＋１）
個のメモリセルＭＣの浮遊ゲートＦＧに蓄積された電荷
は、対応するソースに向かって一斉にディスチャージさ
れ、これによってブロック単位による記憶データの一括
消去が実現される。

【００３６】一方、フラッシュメモリが読み出しモード
とされるとき、ワード線Ｗ１０〜Ｗ１７ならびにＷ８０
０〜Ｗ８０７ないしＷ８７０〜Ｗ８７７は、指定される
１本が＋５Ｖのようなハイレベルとされ、その他は接地
電位ＶＳＳのようなロウレベルとされる。このとき、ソ
ース線Ｓ１０〜Ｓ１７ならびにＳ８０Ａ及びＳ８０Ｂな
いしＳ８７Ａ及びＳ８７Ｂは、ともに接地電位ＶＳＳの
ようなロウレベルとされる。また、ビット線Ｂ０〜Ｂｎ
は、指定される８本がＹスイッチＹＳを介して共通デー
タ線ＣＤ０〜ＣＤ７つまりはリードライト回路ＲＷの対
応するリードアンプに結合され、これらの８本のビット
線には、対応するリードアンプから＋１Ｖのようなバイ
アス電圧が与えられる。これにより、共通データ線ＣＤ
０〜ＣＤ７には、メモリアレイＭＡＲＹの選択された８
個のメモリセルＭＣの保持データに従った読み出し信号
が得られ、読み出し動作が実現される。

【００３７】以上のように、この実施例のフラッシュメ
モリは、直交して配置されるワード線及びビット線なら
びにこれらのワード線及びビット線の交点に格子状に配
置される不揮発性メモリセルＭＣを含むメモリアレイＭ
ＡＲＹを基本構成とし、このメモリアレイＭＡＲＹを構
成するメモリセルＭＣは、１本のワード線に結合される
ｎ＋１個あるいは８本のワード線に結合される８×（ｎ
＋１）個を単位として言わば横方向に分割され、２種類
のブロックＢＬ１０〜ＢＬ１７ならびにＢＬ８０〜ＢＬ
８７を構成する。この実施例において、ブロックＢＬ１
０〜ＢＬ１７ならびにＢＬ８０〜ＢＬ８７を構成するメ
モリセルＭＣのソースは、対応する１本のソース線Ｓ１
０〜Ｓ１７あるいは２本のソース線Ｓ８０Ａ及びＳ８０
ＢないしＳ８７Ａ及びＳ８７Ｂを介してソーススイッチ
ＳＳに結合され、フラッシュメモリの動作モードに応じ
た所定のソース電圧を受ける。

【００３８】しかるに、この実施例のフラッシュメモリ
では、ブロックＢＬ１０〜ＢＬ１７を構成するｎ＋１個
あるいはブロックＢＬ８０〜ＢＬ８７を構成する８×
（ｎ＋１）個のメモリセルＭＣを単位として、つまり最
少単位でみた場合図６に示される従来のフラッシュメモ
リの八分の一のメモリセルを単位として、記憶データの
消去・書き換えを行うことができる。これにより、フラ
ッシュメモリの書き換え時間を相応して短縮できるとと
もに、消去・書き換えが最少単位つまりブロックＢＬ１
０〜ＢＬ１７を単位として行われる場合、メモリセルの
ソース領域となる拡散層のブロック内での共有がなくな
って、マスクずれにともなう寄生容量の変動の影響を受
けなくてすみ、フラッシュメモリの消去特性が安定化さ
れる。これらの結果、フラッシュメモリを内蔵するマイ
クロコンピュータ等のシステム柔軟性を高め、その信頼
性を高めることができるものである。

【００３９】以上の本実施例に示されるように、この発
明をマイクロコンピュータ等に内蔵されるフラッシュメ
モリ等の半導体記憶装置に適用することで、次のような
作用効果が得られる。すなわち、 （１）マイクロコンピュータ等に内蔵されるフラッシュ
メモリ等のブロック分割を、所定数のワード線に結合さ
れるメモリセルを単位として言わば横方向に行うととも
に、ブロック分割の最小単位を、１本のワード線に結合
されるメモリセルとすることで、フラッシュメモリの一
括消去の対象となるブロックを、ワード線単位に細分化
することができるという効果が得られる。 （２）上記（１）項により、相応してフラッシュメモリ
の消去・書き換えに要する時間を短縮できるという効果
が得られる。 （３）上記（１）項により、メモリセルのソース領域と
なる拡散層のブロック内での共有をなくし、ブロック内
におけるメモリセルの消去特性のバラツキを抑制するこ
とができるという効果が得られる。 （４）上記（３）項により、フラッシュメモリの消去特
性を安定化することができるという効果が得られる。 （５）上記（１）項〜（４）項により、フラッシュメモ
リを内蔵するマイクロコンピュータ等のシステム柔軟性
を高め、その信頼性を高めることができるという効果が
得られる。

【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリのメモリアレイＭ
ＡＲＹは、１本のワード線に結合されるメモリセルを単
位として構成されるブロックと８本のワード線に結合さ
れるメモリセルを単位として構成されるブロックとをそ
れぞれ任意数ずつ含むことができるし、任意数のワード
線に結合されるメモリセルを単位とする任意種類のブロ
ックを含むことができる。各ブロックは、例えばその中
間において二分割し、さらなる細分化を図ることもでき
る。この場合、メモリアレイＭＡＲＹの両側に、これら
のブロックに対応したソーススイッチを設けることが必
要となる。フラッシュメモリは、例えば１６ビット又は
３２ビットの記憶データを同時に入力又は出力するもの
であってよいし、そのブロック構成はこの実施例による
制約を受けない。

【００４１】図２及び図４において、メモリアレイＭＡ
ＲＹは、ワード線の延長方向に複数のサブメモリアレイ
に分割することができる。図３及び図４において、ワー
ド線Ｗ１０〜Ｗ１７ならびにＷ８００〜Ｗ８０７ないし
Ｗ８７０〜Ｗ８７７は、アルミニウム配線層によるいわ
ゆるＡＬシャント構造を採ることができる。さらに、メ
モリアレイＭＡＲＹの具体的な構成やレイアウトならび
に電源電圧の極性及び絶対値等は、種々の実施形態を採
りうる。

【００４２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロコンピュータに内蔵されるフラッシュメモリに適用
した場合について説明したが、それに限定されるもので
はなく、例えば、フラッシュメモリとして単体で形成さ
れるものや各種のワークステーション等に内蔵されるフ
ラッシュメモリにも適用できる。この発明は、少なくと
もブロック単位による記憶データの一括消去機能を有す
る半導体記憶装置ならびにこのような半導体記憶装置を
内蔵するディジタル集積回路装置に広く適用できる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、マイクロコンピュータ等に
内蔵されるフラッシュメモリのブロック分割を、所定数
のワード線に結合されるメモリセルを単位として言わば
横方向に行うとともに、ブロック分割の最小単位を、１
本のワード線に結合されるメモリセルとすることで、フ
ラッシュメモリの一括消去の対象となるブロックを、ワ
ード線単位に細分化できるとともに、メモリセルのソー
スとなる拡散層のブロック内での共有をなくし、ブロッ
ク内におけるメモリセルの消去特性のバラツキを抑制す
ることができる。これらの結果、フラッシュメモリの書
き換え時間を短縮し、その消去特性を安定化できるた
め、フラッシュメモリを内蔵するマイクロコンピュータ
等のシステム柔軟性を高め、その信頼性を高めることが
できる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イのブロックＢＬ１０〜ＢＬ１７に関する一実施例を示
す部分的な回路図である。

【図３】図２のメモリアレイの一実施例を示す部分的な
配置図である。

【図４】図１のフラッシュメモリに含まれるメモリアレ
イのブロックＢＬ８０〜ＢＬ８７に関する一実施例を示
す部分的な回路図である。

【図５】図４のメモリアレイの一実施例を示す部分的な
配置図である。

【図６】この発明に先立って本願発明者等が開発したフ
ラッシュメモリの一例を示すブロック図である。

【図７】図６のフラッシュメモリに含まれるメモリアレ
イの一例を示す回路図である。

【図８】図７のメモリアレイの一例を示す部分的な配置
図である。

【図９】図８のメモリアレイの一例を示す部分的な拡大
配置図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＢＬ１０〜ＢＬ１７，Ｂ
Ｌ８０〜ＢＬ８７・・・ブロック、ＸＤ・・・Ｘアドレ
スデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＳ・・
・ソーススイッチ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・
Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、
ＲＷ・・・リードライト回路、ＴＧ・・・タイミング発
生回路。ＭＣ・・・不揮発性メモリセル、Ｗ１０〜Ｗ１
７，Ｗ８００〜Ｗ８０７，Ｗ８７０〜Ｗ８７７・・・ワ
ード線、Ｂ０〜Ｂｎ・・・ビット線、Ｓ１０〜Ｓ１７，
Ｓ８０Ａ，Ｓ８０Ｂ，Ｓ８７Ａ，Ｓ８７Ｂ・・・ソース
線。ＮＤ１０〜ＮＤ１２，ＮＳ１０〜ＮＳ１３，ＮＤ８
００〜ＮＤ８０６，ＮＳ８００〜ＮＳ８０７・・・Ｎ型
拡散層、ＦＧ・・・浮遊ゲート、ＣＯＮＴ・・コンタク
ト、ＴＨ・・スルーホール、ＳＬ８０Ａ，ＳＬ８０Ｂ・
・・ソース結合線。Ｗ０〜Ｗｍ・・・ワード線、Ｓ８０
０〜Ｓ８０ｋ・・・ソース線。ＴＥ１〜ＴＥ２・・・ト
ンネル領域。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及びビット
   線ならびにこれらのワード線及びビット線の交点に格子
   状に配置されかつその所定数を単位とするブロックごと
   に電気的に消去可能な不揮発性のメモリセルを含むメモ
   リアレイを具備し、上記ブロックのそれぞれが所定数の
   ワード線に結合されるメモリセルを単位として構成され
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 上記ブロックは、それぞれが異なる数の
   ワード線に結合されるメモリセルを単位として構成され
   る複数種類のブロックを含むものであることを特徴とす
   る請求項１の半導体記憶装置。
3. 【請求項３】 上記複数種類のブロックのうち最小のも
   のは、１本のワード線に結合されるメモリセルを単位と
   して構成されるものであることを特徴とする請求項１又
   は請求項２の半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、ワード線と平行
   して配置されかつ対応するブロックを構成する所定数の
   メモリセルのソース領域となる拡散層が複数のコンタク
   トを介して結合される金属配線層を具備するものである
   ことを特徴とする請求項１，請求項２又は請求項３の半
   導体記憶装置。