JP2004095910A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】ショートチャネル効果を改善してプロミング効率を向上させるもドレインコンタクト抵抗の低減を図るという相反する２つの要請を満たしつつ、ドレイン耐圧を向上させた信頼性の高い半導体記憶装置を実現できるようにする。
【解決手段】ドレイン７に、制御ゲートに整合して形成され、低濃度で浅い低濃度不純物領域７ａと、側壁膜８に整合して形成され、低濃度不純物領域７ａよりも高濃度で深い高濃度不純物領域７ｂとを形成するようにして、低濃度不純物領域７ａを有することでショートチャネル効果を改善してプロミング効率を向上させ、高濃度で深い高濃度不純物領域７ｂ部にドレインコンタクトホール形成部位７０を形成することで、ドレインのコンタクト抵抗を低減させることができるようにする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、浮遊ゲートを有する不揮発性メモリに適用して好適なものである。
【０００２】
【従来の技術】
電源を切断してもデータを保持し続けることができる半導体記憶装置は、近年、電気製品で幅広く使用されている。半導体記憶装置には、プログラムの書き込みを不可とするＲＯＭ、プログラムの書き込みは可能であるが、いったん書き込みを行うと消去できないＰＲＯＭ、書き込みを電気的に行い、消去を紫外線照射よって行うＥＰＲＯＭ、書き込み・消去ともに電気的に行うＥＥＰＲＯＭがある。フラッシュメモリはＥＥＰＲＯＭに含まれ、電気的に全てのコアトランジスタの記憶を一括消去することが可能である。
【０００３】
フラッシュメモリにおいて、チャネル部もしくはソース／ドレインから浮遊ゲートへの電荷の書き込み・消去は、ホットエレクトロンもしくはファウラー−ノードハイム・トンネル電流を用いて行われる。どちらの方法においても、浮遊ゲートへの電圧印加は、浮遊ゲート上に位置する制御ゲートを介して行われる。書き込みは、制御ゲートに正の電圧を印加し、ドレインに比較的低い電圧を印加することにより、チャネル領域から浮遊ゲートへの電荷の蓄積により行う。また、消去は、制御ゲートをグランドとし、ソース・ドレインもしくはチャネル領域に正の電圧を印加することで浮遊ゲートから電荷を引き出して行う。また、読み出しは、制御ゲートに正の電圧を印加し、ドレインに比較的低い電圧を印加して行う。
【０００４】
ここで、フラッシュメモリを含む半導体記憶装置において、Ｎ型トランジスタの場合、メモリセルのコアトランジスタのソース及びドレイン形成方法としては、ドレインはＮ型不純物イオンを注入し、ソースは高ドーズのＮ型不純物をソース線の形成後にイオンを注入することで形成される。このような形成方法を採用しているのは以下の理由による。書き込み動作に十分なホットエレクトロンを発生させてプロミング効率を向上させるべく、コアトランジスタのドレインについてはＬＤＤ構造を採用せずに、例えば砒素を比較的高いドーズ量（１×１０１４／ｃｍ２以上）でイオン注入する必要がある。ところがその一方で、ドレインを高不純物濃度に形成すればショートチャネル効果の懸念があるため、通常のＣＭＯＳ半導体プロセスで用いるトランジスタのソース・ドレインのように高いドーズ量とすることができない。
【０００５】
【発明が解決しようとする課題】
上述のように、半導体記憶装置におけるドレインの形成に際して、ソース形成時におけるイオン注入のドーズ量と比較して低いドーズ量でイオン注入する必要があるために、ドレインコンタクト抵抗が高くなってしまうという問題がある。さらにこれに付随して、比較的低ドーズのイオン注入によってＰＮ接合が形成されているため、接合が浅く、ＰＮ接合の遷移領域が基板表面から接近しており、ドレインのＰＮ接合の耐圧の向上を図れないという問題もある。
【０００６】
本発明は前述の問題点に鑑みてなされたものであり、ショートチャネル効果を改善してプロミング効率を向上させるもドレインコンタクト抵抗の低減を図るという相反する２つの要請を満たしつつ、ドレイン耐圧を向上させた信頼性の高い半導体記憶装置及びその製造方法を実現することを目的とする。
【０００７】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成されてなるゲート電極と、　前記ゲート電極の両側における前記半導体基板の表層に形成された一対の拡散層と、前記ゲート電極の側面に形成された一対の側壁膜とを含み、前記一対の拡散層のうち、一方の拡散層は、前記ゲート電極に整合して形成されるとともに、　他方の拡散層は、前記一方の拡散層に比して低不純物濃度で前記ゲート電極に整合して形成される低濃度不純物領域と、前記低濃度不純物領域に比して高不純物濃度で前記側壁膜に整合して形成される高濃度不純物領域とを有することを特徴とするものである。
【０００９】
本発明の半導体記憶装置の他の様態は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に島状にパターン形成され、電荷の蓄積を行う浮遊ゲートと、前記浮遊ゲート上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上にパターン形成されてなる制御ゲートと、前記制御ゲートの両側における前記半導体基板の表層に形成された一対の拡散層と、　前記制御ゲートの側面に形成された一対の側壁膜とを含み、前記一対の拡散層のうち、一方の拡散層は、前記制御ゲートに整合して形成されるとともに、他方の拡散層は、前記一方の拡散層に比して低不純物濃度で前記制御ゲートに整合して形成される低濃度不純物領域と、前記低濃度不純物領域に比して高不純物濃度で前記側壁膜に整合して形成される高濃度不純物領域とを有することを特徴とするものである。
【００１０】
本発明の半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する工程と、前記ゲート電極の一方側における前記半導体基板の表層に不純物を導入し、一方の拡散層を形成する工程と、前記ゲート電極の他方側における前記半導体基板の表層に前記一方側に比して低濃度に不純物を導入し、低濃度不純物領域を形成する工程と、前記ゲート電極の側面に一対の側壁膜を形成する工程と、前記ゲート電極及び前記側壁膜の前記他方側における前記半導体基板の表層に高濃度に不純物を導入して、前記低濃度不純物領域と一部重畳する高濃度不純物領域を形成し、前記低濃度不純物領域及び前記高濃度不純物領域からなる他方の拡散層を形成する工程とを含むことを特徴とするものである。
【００１１】
半導体記憶装置の製造方法の他の様態は、半導体基板上に第１のゲート絶縁膜を介し、電荷の蓄積を行う島状の浮遊ゲートをパターン形成する工程と、前記浮遊ゲート上に第２のゲート絶縁膜を介して制御ゲートをパターン形成する工程と、前記制御ゲートの一方側における前記半導体基板の表層に不純物を導入し、一方の拡散層を形成する工程と、前記制御ゲートの他方側における前記半導体基板の表層に前記一方側に比して低濃度に不純物を導入し、低濃度不純物領域を形成する工程と、前記制御ゲートの側面に一対の側壁膜を形成する工程と、前記制御ゲート及び前記側壁膜の前記他方側における前記半導体基板の表層に高濃度に不純物を導入して、前記低濃度不純物領域と一部重畳する高濃度不純物領域を形成し、前記低濃度不純物領域及び前記高濃度不純物領域からなる他方の拡散層を形成する工程とを含むことを特徴とするものである。
【００１２】
【発明の実施の形態】
次に、添付図面を参照しながら、本発明の半導体記憶装置及びその製造方法の具体的な諸実施形態について説明する。
【００１３】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。本実施形態では、半導体記憶装置としてＮＯＲ型のフラッシュメモリを開示する。
図１は、本発明の第１の実施形態におけるフラッシュメモリの概略構成図であり、図１（ａ）は半導体記憶装置の平面図、図１（ｂ）は図１（ａ）で示したＩ−Ｉ間の概略断面図、図１（ｃ）は図１（ａ）で示したＩＩ−ＩＩ間の概略断面図である。なお、本実施形態では便宜上、フラッシュメモリのメモリセル領域のみを図示し、その周辺回路領域の図示等を省略する。
【００１４】
−第１の実施形態におけるフラッシュメモリの主要構成−
このフラッシュメモリは、行方向に形成されたワード線（制御ゲート）５と、列方向に配線され、ドレイン７と接続するビット線９とが設けられ、ワード線５下のビット線９との交差位置に島状の浮遊ゲート３がマトリクス状に設けられて構成されている。また、列方向には、所定数のビット線９ごとにソース６と接続するソース線１０が設けられている。
【００１５】
ワード線５間には、ソース６とドレイン７とが交互に形成されており、ソース６には、グランドをとるためのソースコンタクトホール形成部位６０が設けられており、ドレイン７には、書き込みを行うためにビット線９とのクロス部ごとにドレインコンタクトホール形成部位７０が設けられている。
【００１６】
ビット線９が配線するＩ−Ｉ間においては、ソース６の幅が狭く、ドレイン７の幅が広く形成されており、また、ソース線１０が配線するＢ−Ｂ間においては、ソース６の幅が広く、ドレイン７の幅が狭く形成されている。
【００１７】
続いて、図１（ａ）に示すビット線９（Ｉ−Ｉ間）の断面を示す図１（ｂ）について説明する。
本実施形態のフラッシュメモリは、Ｐ型のシリコンからなる半導体基板１と、半導体基板１の表面に形成されたＮ＋拡散層からなるソース６及びドレイン７と、半導体基板１上に形成された第１のゲート絶縁膜２と、メモリセルごとに第１のゲート絶縁膜２上に島状に形成され、電荷の蓄積が行なわれる浮遊ゲート３と、浮遊ゲート３上に形成されたＯＮＯ膜（酸化膜／窒化膜／酸化膜）からなる第２のゲート絶縁膜４と、第２のゲート絶縁膜４上に形成され、ワード線を構成する制御ゲート５と、第１のゲート絶縁膜２、浮遊ゲート３、第２のゲート絶縁膜４及び制御ゲート５の４層の側壁に保護膜として形成されたサイドウォール８とを備えている。
【００１８】
ドレイン７は、ソース６よりも低不純物濃度で浅い低濃度不純物領域７ａと、低濃度不純物領域７ａと一部重畳し、これよりも高不純物濃度で深い高濃度不純物領域７ｂとで構成されている。低濃度不純物領域７ａは制御ゲート５に整合して形成されるとともに、高濃度不純物領域７ｂはサイドウォール８に整合して形成されており、この高濃度不純物領域７ｂ上の所定部位にドレインコンタクトホール形成部位７０が存在する。
【００１９】
また、サイドウォール８は、後述するソースコンタクトホール形成部位６０の近傍を除き、ソース６の表面を覆いこれを閉じるように形成されるとともに、ドレイン７の表面の所定領域を露出させるように開く形状で形成されている。
【００２０】
続いて、図１（ａ）に示すソース線１０の断面（ＩＩ−ＩＩ間）を示す図１（ｃ）について説明する。
ソース線１０の断面については、ドレイン７の幅が狭く、ソース６の幅が広く形成されているため、ドレイン７上はサイドウォール８によって閉じられているが、ソース６上は所定領域を開口して形成されている。
【００２１】
ソース６は、主にＮ＋拡散層から形成されており、ソースコンタクトホール形成部位６０の近傍のみに高濃度不純物領域６ｂを有して構成されている。
【００２２】
−第１の実施形態におけるフラッシュメモリの製造方法−
次に、本発明の第１の実施形態におけるフラッシュメモリの製造方法を説明する。
図２〜図４は、図１（ｂ）におけるフラッシュメモリの製造方法を工程順に示した概略断面図である。
【００２３】
先ず、図２（ａ）に示すように、Ｐ型のシリコンからなる半導体基板１に、例えばＬＯＣＯＳ法等により素子分離構造（不図示）を形成して素子活性領域を画定した後、半導体基板１の表面を温度８５０℃〜１０５０℃の温度条件で高温加熱して、シリコン酸化膜（ＳｉＯ２膜）１１を膜厚８ｎｍ〜１５ｎｍで形成する。ここでは、半導体基板１の表面を素子活性領域として図示する。
【００２４】
続いて、図２（ｂ）に示すように、リン（Ｐ）が濃度０．１×１０２０／ｃｍ３〜３×１０２０／ｃｍ３程度ドープされたアモルファスシリコン（α−Ｓｉ）１２をＣＶＤ法にて、膜厚５０ｎｍ〜２００ｎｍで堆積する。ここで、アモルファスシリコンに替えてポリシリコンを用いてもよい。
【００２５】
続いて、図２（ｃ）に示すように、アモルファスシリコン１２上にフォトリソグラフィーによりレジストパターン２１を形成した後、レジストパターン２１をマスクとしてドライエッチングして、アモルファスシリコン１２からなる浮遊ゲート３と、シリコン酸化膜（ＳｉＯ２膜）１１からなる第１のゲート絶縁膜２を形成する。
【００２６】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２１を除去した後、図２（ｄ）に示すように、ＯＮＯ膜１３を形成する。具体的には、温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚４ｎｍ〜７ｎｍの酸化膜１３ａを形成し、次に、酸化膜１３ａ上に温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚８ｎｍ〜１０ｎｍの窒化膜１３ｂを形成し、さらに、窒化膜１３ｂ上に温度９００℃〜１０００℃の条件での熱酸化により膜厚４ｎｍ〜７ｎｍの酸化膜１３ｃを形成する。これら３層がＯＮＯ膜１３として、浮遊ゲート３と制御ゲート５間の誘電体膜となる。
【００２７】
続いて、図３（ａ）に示すように、リン（Ｐ）が濃度２×１０２０／ｃｍ３〜３×１０２１／ｃｍ３ドープされたアモルファスシリコン、もしくはポリシリコン１４をＣＶＤ法にて、膜厚１００ｎｍ〜３００ｎｍで堆積する。さらに、フォトリソグラフィーによりアモルファスシリコン１４上に電極形状のレジストパターン２２を形成する。ここで、アモルファスシリコンに替えてポリシリコンを用いてもよい。
【００２８】
続いて、図３（ｂ）に示すように、レジストパターン２２をマスクとしてドライエッチングし、アモルファスシリコン１４からなる制御ゲート５と、ＯＮＯ膜１３からなる第２のゲート絶縁膜４を形成する。
【００２９】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２２を除去した後、図３（ｃ）に示すように、フォトリソグラフィーにより、半導体基板１の表面における制御ゲート５の一方側、即ちソース６の形成部位となる半導体基板１の表面を露出させる形状のレジストパターン２３を形成する。その後、レジストパターン２３をマスクとして砒素（Ａｓ）を加速エネルギー２０ｋｅＶ〜６０ｋｅＶ、傾斜角０°程度、ドーズ量１×１０１５／ｃｍ２〜６×１０１５／ｃｍ２の条件でイオン注入し、コアトランジスタのＮ型拡散層であるソース６を形成する。
【００３０】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２３を除去した後、図３（ｄ）に示すように、フォトリソグラフィーにより、半導体基板１の表面における制御ゲート５の他方側、即ちドレイン７の形成部位となる半導体基板１の表面を露出させる形状のレジストパターン１４を形成する。その後、レジストパターン１４をマスクとして砒素（Ａｓ）を加速エネルギー２０ｋｅＶ〜６０ｋｅＶ、傾斜角０°程度、ドーズ量０．１×１０１５／ｃｍ２〜０．８×１０１５／ｃｍ２の条件でイオン注入し、ソース６を形成した時よりも低濃度のＮ型拡散層の浅い低濃度不純物領域７ａを形成する。図３（ｄ）からもわかるように、ドレイン７側は低濃度不純物領域７ａのため、浅いＰＮ接合の遷移領域が形成され、ソース６側は低濃度不純物領域７ａよりも高濃度のＮ型拡散層であるため、深いＰＮ接合の遷移領域が形成されている。
【００３１】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２４を除去した後、図４（ａ）に示すように、ＣＶＤ法により全面にシリコン酸化膜（ＴＥＯＳ）１５を膜厚５０ｎｍ〜１５０ｎｍで堆積する。ここで、シリコン酸化膜に替えてシリコン窒化膜を用いてもよい。
【００３２】
続いて、図４（ｂ）に示すように、シリコン酸化膜１５の全面を反応性イオンエッチング（ＲＩＥ）等により異方性エッチング（エッチバック）し、シリコン酸化膜１５を第１のゲート絶縁膜２、浮遊ゲート３、第２のゲート絶縁膜４及び制御ゲート５の４層の両側面に残し、かつ、ソース６の表面を閉じ、ドレイン７の低濃度不純物領域７ａの表面を開口するようにサイドウォール８を形成する。但しこの場合、図１（ｃ）の断面に対応する部分、即ちソースコンタクトホール形成部位６０の近傍においては、サイドウォール８はドレイン７の表面を閉じ、ソース６上の所定領域を開口するように形成される。
【００３３】
続いて、図４（ｃ）に示すように、全面に砒素（Ａｓ）を加速エネルギー１０ｋｅＶ〜８０ｋｅＶ、傾斜角０°程度、ドーズ量１×１０１５／ｃｍ２〜６×１０１５／ｃｍ２の条件で追加のイオン注入を行い、低濃度不純物領域７ａを形成したときよりも高濃度で深いＮ型拡散層の高濃度不純物領域７ｂを半導体基板１における制御ゲート５及びサイドウォール８の他方側に形成する。また、このとき、図１（ｃ）の断面に対応する部分においては、ソース６に高濃度不純物領域６ｂが半導体基板１における制御ゲート５及びサイドウォール８の一方側に形成される。この追加のイオン注入の工程は、周辺回路領域におけるソース／ドレイン形成と同時に行うことができるため、作製工程を増やすことなく、高濃度不純物領域７ｂを形成することができる。
【００３４】
しかる後に、全面を覆う層間絶縁膜（不図示）を形成し、この層間絶縁膜のドレイン７のドレインコンタクトホール形成部位７０及びソース６のソースコンタクトホール形成部位６０にそれぞれコンタクトホールを形成する。そして、ソースコンタクトホール形成部位６０及びドレインコンタクトホール形成部位７０を介して、ソース６及びドレイン７と電気的に接続されるビット線９、ソース線１０を形成し、本実施形態のフラッシュメモリを完成させる。
【００３５】
本実施形態によれば、ドレイン７をドレインコンタクト形成部位７０で低濃度不純物領域７ａ及び高濃度不純物領域７ｂから形成したので、低濃度不純物領域７ａによりショートチャネル効果を抑制するとともに、高濃度不純物領域７ｂによりドレイン７のビット線９とのコンタクト抵抗を低減させることができる。
【００３６】
また、ドレイン７に高濃度不純物領域７ｂを備えるようにしたので、例えば従来のように低濃度不純物領域７ａのみで構成したもの（図４（ｂ）の状態参照）と比較して、ＰＮ接合遷移領域を半導体基板１の表面から深くすることができるため、ＰＮ接合部の耐圧を向上させることができる。
【００３７】
また、図４（ｃ）の追加のイオン注入を周辺回路領域のドレイン／ソースの拡散層形成時に行うようにするようにして、工程を追加することなく、ドレイン７のコンタクト抵抗の低減や、ＰＮ接合部の耐圧の向上を図ることができる。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に、半導体記憶装置としてＮＯＲ型のフラッシュメモリを開示するが、ドレインを形成する態様が異なる点で相違する。なお、第１の実施形態で説明した構成要素等については同符号を記す。
本実施形態では、図１（ａ）におけるソースコンタクトホール形成部位６０上にマスクを行い、図４（ｃ）の追加のイオン注入がされないようにして、ソースコンタクトホール形成部位６０のオーバードーズ起因による基板結晶欠陥等の問題を防止するようにしたものである。
【００３９】
−第２の実施形態におけるフラッシュメモリの主要構成−
図５は、本発明の第２の実施形態におけるフラッシュメモリの概略断面図であり、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）で示したＩ−Ｉ間の概略断面図、図５（ｃ）は図５（ａ）で示したＩＩ−ＩＩ間の概略断面図である。
第２の実施形態のフラッシュメモリは、図５（ａ）のＩ−Ｉ間における断面については、第１の実施形態のフラッシュメモリを示す図１（ｂ）と同様であるが、図５（ａ）におけるＩＩ−ＩＩ間の断面については、第１の実施形態のフラッシュメモリを示す図１（ｃ）とは異なり、ソース６に高濃度不純物領域６ｂを形成しないように構成したものである。これにより、上記した第１の実施形態による諸効果に加え、ソースコンタクトホール形成部位６０のオーバードーズに起因して発生する基板結晶欠陥等の問題を防ぐことができ、さらに、信頼性の高い半導体記憶装置とすることができる。
【００４０】
−第２の実施形態におけるフラッシュメモリの製造方法−
図６は、第２の実施形態におけるフラッシュメモリの製造方法を示す概略構成図であり、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）で示したＩ−Ｉ間の概略断面図、図６（ｃ）は図６（ａ）で示したＩＩ−ＩＩ間の概略断面図である。
ここでは、先ず図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）、（ｂ）の各工程を経る。
【００４１】
続いて、図６（ａ）〜（ｃ）の各図に示すように、レジストパターン２５を形成する。ここで、レジストパターン２５は、コアトランジスタのソース６の形成部位の全てをマスクするように、制御ゲート５に沿って形成される。即ち図６（ｃ）に示すように、ソースコンタクトホール形成部位６０の近傍（第１の実施形態では開口されていた領域）上も覆う形状に形成される。このレジストパターン２５の形成後、全面に砒素（Ａｓ）を加速エネルギー１０ｋｅＶ〜８０ｋｅＶ、傾斜角０°程度、ドーズ量１×１０１５／ｃｍ２〜６×１０１５／ｃｍ２の条件で追加のイオン注入を行い、図６（ｂ）に示すビット線９（Ｉ−Ｉ間）の断面においては、図４（ｃ）と同様に、低濃度不純物領域７ａを形成したときよりも高濃度で深いＮ型拡散層の高濃度不純物領域７ｂを半導体基板１における制御ゲート５及びサイドウォール８の他方側に形成する。一方、図６（ｃ）に示すソース線１０（ＩＩ−ＩＩ間）の断面においては、ソース６上をレジストパターン２５がマスクしているため、追加のイオン注入がされず、図１（ｃ）に示す高濃度不純物領域６ｂが形成されない。
【００４２】
しかる後に、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２５を除去し、全面を覆う層間絶縁膜（不図示）を形成し、この層間絶縁膜のドレイン７のドレインコンタクトホール形成部位７０及びソース６のソースコンタクトホール形成部位６０にそれぞれコンタクトホールを形成する。そして、ソースコンタクトホール形成部位６０及びドレインコンタクトホール形成部位７０を介して、ソース６及びドレイン７と電気的に接続されるビット線９、ソース線１０を形成し、本実施形態のフラッシュメモリを完成させる。
【００４３】
ここで、第２の実施形態の各種変形例について説明する。
【００４４】
［変形例１］
図７は、第２の実施形態の変形例１におけるフラッシュメモリ製造方法を示す概略構成図であり、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）で示したＩ−Ｉ間の概略断面図、図７（ｃ）は図７（ａ）で示したＩＩ−ＩＩ間の概略断面図である。
この変形例１では、先ず図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）、（ｂ）の各工程を経る。
【００４５】
続いて、図７（ａ）〜（ｃ）の各図に示すように、フォトリソグラフィーによりレジストパターン２６を形成する。ここで、レジストパターン２６は、ソースコンタクトホール形成部位６０をマスクするようにソース線１０上に沿って形成される。このレジストパターン２６の形成後、全面に砒素（Ａｓ）を加速エネルギー１０ｋｅＶ〜８０ｋｅＶ、傾斜角０°程度、ドーズ量１×１０１５／ｃｍ２〜６×１０１５／ｃｍ２の条件で追加のイオン注入を行い、図７（ｂ）に示すビット線９（Ｉ−Ｉ間）の断面においては、図４（ｃ）と同様に、低濃度不純物領域７ａを形成したときよりも高濃度のＮ型拡散層の高濃度不純物領域７ｂを半導体基板１における制御ゲート５及びサイドウォール８の他方側に形成する。一方、図７（ｃ）に示すソース線１０（ＩＩ−ＩＩ間）の断面においては、ソース６上をレジストパターン２６がマスクしているため、追加のイオン注入がされず、図１（ｃ）に示す高濃度不純物領域６ｂが形成されない。
【００４６】
しかる後に、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２６を除去し、全面を覆う層間絶縁膜（不図示）を形成し、この層間絶縁膜のドレイン７のドレインコンタクトホール形成部位７０及びソース６のソースコンタクトホール形成部位６０にそれぞれコンタクトホールを形成する。そして、ソースコンタクトホール形成部位６０及びドレインコンタクトホール形成部位７０を介して、ソース６及びドレイン７と電気的に接続されるビット線９、ソース線１０を形成し、本実施形態のフラッシュメモリを完成させる。
【００４７】
前述の第２の実施形態におけるマスクパターンでは、線幅と位置合わせの要求が厳しくなるために、ＤＵＶ線を用いたクリティカル層のものが必要になるが、変形例１におけるマスクパターンでは、比較的幅広（０．４μｍ〜１．５μｍ）のパターンレイアウトが可能なため、Ｉ線を用いた露光装置で済む。これにより、製造プロセスにおけるコストダウンのメリットがある。
【００４８】
［変形例２］
図８は、第２の実施形態の変形例２におけるフラッシュメモリの製造方法を示す概略構成図であり、図８（ａ）はその平面図、図８（ｂ）は図８（ａ）で示したＩ−Ｉ間の概略断面図、図８（ｃ）は図８（ａ）で示したＩＩ−ＩＩ間の概略断面図である。
第３の製造方法では、先ず図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）、（ｂ）の各工程を経る。
【００４９】
続いて、図８（ａ）〜（ｃ）の各図に示すように、フォトリソグラフィーによりレジストパターン２７を形成する。ここで、レジストパターン２７は、ソースコンタクトホール形成部位６０のみをマスクする形状形成される。このレジストパターン２７の形成後、全面に砒素（Ａｓ）を加速エネルギー１０ｋｅＶ〜８０ｋｅＶ、傾斜角０°程度、ドーズ量１×１０１５／ｃｍ２〜６×１０１５／ｃｍ２の条件で追加のイオン注入を行い、図８（ｂ）に示すビット線９（Ｉ−Ｉ間）の断面においては、図４（ｃ）と同様に、低濃度不純物領域７ａを形成したときよりも高濃度のＮ型拡散層の高濃度不純物領域７ｂを半導体基板１における制御ゲート５及びサイドウォール８の他方側に形成する。一方、図８（ｃ）に示すソース線１０（ＩＩ−ＩＩ間）の断面においては、ソース６上をレジストパターン２７がマスクしているため、追加のイオン注入がされず、図１（ｃ）に示す高濃度不純物領域６ｂが形成されない。
【００５０】
しかる後に、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２７を除去し、全面を覆う層間絶縁膜（不図示）を形成し、この層間絶縁膜のドレイン７のドレインコンタクトホール形成部位７０及びソース６のソースコンタクトホール形成部位６０にそれぞれコンタクトホールを形成する。そして、ソースコンタクトホール形成部位６０及びドレインコンタクトホール形成部位７０を介して、ソース６及びドレイン７と電気的に接続されるビット線９、ソース線１０を形成し、本実施形態のフラッシュメモリを完成させる。
【００５１】
前述の第２の実施形態におけるマスクパターンでは、線幅と位置合わせの要求が厳しくなるために、ＤＵＶ線を用いたクリティカル層のものが必要になるが、変形例２におけるマスクパターンでは、比較的幅広（０．４μｍ〜１．５μｍ）のパターンレイアウトが可能なため、Ｉ線を用いた露光装置で済む。これにより、製造プロセスにおけるコストダウンの利点がある。
【００５２】
次に、図９〜図１１に示したフラッシュメモリの特性検証結果について説明する。この検証結果は、図４（ｃ）の工程で追加のイオン注入を行って、ドレイン７に高濃度不純物領域７ｂを形成したことによるフラッシュメモリの特性を検証したものである。検証を行ったフラッシュメモリとしては、Ｘが追加のイオン注入を行わない図４（ｂ）に示すもの、Ｙが追加のイオン注入行った図１に示すもの、Ｚが追加のイオン注入行った図５に示すものである。
【００５３】
図９は、各フラッシュメモリ（Ｘ、Ｙ、Ｚ）のドレイン７におけるコンタクト抵抗の特性図である。図９において、当該フラッシュメモリの形成された１枚の半導体ウェーハに対して各箇所測定を行っており、また、また横軸には、測定枚数を示している。
【００５４】
図９に示すように、フラッシュメモリＸのコンタクト抵抗値に対して、フラッシュメモリＹ及びＺのコンタクト抵抗が著しく低減し、且つ抵抗値が安定していることが分かる。これにより、図４（ｃ）の工程で追加のイオン注入を行って、ドレインコンタクトホール形成部位７０に高濃度不純物領域７ｂを形成したことによるコンタクト部の信頼性向上が実証できた。
【００５５】
図１０は、各フラッシュメモリ（Ｘ、Ｙ、Ｚ）のコアトランジスタの相互コンダクタンスｇｍの特性図である。図１０において、１枚の半導体装置に対して各箇所測定を行っており、また、また横軸には、測定枚数を示している。
【００５６】
図１０に示すように、フラッシュメモリＸに対して、フラッシュメモリＹ及びＺの相互コンダクタンスｇｍの値が高くなっており、特性が向上していることが分かる。これは、ドレイン７に高濃度不純物領域７ｂを形成したことにより、コンタクト抵抗が低く安定し、フラッシュメモリの信頼性が向上したことが実証できた。
【００５７】
図１１は、各フラッシュメモリ（Ｘ、Ｙ、Ｚ）のドレイン７の接合耐圧の特性図である。図１１において、当該フラッシュメモリの形成された１枚の半導体ウェーハに対して各箇所測定を行っており、また、また横軸には、測定枚数を示している。
【００５８】
図１１に示すように、フラッシュメモリＸの接合耐圧に対して、フラッシュメモリＹ及びＺの接合耐圧が著しく向上していることが分かる。これにより、図４（ｃ）の工程で追加のイオン注入を行って、ドレイン７に高濃度不純物領域７ｂを半導体基板１の表面から深く形成したことによるドレイン７の接合耐圧の向上が実証できた。
【００５９】
（第３の実施形態）
本発明を適用した半導体記憶装置として、ＮＯＲ型のフラッシュメモリを適用した諸実施形態を示してきたが、本発明の第３の実施形態として、半導体基板（シリコン基板）、ＯＮＯ膜、ゲート電極（多結晶シリコン膜）の層構成からなる浮遊ゲートを有しない窒化膜電荷蓄積型の、いわゆるＭＯＮＯＳ型の半導体記憶装置に適用する。なお、埋め込みビットライン兼用のソース／ドレインを有し、ワードライン（ゲート電極）に平行なチャネルを持つ、いわゆる埋め込みビットライン型のＳＯＮＯＳ構造の半導体記憶装置に適用することも可能である。
【００６０】
図１２は、本発明の第３の実施形態を示すＭＯＮＯＳ型の半導体記憶装置の概略構成図であり、図１２（ａ）はその平面図、図１２（ｂ）は図１２（ａ）で示したＩ−Ｉ間の概略断面図、図１２（ｃ）は図１２（ａ）で示したＩＩ−ＩＩ間の概略断面図である。
【００６１】
図１２（ａ）に示すビット線９（Ｉ−Ｉ間）の断面を示す図１２（ｂ）について説明する。図１２（ｂ）に示すように、ＭＯＮＯＳ型の半導体記憶装置は、Ｐ型のシリコンからなる半導体基板１と、半導体基板１の表面に形成されたＮ＋拡散層からなるソース６及びドレイン７と、ＯＮＯ膜からなるゲート絶縁膜４と、ゲート絶縁膜４上に形成され、ワード線として機能するゲート電極５０と、ゲート絶縁膜４及びゲート電極５０の２層の側壁に保護膜として形成されたサイドウォール８とを備えている。
【００６２】
ドレイン７は、ソース６のＮ＋拡散層よりも低濃度で浅い低濃度不純物領域７ａと、低濃度不純物領域７ａよりも高濃度で深い高濃度不純物領域７ｂとで構成されている。高濃度不純物領域７ｂは、サイドウォール８をマスクとし、これに整合して半導体基板１の表層に形成されており、この高濃度不純物領域７ｂ上にドレインコンタクトホール形成部位７０が存在する。
【００６３】
また、サイドウォール８は、ソース６上を閉じるように構成されるとともに、ドレイン７の所定領域を開口するように構成されている。
【００６４】
続いて、図１２（ａ）に示すソース線１０の断面（ＩＩ−ＩＩ間）を示す図１（ｃ）について説明する。図１２（ｃ）に示すように、ソース線１０の断面については、ドレイン７の幅が狭く、ソース６の幅が広く形成されているため、ドレイン７上はサイドウォール８によって閉じられているが、ソース６上は所定領域を開口して形成されている。
【００６５】
ソース６は、Ｎ＋拡散層６と、高濃度不純物領域７ｂを形成するときに形成される高濃度不純物領域６ｂで構成される。高濃度不純物領域６ｂは、半導体基板１におけるゲート電極５０及びサイドウォール８の一方側に形成されており、この高濃度不純物領域６ｂ上にソースコンタクトホール形成部位６０が存在する。また、ソースコンタクトホール形成部位６０上にマスクを行い、追加のイオン注入による高濃度不純物領域６ｂが形成されないようにして、ソースコンタクトホール形成部位６０のオーバードーズに起因して発生する基板結晶欠陥等の問題を防止するように構成することも可能である。
【００６６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６７】
（付記１）半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にパターン形成されてなるゲート電極と、
前記ゲート電極の両側における前記半導体基板の表層に形成された一対の拡散層と、
前記ゲート電極の側面に形成された一対の側壁膜とを含み、
前記一対の拡散層のうち、一方の拡散層は、前記ゲート電極に整合して形成されるとともに、
他方の拡散層は、前記一方の拡散層に比して低不純物濃度で前記ゲート電極に整合して形成される低濃度不純物領域と、前記低濃度不純物領域に比して高不純物濃度で前記側壁膜に整合して形成される高濃度不純物領域とを有することを特徴とする半導体記憶装置。
【００６８】
（付記２）前記高濃度不純物領域にコンタクトホール形成部位を有することを特徴とする付記１に記載の半導体記憶装置。
【００６９】
（付記３）前記一方の拡散層上を前記側壁膜が覆っていることを特徴とする付記１又は２に記載の半導体記憶装置。
【００７０】
（付記４）前記高濃度不純物領域は、前記低濃度不純物領域よりも前記半導体基板の表面から深く形成されていることを特徴とする付記１〜３のいずれか１項に記載の半導体記憶装置。
【００７１】
（付記５）半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に島状にパターン形成され、電荷の蓄積を行う浮遊ゲートと、
前記浮遊ゲート上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上にパターン形成されてなる制御ゲートと、
前記制御ゲートの両側における前記半導体基板の表層に形成された一対の拡散層と、
前記制御ゲートの側面に形成された一対の側壁膜とを含み、
前記一対の拡散層のうち、一方の拡散層は、前記制御ゲートに整合して形成されるとともに、
他方の拡散層は、前記一方の拡散層に比して低不純物濃度で前記制御ゲートに整合して形成される低濃度不純物領域と、前記低濃度不純物領域に比して高不純物濃度で前記側壁膜に整合して形成される高濃度不純物領域とを有することを特徴とする半導体記憶装置。
【００７２】
（付記６）前記高濃度不純物領域にコンタクトホールの形成部位を有することを特徴とする付記５に記載の半導体記憶装置。
【００７３】
（付記７）前記一方の拡散層上を前記側壁膜が覆っていることを特徴とする付記５又は６に記載の半導体記憶装置。
【００７４】
（付記８）前記高濃度不純物領域は、前記低濃度不純物領域よりも前記半導体基板の表面から深く形成されていることを特徴とする付記５〜７のいずれか１項に記載の半導体記憶装置。
【００７５】
（付記９）半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する工程と、
前記ゲート電極の一方側における前記半導体基板の表層に不純物を導入し、一方の拡散層を形成する工程と、
前記ゲート電極の他方側における前記半導体基板の表層に前記一方側に比して低濃度に不純物を導入し、低濃度不純物領域を形成する工程と、
前記ゲート電極の側面に一対の側壁膜を形成する工程と、
前記ゲート電極及び前記側壁膜の前記他方側における前記半導体基板の表層に高濃度に不純物を導入して、前記低濃度不純物領域と一部重畳する高濃度不純物領域を形成し、前記低濃度不純物領域及び前記高濃度不純物領域からなる他方の拡散層を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【００７６】
（付記１０）前記高濃度不純物領域を、周辺回路領域の不純物拡散層と同時に形成することを特徴とする付記９に記載の半導体記憶装置の製造方法。
【００７７】
（付記１１）前記高濃度不純物領域を、当該高濃度不純物領域の形成部位のみを露出する形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする付記９又は１０に記載の半導体記憶装置の製造方法。
【００７８】
（付記１２）前記高濃度不純物領域を、前記一方の拡散層のコンタクトホール形成部位を含み前記ゲート電極と交差する形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする付記９又は１０に記載の半導体記憶装置の製造方法。
【００７９】
（付記１３）前記高濃度不純物領域を、前記一方の拡散層のコンタクトホール形成部位のみを覆う形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする付記９又は１０に記載の半導体記憶装置の製造方法。
【００８０】
（付記１４）前記側壁膜を、前記一方の拡散層上を覆うように形成することを特徴とする付記９〜１３のいずれか１項に記載の半導体記憶装置の製造方法。
【００８１】
（付記１５）前記高濃度不純物領域を、前記低濃度不純物領域よりも前記半導体基板の表面から深く形成することを特徴とする付記９〜１４のいずれか１項に記載の半導体記憶装置の製造方法。
【００８２】
（付記１６）半導体基板上に第１のゲート絶縁膜を介し、電荷の蓄積を行う島状の浮遊ゲートをパターン形成する工程と、
前記浮遊ゲート上に第２のゲート絶縁膜を介して制御ゲートをパターン形成する工程と、
前記制御ゲートの一方側における前記半導体基板の表層に不純物を導入し、一方の拡散層を形成する工程と、
前記制御ゲートの他方側における前記半導体基板の表層に前記一方側に比して低濃度に不純物を導入し、低濃度不純物領域を形成する工程と、
前記制御ゲートの側面に一対の側壁膜を形成する工程と、
前記制御ゲート及び前記側壁膜の前記他方側における前記半導体基板の表層に高濃度に不純物を導入して、前記低濃度不純物領域と一部重畳する高濃度不純物領域を形成し、前記低濃度不純物領域及び前記高濃度不純物領域からなる他方の拡散層を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【００８３】
（付記１７）前記高濃度不純物領域を、周辺回路領域の不純物拡散層と同時に形成することを特徴とする付記１６に記載の半導体記憶装置の製造方法。
【００８４】
（付記１８）前記高濃度不純物領域を、当該高濃度不純物領域の形成部位のみを露出する形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする付記１６又は１７に記載の半導体記憶装置の製造方法。
【００８５】
（付記１９）前記高濃度不純物領域を、前記一方の拡散層のコンタクトホール形成部位を含み前記制御ゲートと交差する形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする付記１６又は１７に記載の半導体記憶装置の製造方法。
【００８６】
（付記２０）前記高濃度不純物領域を、前記一方の拡散層のコンタクトホール形成部位のみを覆う形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする付記１６又は１７に記載の半導体記憶装置の製造方法。
【００８７】
（付記２１）前記側壁膜を、前記一方の拡散層上を覆うように形成することを特徴とする付記１６〜２０のいずれか１項に記載の半導体記憶装置の製造方法。
【００８８】
（付記２２）前記高濃度不純物領域を、前記低濃度不純物領域よりも前記半導体基板の表面から深く形成することを特徴とする付記１６〜２１のいずれか１項に記載の半導体記憶装置の製造方法。
【００８９】
【発明の効果】
本発明によれば、ショートチャネル効果を改善してプロミング効率を向上させるもドレインコンタクト抵抗の低減を図るという相反する２つの要請を満たしつつ、ドレイン耐圧を向上させた信頼性の高い半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体記憶装置の概略構成図である。
【図２】図１に示した第１の実施形態における半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、図１に示した第１の実施形態における半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、図１に示した第１の実施形態における半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図５】本発明の第２の実施形態における半導体装置の概略断面図である。
【図６】図５に示した第２の実施形態における半導体記憶装置の第１の製造方法を示す概略構成図である。
【図７】図５に示した第２の実施形態の変形例１における半導体記憶装置の製造方法を示す概略構成図である。
【図８】図５に示した第２の実施形態の変形例２における半導体記憶装置の製造方法を示す概略構成図である。
【図９】半導体記憶装置のドレインにおけるコンタクト抵抗の特性図である。
【図１０】半導体記憶装置のコアトランジスタの相互コンダクタンスｇｍの特性図である。
【図１１】半導体記憶装置のドレインの接合耐圧の特性図である。
【図１２】本発明の他の実施形態における半導体記憶装置の概略構成図である。
【符号の説明】
１　半導体基板（Ｐ型）
２　第１のゲート絶縁膜
３　浮遊ゲート
４　第２のゲート絶縁膜
５　制御ゲート
６　ソース
６ｂ　高濃度不純物領域
７　ドレイン
７ａ　低濃度不純物領域
７ｂ　高濃度不純物領域
８　サイドウォール
９　ビット線
１０　ソース線
１１　シリコン酸化膜（ＳｉＯ２膜）
１２　アモルファスシリコン（α−Ｓｉ）
１３　ＯＮＯ膜
１３ａ　酸化膜
１３ｂ　窒化膜
１３ｃ　酸化膜
１４　アモルファスシリコン
１５　シリコン酸化膜（ＴＥＯＳ）
２１〜２７　レジストパターン
５０　ゲート電極

Claims (10)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上にパターン形成されてなるゲート電極と、
    前記ゲート電極の両側における前記半導体基板の表層に形成された一対の拡散層と、
    前記ゲート電極の側面に形成された一対の側壁膜とを含み、
    前記一対の拡散層のうち、一方の拡散層は、前記ゲート電極に整合して形成されるとともに、
    他方の拡散層は、前記一方の拡散層に比して低不純物濃度で前記ゲート電極に整合して形成される低濃度不純物領域と、前記低濃度不純物領域に比して高不純物濃度で前記側壁膜に整合して形成される高濃度不純物領域とを有することを特徴とする半導体記憶装置。
  2. 前記一方の拡散層上を前記側壁膜が覆っていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 半導体基板と、
    前記半導体基板上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に島状にパターン形成され、電荷の蓄積を行う浮遊ゲートと、
    前記浮遊ゲート上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上にパターン形成されてなる制御ゲートと、
    前記制御ゲートの両側における前記半導体基板の表層に形成された一対の拡散層と、
    前記制御ゲートの側面に形成された一対の側壁膜とを含み、
    前記一対の拡散層のうち、一方の拡散層は、前記制御ゲートに整合して形成されるとともに、
    他方の拡散層は、前記一方の拡散層に比して低不純物濃度で前記制御ゲートに整合して形成される低濃度不純物領域と、前記低濃度不純物領域に比して高不純物濃度で前記側壁膜に整合して形成される高濃度不純物領域とを有することを特徴とする半導体記憶装置。
  4. 半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する工程と、
    前記ゲート電極の一方側における前記半導体基板の表層に不純物を導入し、一方の拡散層を形成する工程と、
    前記ゲート電極の他方側における前記半導体基板の表層に前記一方側に比して低濃度に不純物を導入し、低濃度不純物領域を形成する工程と、
    前記ゲート電極の側面に一対の側壁膜を形成する工程と、
    前記ゲート電極及び前記側壁膜の前記他方側における前記半導体基板の表層に高濃度に不純物を導入して、前記低濃度不純物領域と一部重畳する高濃度不純物領域を形成し、前記低濃度不純物領域及び前記高濃度不純物領域からなる他方の拡散層を形成する工程と
    を含むことを特徴とする半導体記憶装置の製造方法。
  5. 前記高濃度不純物領域を、周辺回路領域の不純物拡散層と同時に形成することを特徴とする請求項４に記載の半導体記憶装置の製造方法。
  6. 前記高濃度不純物領域を、当該高濃度不純物領域の形成部位のみを露出する形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする請求項４又は５に記載の半導体記憶装置の製造方法。
  7. 前記高濃度不純物領域を、前記一方の拡散層のコンタクトホール形成部位を含み前記ゲート電極と交差する形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする請求項４又は５に記載の半導体記憶装置の製造方法。
  8. 前記高濃度不純物領域を、前記一方の拡散層のコンタクトホール形成部位のみを覆う形状のレジストマスクを形成し、これを用いて不純物をイオン注入することにより形成することを特徴とする請求項４又は５に記載の半導体記憶装置の製造方法。
  9. 前記側壁膜を、前記一方の拡散層上を覆うように形成することを特徴とする請求項４〜８のいずれか１項に記載の半導体記憶装置の製造方法。
  10. 半導体基板上に第１のゲート絶縁膜を介し、電荷の蓄積を行う島状の浮遊ゲートをパターン形成する工程と、
    前記浮遊ゲート上に第２のゲート絶縁膜を介して制御ゲートをパターン形成する工程と、
    前記制御ゲートの一方側における前記半導体基板の表層に不純物を導入し、一方の拡散層を形成する工程と、
    前記制御ゲートの他方側における前記半導体基板の表層に前記一方側に比して低濃度に不純物を導入し、低濃度不純物領域を形成する工程と、
    前記制御ゲートの側面に一対の側壁膜を形成する工程と、
    前記制御ゲート及び前記側壁膜の前記他方側における前記半導体基板の表層に高濃度に不純物を導入して、前記低濃度不純物領域と一部重畳する高濃度不純物領域を形成し、前記低濃度不純物領域及び前記高濃度不純物領域からなる他方の拡散層を形成する工程と
    を含むことを特徴とする半導体記憶装置の製造方法。
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