TWI289929B - Semiconductor memory device and method of manufacturing the same - Google Patents

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TWI289929B
TWI289929B TW092124136A TW92124136A TWI289929B TW I289929 B TWI289929 B TW I289929B TW 092124136 A TW092124136 A TW 092124136A TW 92124136 A TW92124136 A TW 92124136A TW I289929 B TWI289929 B TW I289929B
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concentration impurity
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Hideki Komori
Hisayuki Shimada
Yu Sun
Hiroyuki Kinoshita
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Fujitsu Ltd
Spansion Llc
Advanced Micro Devices Inc
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Description

1289929 玫、發明說明 [發明所屬之技術領域] 本發明係有關於半導體記憶裝置及其製造方法，特別 疋有關於能極佳地適用於具有浮動閘極（floating gate)之 非揮發性記憶體之相關技術。 [先前技術] ^ 即使切斷電源亦能繼續保持資料之半導體記憶裝 :#置’近年來係廣泛地為電氣化製品所使用。半導體記憶裝 置中心具有不能寫入程式之R〇M(Read-Only Memory，唯 讀型記憶體）；雖能寫入程式，但一旦寫入即無法消除之 PR〇M(Programmable Read-Only Memory，可程式唯讀記憶 體）；以電氣的方式進行寫入，以紫外線照射進行消除之 EPR〇M(Erasable Programmable Read-Only Memory，可抹 除式化唯璜圮憶體）；以及寫入·消除均以電氣的方式進 行之 EEPR〇M(Electi:iCally Erasable Pr〇grammable Read- g〇nly Memory，電子式可抹除程式化唯讀記憶體）。快閃記 憶體（flash memory)係包含於EEpR〇M，並能以電氣的方式 將全部核心電晶體（c〇re transist〇r)之記憶予以一次消除。 而進行。寓入係藉由施加正 低的電壓於；及極的方式，以 “在決閃°己〖思體中，自通道部或源極/汲極往浮動閘極的 電荷之寫人·消除’係使用熱電子（hQt 士⑶⑽）或富爾諾 罕（Fowler Nordheim)通道電流而進行。在任一方法中對 浮動閘極施加電壓’均係透過位於浮動問極上的控制閘極 的黾壓於控制閘極，並施加較 貝丁存自通道區域往浮動閘極的 315013 6 1289929 兒荷。此外，消除係以控制 壓於源極·汲極或通道區域 行。此外，讀出係施加正的 的電壓於汲極而進行。 問極作為接地，並施加正的電 而自浮動閘極引出電荷而進 電壓於控制閘極，並施加較低 此處，在含有快閃記憶體之半導體記憶裝置中，當為 N型電晶體時，以記憶體單元（_。7 eell)的核心電:體 之源極和没極形成方法而言’没極係注人N型雜質離子， 源極係在以高劑量之N型雜質形成源極線之後注人離子而 形成。彳木用上述之形成方法係根據如下之理由。為了在進 行寫入動作時產生充分的熱電子並提升程式設計效率，在 核心電晶體之汲極方面並未採用LDD(LighUy_D()ped
Drain，低摻雜汲極）構造，而必須例如以較高劑量〇 X i〇I4/cm2以上）將坤進行離子注入。但，在另一方面，若將 汲極形成高雜質濃度，則由於會有短通道效應（sh〇rt channel effect)之顧慮’故無法如在—般的 CMOS(Complementary Metal Oxide Semiconductor,互補金 成高劑量。 如上述’在形成半導體記憶裝置之汲極時，由於有必 要以較源極形成時之離子注入劑量更低的劑量而施以離子 注入，故具有汲極接觸電阻變高之問題。進而伴隨於此， 由於以較低劑量之離子注入而形成pN接合，故接合較淺， 且PN接合之遷移區域接近基板表面，而亦具有無法達成 提升汲極之P N接合的耐壓之問題。 氧半‘體）半導體製程中所使用之電晶體的源極汲極般作 7 315013 1289929 [發明内容] 本發明係有鑑於前述的問題點而開發者，其目的在於 實現能滿足改善短通道效應而提升程式設計效率和達成降 低没極接觸電阻等2項相反的要求，並具有能提升汲極財 壓之南信賴性的半導體記憶裝置及其製造方法。 本發明之半導體記憶裝置，其特徵在於：纟有：半導 把基板:閘極絕緣膜’其係形成於前述半導體基板上；閘 其^圖案化方式形成於前述閘極絕緣膜上而形成； -對擴散層’其係形成於前述M極兩側之前述半導體基板 :表層二以及’一對側壁膜’其係形成於前述問極的側面； ;;中’ W述-對擴散層之中’ 一方之擴散層係整合於前述 二=形成’：時另一方之擴散層係含有：低濃度雜質區 二：:：較前述一方之擴散層具更低的雜質濃度且整合 、刖述閘極而形成；以及，高濃 、曲A 又濉貝^域，其係以較前 丨=度雜質區域具更高的雜質濃度且整合於前述側壁膜 本2之其他形態之半導體記憶裝置，其特徵在於： 3有.+ v體基板；第丨 導卿其把U ·- 巴、，彖搞，其係形成於前述半 •肚土反上，浮動閘極，其係以 ^ ^ 1 pa , 木化方式形成島狀於前 述弟1閘極絕緣膜上，並貯存電 #报士认二 订’弟2閘極絕緣膜，其 係形成於則述浮動閘極上；控制 來成於么— 柽，其仏以圖案化方式 y成刖述弟2閘極絕緣膜上而成· $ ϋ Λ於俞、+、Μ 战’ 一對擴散層，其係形 、，心彳工制閘極之兩側的前述 及，一對辟▲ k牛¥體基板的表層；以 月吴，其係形成於前逃控制閑極的側面；其中， 315013 8 1289929 所迷一對擴散層之中，一方之擴散層係整合於前述控制閘 蛋而形成’同時另一方之擴散層係含有：低濃度雜質區域， 其係以較前述一方之擴散層具更低的雜質濃度且整合於前 4控制閘極而形成；以及，高濃度雜質區域，其係以較前 4低濃度雜質區域具更高的雜質濃度且整合於前述側壁膜 而形成。 、 +赞明之半導體記憶裝置之製造方法，其特徵在於含 有·透過閘極絕緣膜以圖案化方式形成閘極於半導體基板 上之製程；導入雜質於前述閘極之一方側之前述半導體基 板的表層，而形成一方之擴散層之製程；導入比前述一方 側較低濃度之雜質於前述閘極之另一方側之前述半導體基 板的表層，並形成低濃度雜質區域 土 膜於么、+、日日 &心衣枉，形成一對側壁 膜於刖述閘極之側面之製程；以及，導 儿、+、日日丄 命八阿濃度之雜質於 則述閘極和前述側壁膜的前述 、、 的#层二 万惻之則述半導體基板 ^層’而形成與前述低濃度雜質區域 ” 雜質區域，並形成由前述 ：〜辰度 貝£域所組成之另一方之擴散層之製程。 又才隹 半導體記憶裝置之製造方法之其他形能 含有··透過第i間極絕緣膜以圖案化方切读特徵在於 存之島狀浮動閉極於半導體基板上之製程二電荷貯 絕緣膜以圖宰化方+ & 透過第2閘極 ㈡木化方式形成控制閘極於前 程；導入雜質於前述控制閉極之另一方例極上之製 板的表層’並形成-方之擴散層之製程：導二半導體基 側更低濃度之雜質方κ二 較兩述一方 又心硪貝於月述控制閘極 方側之前述半導 315013 9 1289929 體基板的表層，並形成低濃度雜質區域之.， 側壁膜於前述控制閘極之側面之製裎；以：’：形成—對 之雜質於前述控制閘極和前述側壁膜之 2入高濃度 述半導體基板的表層，而形成與前述低漠；二:：側之前 重疊之高濃度雜質區域，並 ^貝區域局部 _ 成由月迷低濃度雜皙F埒』 削述咼濃度雜質區域所組成之另一方之；°σ… [實施方式] e放層之製程。 以下雖列舉實施例而詳細說明本發 侷限於此等實施例，則自無爭議。 ·明亚不 性質以及各種利益，係藉由附加之圖：和=明r寺徵、 例的詳細說明而更形明確。 ^之表佳實施 …:下’參閱附加之圖式而說明有關於本發明之 4裝置及其製造方法之具體的各種實施形態。把 (第1實施形態） " 首先，說明有關於本發明之第1實施形態。在本實施 2態中係揭露舰（非或）型之快閃記憶體作為半導體記憶 裝置。 弟1 A圖至第ic圖係本發明之第1實施形態之快閃記 :隐體之概略構成圖，第1A圖係半導體記憶裝置之平面圖， 第1B圖係第1A圖所示之w間的概略截面圖，第1C圖 係第1A圖所示之IMI間的概略載面圖。其中，本實施形 態為方便起見，而僅圖示快閃記憶體之記憶體單元區域， 並省略其週邊電路區域之圖示等。 第1貝％形怨之快閃記憶體的主要構成一 315013 10 1289929 •該快閃記憶體係設置有形成於列方向之字組線（word hne)(控制閘極）5、以及配線於行方向並和汲極7相連接之 位元線（bit line)9，且島狀的浮動閘極3係以陣列狀設置於 和字組線5下的位元線9相交叉位置上而構成。此外，在 仃方向對特定數的每一位元線9設置有和源極6相連接之 源極線1 〇。 在字組線5之間係交互地形成有源極6和汲極7，在 源極6係設置有用以取得接地之源極接觸孔形成部位的， 在汲極7則係在和位元線9相交叉之各部，設置有用以進 行寫入之汲極接觸孔形成部位7 〇。 在位凡線9進行配線的u之間，係形成窄幅寬的源 極6，且形成寬幅寬的汲極7，此外，在源極線ι〇進行配 、泉的II-II之間，係形成寬幅寬的源極6，且形成窄幅寬的 沒極7。 繼之說明有關於表示第丨A圖所示之位元線以〗」間） 之截面的第1B圖。 本實施形態之快閃記憶體係具備：半導體基板丨，其 係由P型之矽所組成；源極6和汲極7，其係由形成於半 導體基板1表面的N+擴散層所組成；第1閘極絕緣膜2， 其係形成於_ |體基板i上；浮動閘極3，其係在各個記 十思體單兀以島狀形成於第丨閘極絕緣膜2上，並進行貯存 包荷，第2閘極絕緣膜4，其係由形成於浮動閘極3上之 ΟΝΟ胰（氧化膜/氮化膜/氧化膜）所組成；控制閘極$，其係 形成於第2閘極絕緣膜4 ±，並構成字組線；以及，側壁 II 315013 1289929 (side wall)8，其係 浮動閘極3、第2 側壁。 乍為保°隻膜而形成於第1閘極絕緣膜2、 閘極絕緣膜4、以及控制閘極5之4層的 汲極7仏由下列所構成· J T稱成·低濃度雜質區域7a，其係較 源極6具更低的雜質澧声 y 、又較乂 ；以及，高濃度雜質區域 7b，其係和低濃度雜質區 、 飞/a局部重疊，並較其具更高的 雜質漢度且較深；其中，低：賃序、 氏/辰度一貝區域7 a係整合於控制 閘極5而形成，同時；i；、、建# & 。/辰度亦隹貝區域7 b係整合於側壁8 而形成，並於該高濃度雜皙F德 辰沒硪貝&域7b上的特定部位存在有汲 極接觸孔形成部位7 0。 ， 此外’側^ 8係、除了後述之源極接觸孔形成部位60 之近傍之外’ α能覆蓋源極6的表面並將此封閉之方式而 形成’同時並以能露出沒極7表面之特定區域的方式而形 成開啟形狀。 繼之說明有關於表示第丨Α圖所示之源極線1〇之截面 1(11-11間）的第1C圖。 有關於源極線10的截面，由於係形成窄幅寬的汲極 7，且形成寬幅寬的源極6，故汲極7上雖係藉由側壁8而 予以封閉，但源極6上則係將特定區域作成開口而形成。 源極6主要係由N +擴散層所形成，且僅在源極接觸孔 形成部位60的近傍具有高濃度雜質區域6b而構成。 一第1實施形態之快閃記憶體的製造方法— 繼之，說明本發明之第1實施形態之快閃記憶體之製 造方法。 315013 1289929 第2A圖至第4圖係依製程順序而表示第iB圖之快閃 δ己fe、體之製造方法的概略載面圖。 首先，如第2 A圖所示，在由P型之石夕所組成之半導 體基板 1 例如藉由 LOCOS(Local 〇xidati〇n 〇f SiHc〇n，石夕 局部氧化）法等而形成元件分離構造（未圖示），並劃定元件 活性區域之後，以溫度85(rc至1〇5〇t：之溫度條件而將半 月豆基板1的表面進行高溫加熱，並形成膜厚至i 之氧化矽膜（Si02膜）U。此處係將半導體基板i的表面作 為元件活性區域而圖示。 繼而如第2B圖所示，使用CvD法（Chemical Vapor Deposition，化學蒸氣沈積法）而堆積膜厚5〇nm至2〇〇nm 之掺雜有鱗（P)的濃度約為〇1x 1〇2G/cm3至3χ 1〇2()/cm3之 非晶矽（α-Si) 12。此處亦可使用多晶矽（p〇iy_siHc〇n)以取 代非晶矽（amorphous silicon)。 接著如第2C圖所示，在藉由微影法（ph〇t〇 ihh〇graphy) 而^/成光阻圖案2 1於非晶石夕1 2上之後，以光阻圖案2 1 作為遮罩（mask)而施以乾式姓刻（dry etching)，而形成由非 曰曰矽12所組成之洋動閘極3、以及由氧化矽臈（§丨〇2膜）i i 所組成之第1閘極絕緣膜2。 繼之，在藉由使用〇2電漿之灰化處理等而將光阻圖案 21予以去除之後，如第2D圖所示，形成QN〇膜13。具 肢而a ，其係藉由在溫度7〇〇亡至8〇〇。〇之條件下的 法而形成膜厚4nm至7nm之氧化膜na，接著，藉由在溫 度700°C至80(TC之條件下的CVD法而形成膜厚8】_至 3J50I3 13 1289929 1 〇ηΐΏ的氮化膜1 3 b於氧化膜1 3 a上，進 °Γ 5 運而錯由在溫度900 (：至1000 c的條件下之熱氧化而 ϋ n 0 人码异4nm至7nm之 礼化膑Ijc於氮化膜13b上。 & μ λ、…β ι 噌係作為ΟΝΟ膜13 成·子動開極3和控制閘極5之間的電介質膜。 $繼而如第3Α圖所示，使用CVD法而堆積膜厚⑽· 3〇〇nm 之摻雜有磷（P)的濃度 2x 102〇/cm3 至 3x 1〇21/cm3 之非晶石夕或多晶石夕14。進而藉由微影法而形成電極形狀之 先阻圖案22 ^非晶碎14上。此處，亦可使用多晶石夕以取 代非晶咳。 ^繼而如第3B圖所示，以光阻圖案22作為遮罩而施以 乾式蝕刻，而形成由非結晶矽14所組成之控制閘極5、以 及由ΟΝΟ膜丨3所組成之第2閘極絕緣膜4。 繼之’藉由使用〇2電漿之灰化處理等而將光阻圖案 22予以去除之後，如第3C圖所示，藉由微影法而形成光 阻圖亦2 3 ’其係具有路出半導體基板1表面之控制閘極$ _^之一方側’亦即露出形成源極6之形成部位的半導體基板 1表面之形狀。此後，以光阻圖案23作為遮罩，並將坤（As) 以加速能量20keV至60keV、傾斜角約〇。、劑量1χ 10〗5/cm2至6x l0i5/cm2之條件而施以離子注入，而形成作 為核心電晶體之N型擴散層的源極6。 繼之，藉由使用〇2電漿之灰化處理等而將光阻圖案 2 3予以去除之後，如第3 D圖所示，藉由微影法而形成光 阻圖案2 4，其係具有露出半導體基板1表面之控制閘極5 之另/方側，亦即露出形成源極7之形成部位的半導體基 14 315013 1289929 板1表面之形狀。此後’以光阻圖案2 4作為遮罩，並將石申 (As)以加速能量20keV至60keV、傾斜角約〇。、劑量〇 j X 1015/cm2至〇·8χ l〇15/cm2之條件而施以離子注入，而形 成較形成源極6時濃度更低之N型擴散層之較淺的低濃度 雜質區域7 a。由第3 D圖亦可得知，由於没極7側係低漢 度雜質區域7a，故形成較淺的PN接合之遷移區域，而由 於源極6側係較低濃度雜質區域7a具更高濃度之n型擴 散層，故形成較深的PN接合之遷移區域。 繼之’藉由使用〇2電漿之灰化處理等而將光阻圖案 24予以去除之後’如第4A圖所示，藉由CVD法而全面堆 積膜厚5〇nm至15〇請之氧化矽膜（TE0S tetraethyl orthosilicate，原矽酸四乙酯）15。此處，亦可使用氮化矽膜 以取代氧化矽膜。 繼而如第4B圖所示，藉由反應性離子蝕刻 Reactive Ion Etch)等而將氧化矽膜丨5的全面施以異向性蝕 刻（回蝕（etchback))'並殘留氧化矽膜15於第i閘極絕緣 膜2、浮動閘極3、第2閘極絕緣膜4、以及控制閘極5之 4層的兩側面’而且，以封閉源極6的表面，並使汲極7 的低濃度雜質區域7a的表面作成開口的方式而形成側壁 8。但’在該情形時，對應於第1C圖之戴面的部份，亦； 在源極接觸孔形成部位6〇的近傍中，側壁8係以封閉沒極 7的表面，並將源極6上的特定區域作成開口之方式 成。 ^ 繼之，如第4C圖所*，全面地將石申（As)以加速能量 315013 15 1289929 1 OkeV至80keV、傾斜角約〇。、劑量 Μ 9 χ 10 /cm2 至 6χ 10 /cm-的條件而追加施以離子注入， 及形成較形成低澧 度雜質區域7a時濃度更高且較深之N ^ 支顆政層的高漬声 雜質區域7b於半導體基板i之控制閘極5和側壁8之另： 方側。此外，此時在對應於第1C圖的截面之告:份中，對 於源極6高濃度雜質區賴係形成於半導體基板丄 閘極5和側壁8之一方側。該追加 再卞/主入製程，由於
能和形成週邊電路區域之源極/汲極同時進行，故無須增加 製程’即可形成高濃度雜質區域7b。 此後，形成覆蓋全面之層間絕緣膜（未圖示），並分別 形成接觸孔於該層間絕緣膜之㈣7的汲極接觸孔形成部 位70和源極6的源極接觸孔形成部位6〇。然後，透過源 極接觸孔形成部位60和汲極接觸孔形成部位7〇 ,而形成 和源極6與汲極7作電性連接的位元線9、源極線1〇，並 完成本實施形態之快閃記憶體。 % 根據本實施形態，由於係在汲極接觸孔形成部位70 由低濃度雜質區域7a和高濃度雜質區域7b形成汲極7， 故能藉由低濃度雜質，區域7 a來抑制短通道效應，同時並能 藉由高濃度雜質區域7b來減低和汲極7的位元線9之接觸 電阻（contact resistance) 〇 此外，由於於汲極7具備高濃度雜質區域7b，故相較 於例如習知之僅由低濃度雜質區域7a而構成者（參考第4B 圖之狀態），由於能將PN接合遷移區域作成距離半導體基 板1的表面較深之狀態，故能提升pN接合部的耐壓。 16 315013 1289929 此外，使，得在週邊電路區域的汲極/源極的擴散層形成 時追加施以# 4C ϋ白勺離子；；主入，故無須追加製程，即能 達成（V低及極7之接觸電阻或提升接合部之耐壓。 (第2實施形態） 繼之，說明有關於本發明之第2實施形態。本實施形 悲雖和第1貝施形態同樣地揭露n〇r型之快閃記憶體作為 半導體圯feI置’自’其差異在於形成汲極的形態為不同 之點。其中，㈣於第i實施形態所說明之構成要件等係 記為相同的符號。 本實施形態係在第1A圖之源極接觸孔形成部位60上 施以遮罩，且不施以第4C圖之追加的離子注入，而藉此 防止起因於源極接觸孔形成部位60的過度劑量所產生之 基板結晶缺陷等問題。 —第2實施形態之快閃記憶體的主要構成一 第5A圖至第5C圖係本發明之第2實施形態之快閃記 憶體的概略構成圖，第5A圖係其平面圖，第5B圖係第 5A圖所示之Μ間的概略截面圖，第5C圖係第5a圖所示 之II-II間的概略截面圖。 第2實施形態之快閃記憶體，其有關於第5A圖之卜工 間之截面’雖係和表示第1實施形態之快閃記憶體之第1B 圖相同，但，有關於第5 A圖之II-II間的截面，其和表示 第1實施形態之快閃記憶體的第1C圖並不相同，其係以 未形成高濃度雜質區域6b於源極6之方式所構成。據此， 除了上述第1實施形態之各功效之外，亦能防止起因於源 315013 17 1289929 極接觸孔形成部位60的過度劑量所產生之基板結晶缺陷 等問題，進而能製造信賴性較高之半導體記憶裝置。 一第2實施形態之快閃記憶體之製造方法一 第6A圖至第6C圖係表示第2實施形態之快閃記憶體 之製造方法的概略構成圖，第6A圖係其平面圖，第6b圖 係第6A圖所示之I-Ι間的概略截面圖，第6C圖係第6A 圖所示之II-II間的概略截面圖。 # 此處係首先經由第2A圖至第4B圖之各製程。 繼之，如第6A圖至第6C圖之各圖所示，形成光阻圖 案25。此處，光阻圖t 25係以能遮罩所有核心電晶體之 源極6的形成部位的方式，>v〇L著控制閘極$而形成。亦即 如第6C圖所示，形成亦能覆蓋源極接觸孔形成部位⑽之 近傍（在第1實施形態中係為開口之區域）上之形狀。在該 光阻圖案25形成後，全面地將石申（As)以加速能量⑽以至
80keV、傾斜角約 〇。、劑量 lxi〇15/cm2 至 6xi〇i5/cmM ^條件而追加施以離子注入，在第6B圖所示之位元線9(m 間）之截面中、係和第4C圖相同地，於半導體基板i之控 制閘極5和側壁8之另-方側形成較形成低濃度雜質區域 7"寺濃度更高且較深t N型擴散層的高濃度雜質區威 另方面，在第6C圖所示之源極線1〇(π_π間）之截 面中’由於光阻圖t 25係將源極6上予以遮罩，故無須追 力:進行離子注入，而未形成帛⑴圖所示之高濃度雜質區 域6b 〇 士匕後’藉由使用 〇2甩致之灰化處理等而將光阻圖案 315013 18 1289929 I5八予;去除，且形成能覆蓋全面之制絕緣膜（未圖示）， 邱：成接觸孔於該層間絕緣膜的沒極7之汲極接觸孔 形成# 70和源極6之源極接觸孔形成部位60。接著， 透過源極接觸孔形成部位6〇和汲極接觸孔形成部位70, 而形成和源極6與汲極7作電 1Λ 、， 卩私改連接之位兀線9、源極線 ，亚完成本實施形態之快閃記憶體。 此處’說明有關於第2實施形態之各種變形例。 變形例1 弟7Α圖至第7C圖係表示第2實施形態之變形命"中 的快閃記憶體製造方法之概略構成圖，第7α圖係其平面 圖，第7Β圖係第7Α圖所示之w間的概略截面圖，第7c 圖係第7Α圖所示之Π_Π間的概略戴面圖。 在該變形例1中，首先經由第2Α圖至第4Β圖之各製 程。 繼之，如第7Α圖至第7Γ同—&门" u王弟7C圖之各圖所示，藉由微影法 而形成光阻圖t 26。此處’光阻圖案％係以能遮罩源極 接觸孔形成部位60之方式’沿著源極線⑺上而形成。在 該光阻圖案26形成後，全面地將砷（As)以加速能量ι〇ι^ν 至8〇keV、傾斜角約（Γ 、劑量1χ 1〇15/cm2至& 1〇15/咖2 的條件而追加施以離子注入，在第75圖所示之位元線9(μ 間)之截面中’係和第4C圖相同地，於半導體基板i之控 制閘極5和側I 8之另一方側形成較形成低濃度雜質區域 7a時濃度更高之N型擴散層白勺高濃度雜質區域％。另一 方面’在第7C圖所示之源極線]g(IMi間）之截面中，由 315013 19 1289929
於光阻圖案9 6 #將：、、/5托a L 、 〜iT、將源極6上予以遮罩，故無須追加進行離 子/主入μ而未形成第1 C圖所示之高濃度雜質區域6b。 此伋’藉由使用〇2電漿之灰化處理等而將光阻圖案 一6 ^ 乂去除’且形成能覆蓋全面之層間絕緣膜（未圖示）， 並刀別化成接觸孔於吕亥層間絕緣膜的沒極7之沒極接觸孔 七成4位70和源極6之源極接觸孔形成部位。接著， 透過源極接觸孔形成部位6〇和及極連接孔形成部位川， •而形成和源極6盘汲搞7你+ a、土 ^ 〇，、及位/作電性連接之位元線9、源極線 1 〇，並元成本實施形態之快閃記憶體。 月）述之第2貫施形態之遮罩圖案中，雖因為被嚴格要 求與線寬相定位，而需要使用有DUV(Deep mtra_vi〇iet， 深紫外光)線之臨界層(critical layer)，但，變形例i之遮 罩圖案由方、月b進行較覓幅（〇·4μπι至1 ·5μιη)之圖案佈局 (pattern layout)，故使用ϊ線之曝光裝置即可。據此，而具 有於製程中降低成本之優點。 g變形例2 第8A圖至第8C圖係表示第2實施形態之變形例2中 的快閃記憶體製造方法之概略構成圖，第8A圖係其平面 圖，第8B圖係第8A圖所示之I-〗間的概略截面圖，第8匸 圖係第8A圖所示之II-II間的概略截面圖。 在第3製造方法中，首先經由第2A圖至第4B圖之各 製程。 σ 繼之，如第8 Α圖至第8 C圖之各圖所示，藉由微影去 而形成光阻圖案27。此處，光阻圖案27係形成僅遮罩源 315013 20 1289929 極接觸孔形成部位60之形狀。在該光阻圖案27形成後， 全面地將珅（As)以加速能量1〇 keV至80keV、傾斜角約〇 。、劑量lx l〇i5/cm〗至6χ 1〇义cm2的條件而追加施以離 子注入，在第8B圖所示之位元線9(M間）之截面中，係和 第4C圖相同地，於半導體基板丨之控制閘極5和側壁8 之另一方側形成較形成低濃度雜質區域7a時濃度更高之 N型擴散層的高濃度雜質區域7b。另一方面，在第8c圖 所示之源極線！0(Π-Π間）之截面中’由於光阻圖案U ^ 將㈣6上^料，故無須追加進行料注人，而未形 成第1 C圖所示之高濃度雜質區域6b。 y -傻，錯由使用02電漿之灰化處理等而將光阻圖案 27予以去除，且形成覆蓋全面之層間絕緣膜(未圖示卜並 2形成接觸孔於該層間絕緣膜的難7之及極接觸孔形 、部位7G和源極6之源極接觸孔形成部。接著 過源極接觸孔形成部位6G和及極接觸孔形成部位Μ ,而 與汲極7作電性連接之位元線9、源極線Μ, 凡成本貫施形態之快閃記憶體。 前述之第2實施形態之遮罩圖案中，久 求與線寬相定位，而需要使用有贿 广要 蠻报办,。 、水炙^界層，但， 之遮罩圖案’由於能進行較寬幅(。 之圖案佈局，故以使用！線之曝光裝 · μ ) 有於製程中降低成本之優點。 冑此，而具 接著，說明有關於第9圖至第u圖 的特性檢註結果。該檢註結果係對於 :、閃記憶體 牡弟4C SI之製程中 315013 21 1289929 追加施以離子注入，而於汲極7形成高濃度雜質區域7b 下所產生之快閃記憶體的特性進行檢證者。作為進行檢言疋 之快閃記丨思體’ X係未追加施以離子注入之第4B圖所禾 者，Y係追加施以離子注入之第1A圖至第1 C圖所示者， Z係追加施以離子注入之第5 A圖至第5 C圖所示者。 第9圖係各快閃記憶體（χ、γ、z)之汲極7之接觸電 阻的特性圖。在第9圖中，對該快閃記憶體所形成的j個 丨半導體晶圓進行各部位測定，此外’橫軸係表示測定個數。 如第9圖所示，得知相對於快閃記憶體χ之接觸電阻 值，快閃記憶體γ牙口 7夕to + ——^ 牙Z之接觸電阻明顯減低，且電阻值呈 安定狀態。據此可實證蕤ώ A势 十、 貝。且糟由在弟4C圖之製程中追加施以 離子注入’而於汲極逵技 々u 運接孔化成部位7〇形成高濃度雜質區 成几之措施’可提升接觸部之信賴性。 第1 〇圖係各快閃記I音髀r 亙恭逡 U月五（x、γ、Z)之核心電晶體的相 互私ν gm之特性圖。在 1行對1個半導體裝置進 也、軸係表不測定個數。 如弟10圖所示，得知相對 體丫和相對於快閃記憶體X，快間記憶 々乙之相互電導g之佶織古 由於汲極7 $ & > f m 又N，且特性提升。此係藉 位7形成南濃度雜質區域 電阻較低且 、 A 7b之措施，而能實証接觸 第1 1 mj體之信賴性。 1圖係各快閃記情俨Γ 塵的特性圖。在第u圖;；n Z)之汲極7之接合耐 個半導體晶圓進行各部位^以快閃記憶體所形成的1 數。 、t 此外，橫軸係表示測定個 315013 1289929 β如第11圖所示，得知相對於快閃記憶體χ之接合耐 壓，快閃記憶體Υ和Ζ之接合耐壓明顯提升。據此，可實 。兄4由在第4 C圖之製程令追加施以離子注入，而於汲極7 形成距離半導體基板1的表面較深的高濃度雜質區域7b 之措施，可提升沒極7的接合耐壓。 (弟3貫施形態） 關於適用本發明之半導體記憶裝置，雖已揭示適用 n〇r型快閃記憶體之各實施形態，但本發明之第3實施形 態則適用於未具有由半導體基板（矽基板）、ΟΝΟ膜、閘極 (多晶石夕膜）之層構成所成之浮動閘極的氮化膜電荷貯存型 之所谓的 MONOS 型（Metal Oxide Nitride Oxide Silicon
Type)半導體記憶裝置。其中，亦可適用於具有兼用嵌埋位 元線之源極/汲極，並具有平行於字組線（閘極）之通道之所 吞月的嵌埋位元線型 SONOS(Silicon Oxide Nitride Oxide Silicon)構造的半導體記憶裝置。 第12A圖至第12C圖係表示本發明第3實施形態之 MONOS型半導體記憶裝置之概略構成圖，第12A圖係其 平面圖’第12B圖係第12A圖所示之I-Ι間之概略截面圖， 第12C圖係圖12所示之π-π間的概略截面圖。 以下說明有關於表示第12A圖所示之位元線9(1-1間） 之截面的第12B圖。如第12B圖所示，MONOS型半導體 A憶裝置係具備：半導體基板卜其係由P型之矽所組成； 源極6和汲極7，其係由形成於半導體基板1表面之n+擴 月欠層所組成，閘極絕緣膜4，其係由〇N 0膜所組成；閘極 23 315013 1289929 川，其係形成於閘極絕緣膜4上，並作為字組線而發揮功 月匕’以及’側壁8 ’其係作為保護膜而形成於閘極絕緣獏* 和閘極50之2層的側壁。 、’及極7係由下列所構成：低濃度雜質區域7a，其係較 =極6之N擴散層濃度更低且較淺；以及，高濃度雜質區 b其仏車乂低浪度雜質區域7a濃度更高且較深。 问/辰度雜質區域7b係將側壁8作為遮罩，並整合於 丨此而形成於半導體基板1的表層，且在該濃度雜質區域7b 上存在有汲極接觸孔形成部位7〇。 此夕卜側壁8係以封閉源極6上之方式而構成，同時 亦以將汲極7之特定區域作成開口之方式而構成。 接著說明有關於表示第12八圖所示之源極、線1〇之截 面（II-II間）的第lc圖。如 10 . ^ ^ 1 弟DC圖所不，有關於源極線 υ之截面，由於形成汲極7 % H h η ‘較乍、源極6之幅寬較 ^故及極7上雖係藉由㈣ •上則係將特定區域作成開口 ^彡^ —源極 源極6係由Ν+擴散層以及 、曲 時所形成之高漠产，所&< '形成同浪度雜質區域7b 又亦隹貝£域6b所構 6b係形成於半導俨其姑〗+ 。廣度雜貝區域 千蛤肢基板】之閘極5〇 且在該高濃度雜質區域6b上 之—方側， 6〇。此外，亦可藓由| 有源極接觸孔形成部位 了精由在源極接觸孔 罩，且並未形成有因追加進行 / ° 〇上施以遮 質區域0b，而可ρ ,入而產生的高濃度雜 度劑量所產生之η…A #觸孔形成部位60的過 之基板結晶缺陷等問題而構成。 315013 24 1289929 (產業上之利用性） 根據本發明，即能實現可滿足改善短通道效應而提升 程式設計效率和達成降低汲極接觸電阻等2個相反的要 求，而且可提升汲極耐壓之信賴性高的半導體記憶裝置。 [圖式簡單說明] 第1A圖至第1C圖係本發明第1實施形態之半導體記 憶裝置的概略構成圖。 第2A圖至第2D圖係依製程順序而表示第1 a圖至第 1 C圖所示之第1實施形態之半導體記憶裝置製造方法的 概略截面圖。 第3 A圖至第3D圖係接續第2D圖，且依製程順序而 表不第1A圖至第1 C圖所示之第丨實施形態之半導體記憶 裝置製造方法的概略截面圖。 第4A圖至第4C圖係接續第3D圖，且依製程順序而 表示第1A圖至第1 C圖所示之第丨實施形態之半導體記憔 裝置製造方法的概略截面圖。 〜 第5 A圖至第5C圖係本發明第2實施形態之半導體記 憶裝置的概略構成圖。 第6A圖至第6C圖係表示第5A圖至第5C圖所示之 第2實施形態之半導體記憶裝置製造方法的概略構成圖。 第7A圖至第7C圖係表示第5A圖至第5C圖所示之 第2實施形態之變形例1之半導體記憶裝置製造方法的概 略構成圖。 第8A圖至第8C圖係表示第5A圖至第5C圖所示之 25 315013 1289929 第2實施形態之變形例2之半導體 略構成圖。 1衣w方法的概 第9圖係半導體記 圖 gm的 圖0 憶裝置之汲極之接觸電阻的特性 第® 半導體記憶裝置 特性圖。 电日日虹之相互電導 第11圖料導體記憶裝置线極之接合 耐壓的特性 第12A圖至第12c圖係*政nn… u知、本發明第3實 記憶裝置之概略構成圖。 ' 施形態之半導 體 5 6b、•7a 9 11 13 13b 50 70 半導體基板 2 浮動閘極 4 控制閉極 6 高濃度雜質區域 7 低濃度雜質區域 8 位元線 10 氧化矽膜 12 〇N〇膜 13 氮化膜 21 閘極 60 >及極接觸孔形成部位 第1閘極絕緣膜 第2閘極絕緣膜 源極 >及極 側壁 源極線 、14 非晶矽（或多晶矽） a、13c氧化膜 至27光阻圖案 源極接觸孔形成部位 315013 26

Claims (1)

1289929 ， I .（ ；» . y Ml/· 第9 2 1 2 4 1 3 6號專利申請案 申請專利範圍修正本 (94年3月11曰） 1 · 一種半導體記憶裝置，含有 半導體基板； 閘極絕緣膜，形成於前述半導體基板上； 閘極，以圖案化方式形成於前述閘極絕緣膜上而形 成； 原極及及極，形成於前述閘極兩側之前述半導體基 板的表層；以及， 對側壁膜，形成於前述閘極的側面；其中， 刖述源極係整合於前述閘極而形成，同時， 則述〉及極係具有：低濃度雜質區域，以較前述源極 具更低的雜質澧声日敕人 、， 曲 貝，辰度且整合於丽述閘極而形成；以及，高 濃度雜質區域，r、+、一 & 、、曲 ^以車乂刖述低濃度雜質區域具更高的雜質 /辰度且整合於前述側壁膜而形成， 且於前述高濃度雜質區域具有汲極接觸孔。 前述 前述 距離 申：專私範圍第1項之半導體記憶裝置，其中， 側壁膜係覆蓋於前述源極上。 3. 請專利範圍第1項之半導體記憶裝置，其中， 义，又一貝區域係形成地較前述低濃度雜質區域 w述半導體基板的表面更深。 4. 一種半導體記憶裝置，含有： 半導體基板； (修正本）3】50】3 1289929 第1閘極絕緣膜，形成 淳動門托 战^珂述半導體基板上； /于勳閘極，以圖案化方 ^ 絕緣膜上，並貯存電荷· x %成島狀於前述第1閘極 第2閘極絕緣膜，形 批制M & &則述浮動閘極上； . 控制閘極，以圖案化方 膜上而成； 八形成於前述第2閘極絕緣 源極及汲極，形成於前 導體基板的表層；以及，技制閘極之兩侧的前述半 一對側壁膜，形成於前 ^ ^ 、j迷控制閘極的側面；其中， 别述源極係整合於前述 a 〃 工制閘極而形成，同時， 刖述及極係含有：低 '麄 呈爭狀从作所 辰度雜質區域，以較前述源極 具更低的雜質濃度且整入 ^ # ^ , ^ ^ ^ ^ ° ;刖处控制閘極而形成；以 的雜質Ρ日μ人 ^車乂則述低濃度雜質區域具更高 貝，辰度且整合於前述側壁膜而形成， 且於前述高濃度雜質區域 ς ^ ^ ^ ^具有汲極接觸孔。 5 ·如申#專利範圍第4項之丰邋Μ二 只 < 牛V體記憶裝置，苴中， 側壁膜係覆蓋於前述源極上。 /、月1处 6·如申請專利範圍第4項 〜干¥月豆记憶裝置，苴中，於 高濃度雜質區域係形成地較 … ' 前述半導體基板的表面更深。 $距雔 7· 一種半導體記憶裝置之製造方法，含有·· 透過閘極絕緣膜而以圖宰 體基板上之製程； l化方&成閘極於半導 導入雜質於前述閘極之— 側之别述半導體基板 (修正本）3I50I3 1289929 的表層，而形成、、 成原極之製程； ' ^述源極側較低濃度之雜質於前述閘極之 另一方側之前沭立、#从 平‘肢基板的表層，並形成低濃度雜質 區域之製程； ’、 1則壁膜於前述閘極之側 、 〜％ m 工Ί扪 w〜衣征 , 導南濃庚 &之雜質於前述閘極和前述側壁膜的^ 述另一方側之前、+、+、* Α半‘體基板的表層，而形成與前述J 濃度雜質區域作A加&田 、， T局部重豐之高濃度雜質區域，並形成〒 前述低濃度雜皙Ρ Λ 、 貝^域和刖述高濃度雜質區域所組成二 沒極之製程；以及 在丽述高濃度雜f ^ _ I申二專利範圍…之半導體記憶裝置之製造; 高濃度1質與 =邊電路區域之雜質擴散層同時形成前主 9·Γ:中專:範圍第7項之半導體記憶農置之製⑸ 形狀的光阻:成罩僅路！該高濃度雜質區域之形成部位戈 離子注入、^、二亚猎由使用該$阻遮罩而進行雜質之 1 〇如申^以形成w述高濃度雜質區域。 • σ申請專利範圍第7項之丰逡雕々卜立# 法，其中y V 5己丨思裝置之製造方 w 形成含有前述源極接觸ί丨形rUr? 前逑閘榀h i 按鵰孔形成部位且具有和 甲1極相父叉之形狀的光 遮罩而it 一 Μ π 罩亚糟由使用該光阻 域。 以形成丽述高濃度雜質區 11 ·如申性击 月專利範圍第7項之丰莫麵^ 貝之牛¥體记憶裝置之製造方 (修正本）3] 50】3 3 1289929 形成僅覆蓋前述源極接觸孔形成部位之形 L 5 说拉丄 /丄一… 沈，具中 的光阻i疮W *坊丄 ^力乂邵位之形狀 、、主入以 精由使用該光阻遮罩而進行雜質之離子 /入以形成前述高濃度雜質區域。、 12·如申請專利範圍第7項之 法，其中，以承苔a、+ V肢记1裝置之製造方 13·如申請專利範圍第7 S 式而形成珂述側壁膜。 号才J耗㈤弟7項之半導 法，其中，在祕二、+、y 、 命版。己〖心衣置之製造方 板的♦面” “ & ’辰度雜質區域距離前述半導體基 14· 一種朱地形成前述高濃度雜質區域。 V體纪憶裝置之製造方法，含有·· 透過第丨閘極絕緣膜而 荷貯在+ * . u木化万式形成進行電 ' 之島狀的浮動閘極於半導；^ 4 读、A炫 、千蜍體基板上之製程； 透過弟2閘極絕緣膜而以 極於前述浮動間極上之製矛呈；^匕方式形成控制間 ‘入雜質於前述控制閘極一 基板的表声，1形方側之丽述半導體 J衣唁，亚形成源極之製程； 導入較前述源極側更佤、、f 極之另一方^ a、+、丄 雜質於前述控制間 力方側之則述半導體基板的#^ 1 雜質區域之製程； 販的表層，並形成低濃度 形成一對側壁膜於前述押 導入古、曲危 制閘極之側面之製程； ^入间 >辰度之雜質於前述栌 的前述另一方側之前^ .t 閘極和前述側壁膜 導體基板的表層，而形成盘前 述低濃度雜質區域作局部重聂 曲 奴^、刚 成由前述低濃度雜質區域和;;^度雜質區域’並形 成之沒極之製程；以及則^濃度雜質區域所組 (修正本）315〇]3 4 1289929 在前述高濃度雜質區域設置汲極接 利範圍…之半導體記憶裝匕：:方 :中’與週邊電路區域之雜質擴散 方 焉濃度雜質區域。 $形成前述 •如申凊專利範圍第14項之半導俨& _壯 法，其中，形成僅露出該高濃度雜質區 ：衣造方 形狀沾止 飞之形成部位之 、阻遮罩，並藉由使用該光阻遮罩- η離子注入以形成前述高濃度雜質區域。仃雜質之 7:申:專利範圍…之半導體記憶裝置之製造方 前心制含有前述源極接觸孔形成部位並具有與 光阻相交叉之形狀的光阻遮罩，並藉由使用該 1質^罩而進行雜質之離子注人以形成前述高濃度雜 :;申請專利範圍第！4項之半導體記憶裝置之迕方 的/中，形成僅覆蓋前述源極接觸孔形成部位之形狀 阻遮罩，並藉由使用該光阻遮罩而進行雜質之離子 19 以形成前述高濃度雜質區域。 9.::申請專利範圍第14項之半導體記憶裝置之製造方 2〇如争其中’以覆蓋前述源極上之方式而形成前述側壁膜。 法甲請專利範圍帛14帛之半導體記憶裝置之製造方 其中’係較前述低濃度雜質區域距離前述半導體基 的表面更深地形成前述高濃度雜質區域。 (修正本）3]50]3 5
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