JPH03106075A - 不揮発性半導体記憶装置及びその読出し・書込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 （ａ）不揮発性半導体記憶装置の楕成 （ｂ）不揮発性半導体記憶装置の製造方法（ｃ）不揮発
性半導体記憶装置の読出し・書込み方法 （ｄ）メモリ回路 発明の効果 〔概要〕 トランジスタ構造のショートチャネル化に適し、ソフト
ライトを防止して、情報の読出し・書込みを確実に行な
うことができる不揮発性半導体記憶装置とその続出し・
書込み方法に関し、従来にない新たな構或を有し、新た
な機能を発揮することができる不揮発性半導体記憶装置
を提案することを目的とし、 第１導電型の半導体基板と、該半導体基板内に形成され
、第１導電型と異なる導電型である第２導電型を有する
二つの不純物添加領域と、該半導体基板内で該二つの不
純物添加領域の間に画定されるチャネルと、該チャネル
上に配設されるコントロールゲートと、該コントロール
ゲートと該チャネルとの間に配設され、該コントロール
ゲートとの容量結合により制御されるフローティングゲ
ートとを有する不揮発性半導体記憶装置において、上記
二つの不純物添加領域のいずれか一方のチャネルに接す
る部分に不純物濃度の低い領域を設けるように横成する
． 〔産業上の利用分野〕 本発明は無電源記憶保持型の不揮発性半導体記憶装置と
その読出し・書込み方法に係り、特にトランジスタ構造
のショートチャネル化に適し、ソフトライトを防止して
、情報の読出し・書込みを確実に行なうことができる不
揮発性半導体記憶装置とその読出し・書込み方法に関す
る．不揮発性半導体記憶装置の代表的デバイスとして通
常のＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等フローティ
ングゲートを有するメモリデバイスが広く知られている
。近年、これらＥＰＲＯＭ等の不揮発性半導体記憶装置
は、システムの制御プログラムを格納したり、大規模な
データを記憶するために大きな記憶容量を持つものが要
求され、この要求に応じて単一チップ上にＬＭビットか
ら４Ｍビットの大記憶容量を有するものが開発されてい
る．これらの大記憶容量を有する不揮発性半導体記憶装
置は、メモリセルの微細化に伴ないトランジスタ構造の
チャネルが短くなり、このショートチャネル化に起因し
て情報の読出し時に書込みを行ってしまうソフトライト
が生じ易くなる。そのため、ショートチャネル化しても
ソフトライトの起きにくい不揮発性半導体記憶装置を実
現することが必要となってきている． 〔従来の技術〕 従来の不揮発性半導体記憶装置を第３図及び第４図を参
照して説明する．第３図は従来の不揮発性半導体記憶装
置の１例であるＥＰＲＯＭの断面図を示す．同図におい
てＥＰＲＯＭは、ｐ型のＳｉ基板ｌ１と、このｐ型Ｓｔ
基板１１上に形成され、ソース／ドレイン領域として機
能する二つの高濃度ｎ型不純物添加領域１６、１８と、
二つのｎ十型不純物添加領域１６、１８の間に画定され
るチャネル領域１９と、チャネル領域１９上にゲート絶
縁膜１２を介して配設されるフローティングゲート１４
と、フローティングゲートｌ４上に層間絶縁膜１５を介
して配置されたコントロールゲート１３とを備える６チ
ャネル領域１９はフローティングゲート１４によって制
御され、このフローティングゲート１４はコントロール
ゲート１３によって制御される．すなわち、チャネル領
域１９、フローティングゲート１４、コントロールゲー
ト１３は直列に接続された２つの容量を構成する． 次に、このような構成のＥＰＲＯＭの読出し・書込み動
作について説明する．フローティングゲート１４中に電
子が蓄積されていない状態では、閾値電圧が低くドレイ
ン電流が流れやすい゜′１”状態となる．フローティン
グゲートに電子を蓄積すると、コントロールゲートにあ
る程度の正電圧を印加してもチャネル領域は反転しなく
なり、閾値電圧が高くドレイン電流が流れにくい゛′０
′′状態が実現される． まず、紫外線（ＵＶ）をパッケージの窓（図示を省略）
を通して装置に照射し、フローティングゲート１４中の
電子を励起して、フローティングゲート１４から放出さ
せる．このようにして、まず情報の消去を行なう．消去
により、チップ内の全メモリセルは”１”状態になる． 次に、選択的に情報の書込みを行う．コントロールゲー
ト１３とドレイン領域１８に高電圧を印加し、ソース１
６から電子を輸送すると、チャネル領域１９内で電子な
だれ降服＜ａｖａｌａｎｃｈｅ　ｂｒｅａｋｄｏｗｎ）
が起き、この電子なだれ降服により高エネルギを得た電
子（ホットエレクトロン）がチャネル領域１９とフロー
ティングゲート１４との間のゲーＩ・絶縁膜１２を通過
してフローティングゲート１４中に注入される．一旦注
入され、その後低エネルギ状態になった電子は絶縁膜を
通過できずフローティングゲート１４内に留まる．この
ようにしてフローティングゲート１４中に負電荷が蓄積
されると、コントロールゲートｌ３に正の電圧を印加し
てもトランジスタは導通しなくなる．このようにして、
情報が記憶され保持されることとなる． 読出しは、ソース領域１６を接地し、コントロルゲート
１３とドレイン領域１８に正の電圧を印加してトランジ
スタの閾値電圧の差に応じて′１″／“ＯＮを読取るこ
とによって行う．第４図は従来のフラッシュＥＥＰＲＯ
Ｍの１例の断面図である．同図に示すフラッシュＥＥＰ
ＲＯＭは、第３図記載のＥＰＲＯＭとはコントロールゲ
ート２３及びフローティングゲート２４の楕或を異にす
る．即ち、フローティングゲート２４下の絶縁膜が二つ
のｎ十型不純物添加領域１６、１８の一方１８の近傍で
薄くされ、フローティングゲート２４とｎ十型領域１８
との間のトンネリングを可能とするトンネル絶縁膜２６
とされている。

次に、このフラッシュＥＥＰＲＯＭの動作を説明する．
情報の消去は、ＥＰＲＯＭが紫外線（ＵＶ）の照射によ
り行なっているのに対し、フラッシュＥＥＰＲＯＭはト
ンネル効果を利用する．コントロールゲート２３をＯＶ
とし、ドレイン領域１８に高電圧（約１５Ｖ）を印加す
ると、容量結合によりトンネル絶縁膜２６中に強電界が
生じる．フローティングゲート２４中の電子は強電界に
よって薄いトンネル絶縁膜２６をトンネリングによって
通過してドレイン領域ｌ８に放出される．このようにし
て情報の消去が行われる．書き込みと読み出しはＥＰＲ
ＯＭと同様に行える．〔発明が解決しようとする課題〕 大記憶容量を実現するためには記憶装置の微細化が行わ
れ、チャネル領域はショートチャネル化する．ここで、
使用する電圧が従来と同様であれば、短いソース・ドレ
イン間に従来同様の電圧が印加されることになり、高電
界が生じる．そこで、ドレインにそれほど高電圧を印加
しなくてもビンチオフ点とドレイン間にかなり大きな電
界が生じ、ビンチオフ点に達した電子が増大した電界に
よって加速され、ホットになってフローティングゲート
２４に電荷が注入される現象が発生する．この読出しを
行なう際に電荷が注入される、ソフトライトとして知ら
れている、現象は、ショートチャネル化に伴い、より発
生し易くなる．一般的にＭＯＳトランジスタにおいても
、ショートチャネル化されるとｎチャネルトランジスタ
であればホットエレクトロンが、ｐチャネルトランジス
タであればホットホールが発生し、ゲートとチャネル領
域との間のトラップレベルに捕獲されて閾値電圧Ｖｔｈ
を変化させることが知られている． この間値電圧Ｖｔｈの変化は、ＥＰＲＯＭの電子なだれ
降服と同様、チャネルを流れてきたキャリアがビンチオ
フ点以降で電界加速され、大きなエネルギを得ることに
よって起こる．高エネルギキャリアの一部が酸化膜に注
入されトラップレベルに捕獲されることによって不動電
荷を構成する．この現象に対しては、チャネル領域に隣
接するドレインＩｉＩ域の不純物濃度を低くしたいわゆ
るＬＤＤ　（　ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉ
ｎ　）構造によってｐｎ接合周辺の不純物濃度を下げ、
電界を緩和する手段が用いられる．たとえば、高濃度の
ソース／トレイン領域を形成後、ソース／ドレイン領域
から離してゲート電極を形威し、ゲート電極と自己整合
したイオン注入を低ドーズ量で行うことによってこのよ
うな低濃度ソース／ドレイン領域を形成することができ
る． しかし、ＥＰＲＯＭ等の場合には、もしドレインをＬＤ
Ｄ構造とすると書込み特性が悪化することとなる． 本発明の目的は、従来にない新たな構成を有し、新たな
機能を発揮することができる不揮発性半導体記憶装置を
提案することである。

本発明の曲の目的は、トランジスタ構造のショートチャ
ネル化に適し、ソフトライトを有効に防止することので
きる不揮発性半導体記憶装置の読出し・書込み方法を提
供することである．〔課題を解決するための手段〕 第１図は本発明の原理説明図である．図において、不揮
発性半導体記憶装置は、第ｌ導電型の半導体基板１と、
第１導電型と異なる導電型である第２導電型の二つの不
純物添加領域６、８と、この二つの不純物添加領域６、
８の間に画定されるチャネル領域９と、チャネル領域９
上に配設されるコントロールゲート３と、コントロール
ゲー１〜３とチャネル領域９との間に配設され、コント
ロールゲートとの容量結合により制御されるフローティ
ングゲート４とを備え、二つの不純物添加領域の一方６
がチャネル領域に接する部分に不純物濃度の低い領域７
を有する． また、不揮発性半導体記憶装置の読出し・書込み方法は
、第１導電型の半導体基板■と、半導体基板１の導電型
と異なる導電型である第２導電型の二つの不純物添加領
域６、８と、二つの不純物添加領域６、８の間に画定さ
れるチャネル領域９と、チャネル領域９上に配股される
コントロールゲート３と、コントロールゲート３とチャ
ネル領域の間に配股され、コントロールゲート３との容
量結合により制御されるフローティングゲート４とを備
え、二つの不純物添加領域のいずれか一方６が、チャネ
ルに接する部分に不純物濃度の低い領域７を有する不揮
発性半導体記憶装置を用い、読出し時には低不純物濃度
領域７を有する一方の不純物添加領域６をドレインとし
、他方の不純物添加領域８をソースとし、書込み時には
低不純物濃度領域７を有する一方の不純物添加領域６を
ソースとし、他方の不純物添加領域８をドレインとして
、続出し・書込みを行なう． 〔作用〕 半導体基板工に設けられた二つの不純物添加領域６．８
のいずれか一方６のチャネル領域に接する部分に低不純
物濃度領域７を形成することにより、従来の対称的不純
物添加領域桶成とは異なる非対称な楕成を作り、キャリ
アの輸送方向を反転したとき異なる機能を発揮する不揮
発性半導体記憶装置が実現できる。

また、半導体基板上に設けられた二つの不純物添加領域
６．８のいずれか一方６にのみ低不純物濃度領域７を形
成し、低不純物４度領域が形成された不純物添加領域６
を続出しの場合にはドレインとして、書込みの場合には
ソースとして用いることにより、続出し時には低不純物
濃度領域７付近の電界を弱めて、ショートチャネル化し
た記憶装置であってもソフトライトを有効に防止し、書
込み時には低不純Ｉ１１１濃度領域を有さない不純物添
加領域８の測に強い電界を生じさせてアバランシエブレ
ークダウンを生じさせ、十分な書込みを行うことができ
る． 〔実施例〕 以下、本発明の実施例によるＥＰＲＯＭおよびその読み
出し・書き込み方法を図面を参照して説明する． ＜ａ）不揮発性半導体記憶装置の構成 第２図に示すように、本実施例に係るＢＰＲＯＭは、た
とえば比抵抗ｌＯΩＣｌ程度のｐ一型Ｓｉ基板１に形成
される．ｐ一型Ｓｉ基板ｌの主表面の図中左方には高濃
度ｎ十領域６とそのチャネル領域測に隣接して形成され
た低濃度ｎ一型領域７とが形成されている．これと対向
してｐ一型Ｓｔ基板１の主表面の図中右方には高濃度ｎ
十型領域６と同様の不純Ｉｌｌ濃度を有する高濃度ｎ十
型領域８が形成されている．たとえばｎ十型領域６．８
はヒ素（Ａｓ）濃度約Ｉ　Ｘ　１　０　２’ＣＩ’程度
、深さ約０．３μｍ程度を有し、ｎ一型領域７はリン（
Ｐ）濃度約１×１０１８ＣＩＭ−３程度、深さ約０、５
μｍ程度を有する．ｎ一型領域７の右端とｎ十型領域８
の左端との間のｐ一型シリコン基板１の表面にチャネル
領域９が画定される．チャネル領域９の長さはたとえば
約１μｍ程度である．チャネル領域９上には、たとえば
厚さ３００又程度のＳｉＯ２等の、ゲート絶縁膜５ａが
形成される．その上に、たとえば厚さ２０００入、シー
ト抵抗５０Ω／口程度の、ドープした多結晶シリコンか
らなるフローティングゲート４が形威されている．フロ
ーティングゲート４の上には、たとえば厚さ３００入程
度のｓ　ｓ　０　２　Ｍで形成される、眉間絶縁ＩＩ！
５ｂが形成され、その上に、たとえば厚さ３０００人、
シート抵抗５０Ω／口程度のドープした多結晶シリコン
等の、コントロールゲート３が形成されている．眉間絶
縁ＩＩ！５ｂは、たとえば多結晶シリコン４の表面を酸
化することによって形成できる．なお、ｎ一型領域７は
チャネルの長さ方向にたとえば約３０００λ程度の長さ
を有する．コントロールゲート３上にも絶縁膜５ｃが形
成されている．　ｎ一型領域７とｎ十型領域６は、ＬＤ
　Ｄ　（　ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ　
）　構造を構成し、１方のソース／ドレイン領域を楕成
する．池方のソース／ドレイン領域はｎ十型領域８のみ
によって構成されている． （ｂ）不揮発性半導体記憶装置の製造方法次に、上に説
明したＥ　Ｐ　Ｒ　Ｏ　Ｍの製造方法の１例を第５図（
Ａ）〜（Ｊ）を参照して説明する．この第５図（Ａ）〜
（Ｊ）の左側に示す図は、各製造工程におけるＥＰＲＯ
Ｍの縦断面図、右測に示す図は対応するＥＰＲＯＭの横
断面図である．まず、第５図（Ａ＞に示すように、ｐ一
型Ｓｉ基板１上に保護用の酸化シリコン（Ｓｉ０２）Ｍ
３■を熟酸化によりたとえば約６００人程度戒長し、そ
の上に酸化工程のマスク用の窒化シリコン（Ｓｆ３Ｎ＋
）膜３２をＣＶＤ　（ｃｈｅ［ｃａｌ　ｖａｐｏｒｄｅ
ｐｏｓｉｔｉｏｎ）により堆積する，窒化ｌＩｇ３２上
にフォトレジスト層３３を形或し、パターンを現像して
レジストマスク３３を作或する．このレジストマスク３
３をエッチングマスクとして用い、窒化シリコン８３２
をエッチングする．このようにしてトランジスタのドレ
イン、チャネル、ソースとなる領域を窒化膜３２で覆う
．その後、レジストマスク３３は除去する． 次に、第５図（Ｂ）に示すように、パターン化された窒
化シリコン膜３２をマスクとして酸化を行なう．窒化シ
リコン膜は酸素に対してマスク作用を有するので、窒化
膜に被覆されていない部分のみが選択的に酸化される．
たとえば約ｓｏｏｏ又の酸化シリコン膜３４を成長させ
る．なお、マスク端部から窒化膜周辺部にも酸素が入り
込み、第５図（Ｂ）右側に示すようなバーズビークが形
成される．窒化シリコン膜のマスク３２を全面除去した
後、酸化シリコン膜を約１０００入程度除去して保護用
の酸化ｒｔＡ３１を除去し、シリコン基板１の表面を露
出する． 第５図（Ｃ）に示すように窒化シリコン膜３２除去後に
、たとえば３００人程度、薄く表面を酸化してゲート酸
化膜３６を形成し、チャネル領域の間値電圧Ｖｔｈ制御
用にホウ素（Ｂ＋）をイオン注入する． 第５図（Ｄ）に示すように、ゲート酸化膜３６の上に、
第１層目の多結晶シリコン（ポリシリコン）Ｗ！１３８
をＣＶＤにより全面戒長させて堆積する．不純物を拡散
あるいはイオン注入して導電性を付与し、その後表面に
レジスト層３９を形或し、パターンを現像してレジスト
マスクを形成する．このレジストマスク３つをエッチン
グマスクとして用い、下のポリシリコン膜３８を選択的
にエッチングする．　なお、この段階ではポリシリコン
［３８はフローティングゲート４の形状とはなっていな
い．その後、レジストマスク３９は除去する． 第５図（Ｅ）に示すように、第１層目のポリシリコンＷ
Ａ３８の表面を、たとえば約３５０人程度、薄く酸化し
、眉間絶縁膜となる酸化シリコン膜４１を形成する．そ
の上に第２層目のポリシリコン膜４２を全面成長させ、
イオン注入等で不純物を添加してドープしたポリシリコ
ン膜４２を作る．このポリシリコン膜４２上にホトレジ
スト層４３を形成し、パターンを現像してレジストマス
クを形成する．このレジストマスク４３をエッチングマ
スクとしてエッチングを行い、第２Ｎポリシリコン膜４
２のみでなく第１層ポリシリコン膜３８もバターニング
する．この［でボリシリコン膜３８．４２は第２図のコ
ントロールゲート３、フローティングゲート４の形状に
エッチングされる。

なお、その後レジストマスク４３は除去する．第５図（
Ｆ）に示すように、このように形成したゲート構造をマ
スクとしてリン（Ｐ十）をイオン注入してソース及びド
レインとして機能する領域に浅いｎ一型領域４５．４６
を形成する．次に、第５図（Ｇ）に示すように、ＣＶＤ
により酸化シリコン膜４８を全面成長させる。

第５図（Ｈ）に示すように、このＣＶＤ酸化シリコン１
４８を反応性イオンエッチング（ＲＩＥ）等によって異
方性エッチングし、ゲートａｉｍ造の両側面上に２個所
のＣＶＤ酸化シリコン膜４８ａ．４８ｂを残す．このま
まイオン注入してｎ＋型領域を作れば、いわゆるＬＤＤ
型のソース／ドレイン領域を作或することになる． しかし、ここで第５図（Ｉ）に示すように、表面にレジ
スト層を形成し、バターニングして、レジストマスク４
つを作成し、測壁酸化膜４８ａ，４８ｂの１方４８ａを
マスクして他方の側壁酸化Ｍ４８ｂを露出する．ここで
等方性エッチングを行うことにより、測壁酸化膜４８ｂ
を除去ずる．その後、レジストマスク４９を除去する．
Ｉ＆後に、第５図（Ｊ）に示すように、上記ゲート電極
の一側壁上にのみＣＶＤ酸化シリコン膜４８ａを残存さ
せた状態でヒ素＜Ａｓ＋）を高濃度にイオン注入してｎ
十領域６．８を形或する．測壁酸化膜４８ａの下にはｎ
一型領ｉ！Ｉｌｌ４５の先端が残るので、ＬＤＤ構造が
形成される． なお、上記の製造工程においては、反応性イオンエッチ
ング（ＲＩＥ）の異方性を利用して側壁酸化膜を形威し
、その１方のみを残してイオン注入のマスクとして用い
、ＬＤＤ構遣を形成したか、これに限定されることなく
他の方法を利用してもよい．たとえば側壁上にポリシリ
コン膜を形或して、その１方のみを残してイオン注入の
マスクとしてもよい．この場合酸化膜のエッチング工程
が減少するので、フィールド酸化膜の減少を少なくする
ことができる。

また、上述の製造工程では、フローティングゲート４及
びＬ　Ｄ　Ｄ構造を構成するｎ一型領域４５はコン１〜
ロールゲー１−３に対して自己整合的に形成されるが、
必ずしも自己整合させなくてもよい．たとえば、個別的
に形成することらできる．（ｃ）不揮発性半導体記憶装
置の続出し・書込み方法 次に不揮発性半導体記憶装置の続出し・書込み方法の一
実施例を第２図を参照して説明する。同図において、読
出し時にはｎ一型領域７を備えたｎ十型領域６をドレイ
ンとし、ｎ十型領域８をソースとして使用する．書込み
時にはｎ一型領域７を備えたｎ十型領ｊ！！１１６をソ
ースとし、ｎ十型領域８をドレインとして使用する． 次に、読出し・書込みについてより詳細に説明する．ま
す、紫外線（ＵＶ）をフローティングゲート４に照射し
、このフローティングゲート４中に電子か蓄積されてい
る場合には電子を放出させ閾値電圧の低い“ｌ”状態と
して情報の消去を行なう． 情報の書込みは、次の通り行なう．”Ｏ′゛を書き込む
べきメモリセルのコントロールゲート３に１２．５Ｖ程
度の電圧を、ｎ十型領域８に７Ｖ程度の電圧を各々印加
し、ｎ十型領域６をＯ■に設定する．すると、トレイン
として機能するｎ十型領域８付近で電子なだれ降服が発
生する．この電子なだれ降服により高エネルギを得た電
子の一部がゲート絶縁膜５ａを突き抜けて、フローティ
ングゲート４中に注入される．一旦注入された電子は衝
突でエネルギを失い、フローティングゲート４内にトラ
ップされる．このようにして、情報の書き込みが行なわ
れる．即ち、情報の書込み時にはＬＤＤ横造のｎ−型領
域７を備えたｎ十型領域６をソースとし、通常の高濃度
不純物添加領域であるｎ十型領域８をドレインとして使
用し、書込み効率を高くすることができる．書き込み後
は、コントロールゲート３に５ｖ程度の電圧を印加して
も、フローティングゲート４が負電荷を有するので正電
圧の効果が打ち消され、チャネルは形成されない．した
がって、トランジスタ構造は非導通状態に保持される． 電荷の蓄積されていないメモリセルの読出しは次のよう
に行なわれる。コントロールゲート３に５Ｖの電圧を印
加する．すると、コントロールゲート３と容量結合され
たフローティングゲート４の電位が３Ｖ程度に上昇する
．このため、ｐ一型Ｓｉ基板■の表面（チャネル領域）
９に電子か誘起され、ｎチャネルが形成される．この状
態においてｎ十型領域８をＯＶにし、ｎ十型領域６にｌ
Ｖ程度の電圧を印加する．ｎ十型領域８が電子を供給す
るソースとして、ｎ十型領域６が電子を受け取るドレイ
ンとして機能し、その間がｎチャネルによって接続され
る．したがって、トランジス夕は導通状態となりドレイ
ン電流が流れて情報′゛１゛゜の続出しが行なえる． ｎ十型領域６はチャネル領域側にＩＩ｛；濃度ｎ一型領
域７を備えているので電界の生じる範囲が広くなり、同
じ印加電圧に対する電界強度は弱くなる．このため、電
子が加速される程度が比較的弱くなり、ソフトライトの
発生を防止することができることとなる． （ｄ）メモリ回路 上述のＥＰＲＯＭメモリセルを用いたメモリ回路の例を
第６図に示す． メモリセルＭｉｊが行列状に配列され、２列を繰り返し
単位として接続されている．なお、簡単のため、４×４
の行列で例示したが、元の数は必要なだけ多くすること
ができることは自明であろう．行方向にはワード線ＸＯ
〜Ｘ３が延在して、メモリセルのゲートを行デコーダ５
ｌに接続している。

列方向にはビット線Ｂ　ＬａＯ　〜Ｂ　Ｌａ２，　Ｂ　
Ｌｂ．，　ＢＬｂ１が交互に延在してメモリセルのソー
ス／ドレインを列デコーダ５２．５３の制御の下に電源
、センスアンプに接続している． 書き込み時の信号レベルは、たとえば以下のように設定
される． ＹＢＯ”ＶＰｐ　（　＝１　２　．　５　Ｖ　）、”Ｎ
＝■ｓｓ（＝○■）、 Ｙ，ｏ＝ＶｃＣ（又はＶｐ，）、 Ｙ１＝ｖｓｓ（＝ＯＶ）とする。

この状態において、 ｘｏ＝ｖ，ρ・ ｘ１＝Ｘ２＝Ｘ３＝■ｓｓ（＝ＯＶ） とするとメモリセルＭ１１か選択される。

Ｄ　ｉｎ＝　ＬでＰＲＧ＝ＬとするとＢｌ，ａｏが〜０
■、ＢＬｂＯが高圧、ＢＬａｌ、ＢＬａ２、ＢＬ［ｌ１
が浮；ｎ状態となり、ＸＯも高電圧なのでメモリセルＭ
１１に書き込みがなされる。

また、Ｄｉｎ＝ＨではＰＲ．Ｇ＝ＬとしてもＢＬｂｏか
浮遊状態になるのでメモリセルＭ１１に書き込みはなさ
れない． 次に読出し時の信号レベルはたとえば ”ａｏ＝”ｃｃ−Ｙｂｏ＝”ｃｃ゛ Ｙａ１−Ｙａ２＝Ｙｂ１＝ｖ３Ｓ（Ｏ■）とし、Ｘｏ＝
ＶＣＣ．Ｘ１＝Ｘ２＝Ｘ３＝ｖ，（＝−ＯＶ）とする．
また、ＰＲＧ＝Ｈである． すると、メモリセルＭ１１の接続されたビット線ＢＬａ
Ｏが図中上方に示すセンスアンプに接続される．また、
ＢＬｂｏがゲートにＰＲＧを印加された図中右下のトラ
ンジスタを介して接地され、〜ＯＶとなる．ビット線Ｂ
Ｌａ１、ＢＬａ２、ＢＬＩ）１は浮遊状態である．従っ
てメモリセルＭ１１がセンスアンプに接続されることに
なる．メモリセルＭ１１が導通すれば接続点Ｄの電位が
下がり、Ｄｏｕｔ＝Ｈとなる．非導通であれば接続点Ｄ
の電位はＶｃｃなので、ＤＯＩＪｔ＝１，となる． なお、不揮発性半導体記憶装置がＥＰＲＯＭの場合につ
いて説明したが、ＥＰＲＯＭ以外のフラッシュＥＥＰＲ
ＯＭ等の各種記憶装置であってもよい．フラッシュＥＥ
ＰＲＯＭの場合には、低濃度領域を有する（ＬＤＤ構遣
の）不純物添加領域を通常の厚さの酸化膜を介してフロ
ーティングゲートに対向配置し、ｃ１ｆ．濃度領域を有
さない不純物添加領域を薄い酸化膜等で形或される１ヘ
ンネル絶縁膜を介してフローティングゲートに対向配置
する， 〔発明の効果〕 以上説明したように本発明によれば、半導体基板上に設
けられた二つの不純物添加領域のいすれか一方のみのチ
ャネル領１ｎ！ｌ！ｆＩＩｌに隣接して低４度領域を形
戒することにより、非対称の楕成を有し、キャリアの輸
送方向を反転すると異なる機能を果たすことができる不
揮発性半導体記憶装置を提洪できる． 低濃度領域を設けた不純物添加領域を続出しの場合には
ドレインとして、書込みの場合にはソースとして用いる
ことにより、ショートチャネル化した記憶装置であって
もソフトライトを有効に防止して読出しを行い、かつ十
分な効率で書込みを行うことができる．

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例によるＥＰＲＯＭの概略断面
図、 第３図は従来のＥＰＲＯＭの断面図、 第４図は従来のフラッシュＥＥＰＲＯＭの断面図、 第５図（Ａ）　〜（Ｊ）はＥＰＲ．ＯＭｃ！′）ｖ造工
程を説明するための各工程におけるＥＰＲＯＭの縦断面
図及び横断面図、 第６図はＥＰＲＯＭを用いたメモリの概略回路図である
． ６、８　不純物添加領域 ７　低不純物濃度領域 ９　チャネル領域 図において、 １ ３ ４ ５ ５ａ ５ｂ 半導体基板 コントロールゲート フローティングゲート 絶縁膜、 ゲート絶縁膜 層間絶縁膜 ヒ− 巳 第 １ 図 」 第５図（その２）

Claims (2)

【特許請求の範囲】
1. （１）、第１導電型の半導体基板（１）と、該半導体基
   板（１）内に形成され、第１導電型と異なる導電型であ
   る第２導電型を有する二つの不純物添加領域（６、８）
   と、該半導体基板（１）内で該二つの不純物添加領域（
   ６、８）の間に画定されるチャネル（９）と、該チャネ
   ル（９）上に配設されるコントロールゲート（３）と、
   該コントロールゲート（３）と該チャネル（９）との間
   に配設され、該コントロールゲート（３）との容量結合
   により制御されるフローティングゲート（４）とを有す
   る不揮発性半導体記憶装置において、 上記二つの不純物添加領域（６、８）のいずれか一方（
   ６）のチャネル（９）に接する部分に不純物濃度の低い
   領域（７）を設けたことを特徴とする不揮発性半導体記
   憶装置。
2. （２）、第１導電型の半導体基板（１）と、該半導体基
   板（１）内に形成され、第１導電型と異なる導電型であ
   る第２導電型を有する二つの不純物添加領域（６、８）
   と、該半導体基板（１）内で該二つの不純物添加領域（
   ６、８）の間に画定されるチャネル（９）と、該チャネ
   ル（９）上に配設されるコントロールゲート（３）と、
   該コントロールゲート（３）と該チャネル（９）との間
   に配設され、該コントロールゲート（３）との容量結合
   により制御されるフローティングゲート（４）とを備え
   、上記二つの不純物添加領域（６、８）のいずれか一方
   （６）のチャネル（９）に接する部分に不純物濃度の低
   い領域（７）を設けた不揮発性半導体記憶装置を用いて
   、 読出し時には低不純物濃度領域（７）を、有する一方の
   不純物添加領域（６）をドレインとし他方の不純物添加
   領域（８）をソースとし、書込み時には低不純物濃度領
   域（７）を有する一方の不純物添加領域（６）をソース
   とし他方の不純物添加領域（８）をドレインとして、読
   出し・書込みを行なうことを特徴とする不揮発性半導体
   記憶装置の読出し・書込み方法。