KR20020037722A

KR20020037722A - 반도체 기판 상에 형성된 웰 영역 내에 ｍｏｓ 구조의불휘발성 메모리 셀어레이를 포함하는 반도체 기억 장치

Info

Publication number: KR20020037722A
Application number: KR1020010071033A
Authority: KR
Inventors: 다우라다다유끼
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 2000-11-15
Filing date: 2001-11-15
Publication date: 2002-05-22
Also published as: US20020057623A1; US6636441B2; KR100431482B1; JP2002151605A; JP3963420B2

Abstract

제1 도전형 반도체 기판과, 이 반도체 기판 상에 형성된 제2 도전형의 제1 웰 영역과, 상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과, 상기 제1 웰 영역 내에 형성된 제1 도전형의 제3 웰 영역과, 상기 제2 웰 영역 및 상기 제3 웰 영역 내에 각각 형성되고, MOS 구조의 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀의 데이터 재기입 시에 전원 전압보다 높은 재기입 전압 신호를 발생하는 데이터 재기입 회로와, 상기 메모리 셀 어레이의 데이터 재기입 동작 시에 재기입 전압 신호를 상기 제2 웰 영역 및 메모리 셀의 소스 영역에 선택적으로 공급하는 제1 디코드 회로와, 상기 재기입 전압 신호를 상기 제1 웰 영역에 선택적으로 공급하는 제2 디코드 회로를 포함하는 반도체 기억 장치를 제공한다.

Description

반도체 기판 상에 형성된 웰 영역 내에 ＭＯＳ 구조의 불휘발성 메모리 셀어레이를 포함하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH MOS NONVOLATILE MEMORY CELL ARRAY IN WELL REGION ON SEMICONDUCTOR SUBSTRATE}

본 발명은 반도체 기판 상에 형성된 웰 영역 내에 형성된 MOS 구조의 메모리 셀 어레이를 갖는 반도체 기억 장치에 관한 것으로, 특히 메모리 셀 어레이를 복수 블록으로 분할하고, 이 블록 단위로 기억 내용을 소거할 수 있는 반도체 기억 장치에 관한 것이다.

종래, 예를 들면 특개평9-307005에 개시된 구성의 불휘발성 반도체 기억 장치가 있다. 이 기억 장치는 전기적으로 데이터의 소거/재기입을 행하는 EEPROM의 메모리 셀로서 사용되는 MOS 구조의 불휘발성 메모리 트랜지스터를 이용하여 구성되어 있으며, 도 7을 참조하여 이 불휘발성 반도체 기억 장치의 구성을 설명한다.

도 7에 도시한 예는 P형 반도체 기판(100) 상에 형성된 N 웰 영역(101) 내에 2개의 P 웰 영역(102A, 102B)을 형성한 구조를 갖는다. 이 P 웰 영역(102A, 102B)에는 각각 MOS 구조의 불휘발성 메모리 셀(103A, 103B)이 형성되어 있다.

예를 들면, 한쪽의 메모리 셀(103A)은 P 웰(102A) 표면 상에 형성된 게이트절연막(105A) 상에, 절연막(106A)을 개재하여 2층의 다결정 실리콘막으로 형성된 부동 게이트(107A)와 제어 게이트(108A)를 구비한 게이트 구조를 갖는, NMOS 구조의 메모리 셀이다. 게이트 절연막(105A)을 사이에 두고 P 웰(102A) 표면 영역에는 트랜지스터의 소스(104A) 및 드레인(109A)이 N형 확산층으로 형성되어 있다.

실제 반도체 기억 장치에서는, P 웰(102A) 상에 복수의 메모리 셀을 행렬 형상으로 배치하고, 각 메모리 셀의 제어 게이트(108A)에 접속된 복수의 로우 선 (WLi)과 드레인(109A)에 접속된 복수의 컬럼 선(BLi)을 선택적으로 구동함으로써 어느 하나의 메모리 셀을 선택하는 구성으로 되어 있다.

다른 쪽의 P 웰(102B)에 대해서도 마찬가지로 하여 NMOS 메모리 셀(103B)이 형성된다.

여기서, 도 7에 도시한 구성의 메모리 셀(103A)의 동작에 대하여 설명한다. 부동 게이트(107A)에 기억된 데이터의 소거는 메모리 셀(103A)의 소스(104A), N 웰(101), P 웰(102A)에 예를 들면 10V를 인가한다. 또한, 로우 선 WLi에 예를 들면 -7V를 인가함으로써, P 웰(102A)에 형성된 모든 메모리의 제어 게이트(108A)에 -7V를 인가한다. 또한, 드레인(109A)은 부동 상태이다.

이 때, 부동 게이트(107A) 내의 전자는 게이트 절연막(105A)의 FN 터널링에 의해 P 웰(102A) 표면 부근의 소스(104A), 드레인(108A) 사이에 형성되는 채널 내로 방출된다. 이 때, 메모리 셀(103A)의 임계치는 낮아진다(이 때의 데이터의 상태를 "1"로 함).

다음으로, 데이터 기입에 대하여 설명한다. 데이터 기입은 기입을 행하는,예를 들면 메모리 셀(103A)을 선택하기 위해서, 복수의 로우 선 WLi의 어느 하나를 예를 들면 9V, 복수의 컬럼 선 BLi 중 어느 하나 이상을 예를 들면 5V로 설정한다. 소스 전위, N 웰(101)의 전위는 0V로 설정한다. 이 때, 메모리 셀(103A)이 선택된 것으로 하면, 열 전자 주입에 의해 부동 게이트(107A) 내에 전자가 주입된다. 이 때, 메모리 셀(103A)의 임계치는 높아진다(이 때의 데이터의 상태를 "O"으로 함).

다음으로, 데이터의 판독에 대하여 설명한다. 예를 들면, 판독을 행하는 메모리 셀(103A)을 선택하기 위해서, 복수의 로우 선(WLi) 중 어느 하나를 예를 들면 5V 정도로 설정한다. 또한, 컬럼 선(BLi) 중 어느 하나를 저전압, 예를 들면 0.7V 정도로 설정한다. 또한, 소스 전위, N 웰(101)의 전위는 0V이다.

이 때, 선택한 메모리 셀(103A)이 "0", 즉 기입 상태인 경우에는 메모리 셀 (103A)은 온 상태로 되지 않기 때문에, 전류는 흐르지 않는다. 또한, "1", 즉 소거 상태인 경우, 메모리 셀(103A)은 온 상태로 되어, 셀 전류, 예를 들면 40㎂ 정도의 전류를 흘린다. 이 전류의 진폭을 도시하지 않은 감지 증폭 회로 등으로 증폭하여 판독을 행한다.

이와 같이 도 7의 구성에서는, 소스 전류 SLi와 N 웰(101)의 전위가 각각 독립적으로 설정되기 때문에, 이들 전압 설정의 동작에 약간이라도 시간 차가 있고, 또한 소스선 SLi의 전위가 공급되는 P 웰(102A)이 N 웰 전위가 공급되는 N 웰(101)에 대하여 플러스의 전위를 갖으면, P 웰(102A)과 N 웰(101) 사이의 PN 접합에 순방향 바이어스가 인가된다. 그 결과, 반도체 기억 장치로서의 정상적인 동작이 방해될 우려가 있음과 함께, PN 접합 사이에 순방향 전류가 흘러 불필요한 전력이 소비된다.

도 1은 본 발명의 제1 실시예의 구성을 나타내는 블록도.

도 2는 도 1에 도시한 하나의 N 웰 내에 형성된 2개의 인접한 메모리 셀 트랜지스터의 구조를 나타내는 단면도.

도 3은 제1 실시예에 있어서의 소스 전압 발생 회로의 회로도.

도 4는 제1 실시예에 있어서의 블록 디코더 및 N 웰 디코더의 회로도.

도 5는 본 발명의 제2 실시예의 구성을 나타내는 블록도.

도 6은 본 발명의 제3 실시예의 구성을 나타내는 블록도.

도 7은 종래의 반도체 기억 장치의 일부의 구조를 나타내는 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

4 : 소거 블록 그룹

5 : 컬럼 게이트

6 : 블록 디코더

10 : 로컬 로우 디코더

11 : 블록 로우 디코더

12 : 로우 디코더

13 : 컬럼 디코더

14 : 소스 전위 발생 회로

15 : 메모리 셀 어레이

17 : 내부 전압 발생 회로

본 발명의 일 형태에 따르면, 제1 도전형 반도체 기판과, 상기 반도체 기판 상에 형성된 제2 도전형의 제1 웰 영역과, 상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과, 상기 제1 웰 영역 내에 형성된 제1 도전형의 제3 웰 영역과, 상기 제2 웰 영역 및 상기 제3 웰 영역 내에 각각 형성되고, MOS 구조의 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 재기입 동작 시에 재기입 전압 신호를 상기 제2 웰 영역 및 메모리 셀의 소스 영역에 선택적으로 공급하는 제1 디코드 회로와, 상기 재기입 전압 신호를 상기 제1 웰 영역에 선택적으로 공급하는 제2 디코드 회로를 포함하는 반도체 기억 장치가 구성된다.

이하, 도면을 참조하면서 본 발명의 다양한 실시예에 대하여 상세하게 설명한다. 이하, 각 도면에 있어서, 동일하거나 유사한 부분에는 동일하거나 유사한 참조 부호를 부여한다.

〈제1 실시예〉

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 주요부의 구성을 나타내는 회로도이다. 본 실시예에서는, 하나의 메모리 셀 어레이가 예를 들면 B0부터 B7까지의 8개의 메모리 블록으로 분할되고, 기억 내용의 재기입, 예를 들면 소거를 위한 소거 블록 그룹(4)을 형성한다. 이들 블록 B0-B7은 후술하는 바와 같이, 각각이 메모리 셀에 기억된 데이터의 일괄 소거의 최소 단위로 되어 있기 때문에, 여기서는 소거 블록이라 한다.

이들 소거 블록 B0-B7 중, 상호 인접한 소거 블록 B0과 B1, B2와 B3, B4와 B5, B6과 B7이 각각 1개의 N 웰(2A, 2B, 2C, 2D) 내에 공통으로 형성되어 조합 패턴을 형성한다.

소거 블록 B0부터 B7에 의해 구성된 소거 블록 그룹(4)은 실제로는 도 1 에서 좌우 방향으로 복수 그룹, 예를 들면 수십 그룹 정도 존재하고 있다.

소거 블록 그룹(4)에는 공통으로 로우 선택 회로인 로우 디코더(12), 컬럼 선택 회로인 컬럼 디코더(13) 및 소스 전위 발생기(14)가 접속되어 있다. 소스 전위 발생 회로(14)에는 내부 전압 발생 회로(17)로부터 소거 전압이 되는 고전압 VPP가 공급되고, 이에 기초하여 소스 전위 SLi가 발생되어 소거 블록 그룹(4) 내의 메모리 셀 트랜지스터의 소스 및 P 웰에 공급된다. 또, 내부 전압 발생 회로(17)로부터 전압 VPP를 공급하는 대신에, 외부로부터 VPP 전압을 공급해도 무방하다.

여기서, 예를 들면 소거 블록 B0 내에는 복수의 MOS 트랜지스터로 형성된 컬럼 게이트(5), 블록 디코더(6) 및 메모리 셀 어레이(15)가 형성되어 있다. 컬럼 게이트(5)를 구성하는 MOS 트랜지스터는 트랜스퍼 게이트를 구성하고, 그 소스에 감지 증폭기(도시하지 않음)로부터 출력된 데이터선(도시하지 않음)이 접속되며, 그 게이트에는 컬럼 디코더(13)로부터 출력된 신호가 입력되는 NMOS 트랜지스터(도시하지 않음)로서 형성되어 있다. 블록 디코더(6)에 입력되는 블록 어드레스 신호 BA0 -BAi에 기초하여 블록 B0-B7 내에서 소정의 블록을 선택한다.

메모리 셀 어레이 CA15 내의 N 웰(2A) 내에는 P 웰(7A)이 형성되어 있고, 이P 웰(7A) 내에는 제어 게이트(24A)가 워드선 WLi에 접속되고, 드레인(22A)이 비트선 BLi에 접속된 메모리 셀 트랜지스터(8A)가 복수개 형성되어 있다.

이 메모리 셀 트랜지스터(8A)의 소스(21A)에는 동일 소거 블록 B0 내에 설치되어 있는 블록 디코더(6)로부터의 출력 신호가 소스 전위 SLi로서 입력된다.

또한, 동일 소거 블록 B0 내에 로컬 로우 디코더(10)가 설치되고, 메모리 셀 트랜지스터(8A)의 제어 게이트(24A)로 워드선 WLi 신호를 공급하고 있다. 이 로컬 로우 디코더(10)는 AND 회로(10A)로 구성되고, 이 AND 회로(10A)에는 동일한 소거 블록 B0 내에 설치된 블록 로우 디코더(11)의 출력 신호와, 소거 블록 그룹(4)의 한 단부에 설치된 로우 디코더(12)의 출력 신호가 입력되어 있다. 상기 소스 전압 발생 회로(14)는 소스 전압 SLi를 N 웰 디코더(3)와, 블록 디코더(6)에 공급하고 있다.

소거 블록 B0, B1에 공통으로 설치된 N 웰(2A)에는 N 웰 디코드 회로(3)로부터 N 웰 전위 NWi가 공통으로 공급된다.

내부 전압 발생 회로(17)에서 발생된 고전압 VPP는 소스 전압 발생 회로(14)와 함께, 소거 블록 그룹(4) 내의 블록 디코더(6), N 웰 디코더(3)에 공급되고 있다. 또한, 블록 선택 어드레스 신호 BA0∼BAi가 소스 전압 발생 회로(14)와 소거 블록 그룹(4)에서의 각 소거 블록 B0-B7 내의 블록 디코더(6)에 입력되고 있다.

그 밖의 소거 블록 B1-B7도 소거 블록 B0과 마찬가지로 형성되어 있다.

다음으로, 소거 블록 B0, B1을 예로 들어, 이들 블록 B0, B1에 걸쳐 형성된 N 웰(2A) 내에 형성된 2개의 P 웰 내에서, 소거 블록 B0, B1에 대응하여 형성된 메모리 셀 트랜지스터의 내부 구조를 도 2의 단면도를 참조하여 설명한다.

도 2에 있어서, 반도체 기판(20) 내에 N 웰(2A)이 형성되고, 이 N 웰(2A) 내에 소거 블록 B0, B1에 각각 대응하여 P 웰(7A, 7B)이 소정의 거리 Pw-Pw를 두고 설치되어 있다. 각각의 P 웰(7A, 7B) 내에 소스 확산층(21A, 21B) 및 드레인 확산층(22A, 22B)이 형성된다. 그 소스 확산층(21A, 21B) 및 드레인 확산층(22A, 22B)의 사이의 상방(上方)에는 각각 게이트 절연막(18A, 18B)을 개재하여 부동 게이트 (23A, 23B)가 형성되고, 또한 절연막(19A, 19B)을 개재하여 제어 게이트(24A, 24B)가 형성되어, 메모리 셀 트랜지스터(8A, 8B)가 구성된다. P 웰(7A, 7B)에는 소스 전위 SLi의 공급을 위한 P+ 확산층(26A, 26B)이 각각 형성되고, 소스 영역(21A, 21B)과 함께 소스 전위 SLi가 공급된다. N 웰(2A)에는 N+ 확산층(25)을 통해 N 웰 전위 NWi가 공급된다.

본 실시예에서의 인접한 P 웰(7A, 7B)간의 거리 Pw-Pw는 P 웰(7A, 7B)의 형성 시의 이온 주입 공정에서의 가공 여유만으로 결정된다.

즉, 거리 Pw-Pw는 약 3.5㎛ 정도까지 축소 가능하여, 반도체 기억 장치의 고집적화가 더욱 가능하게 된다.

본 실시예에서는 도 1에 도시한 바와 같이 N 웰(2A)에는 N 웰 디코더(3)로부터 전위 NWi가 공급되고, P 웰(7A, 7B) 및 메모리 셀 트랜지스터(8A, 8B)의 소스(21A, 21B)에는 블록 디코더(6)로부터 소스선 전위 SLi가 공급된다. 즉, 각각 서로 다른 전위 공급원으로부터 별도로 전위가 공급되고 있다.

또, 이 N 웰(2A)에 전위를 공급하는 N 웰 컨택트 영역(25)은 메모리 셀의 주변 영역에 설치할 수 있어, 특히 반도체 기억 장치의 면적을 증대시키는 요인이 되지 않는다.

특히 소거 블록 그룹(4) 내의 소거 블록의 개수가 많고, 보다 정밀하게 소거 가능한 반도체 기억 장치에서는, 본 실시예를 적용한 경우에 그 면적 축소 효과가 현저하다.

여기서, 예를 들면, 소거 블록 B0을 소거하는 경우, 소스선 전위 SLi로서, 소거 블록 B0 내의 모든 메모리 셀의 소스(21A) 및 P 웰(7A)에는 10V가 인가된다.

또한, 소거 블록 B0 및, 동시에는 소거되지 않는 소거 블록 B1의 공통 N 웰(2A)에는 N 웰 디코드 회로(3)로부터 10V의 N 웰 전위 NWi가 공급된다.

이 때, 소거 블록 B1의 메모리 셀 어레이의 N 웰(2A)에도 10V가 인가된 상태가 되지만, 메모리 셀 트랜지스터의 기판이 되는 P 웰(7B)에는 0V가 인가되고 있다. 그 때문에, 게이트 절연막(18B)에서의 FN 터널링은 발생하지 않고, 소거 블록 B0과는 동시에 소거되지 않는 소거 블록 B1 내의 메모리 셀 트랜지스터(8B)의 데이터는 소거되지 않는다.

도 3에 도시한 회로는 상기 도 1에 도시한 소스 전압 발생 회로(14)의 구체예이다. 도 3에 있어서, AND 회로(40)에는 블록 어드레스 신호 BA0-BAi가 공급된다. 그 출력 BLMi는 레벨 시프터(41)에 공급되고, 레벨 시프트 출력 BLHi가 NAND 회로(42, 43)의 각각 한쪽의 입력단에 결합된다.

NAND 회로(42, 43)의 출력 단자는 직렬 접속된 P형 MOS 트랜지스터 P1과 N형 MOS 트랜지스터 N1의 게이트에 각각 결합된다. MOS 트랜지스터 P1, N1의 접속 노드는 단락 회로(44)에 접속된다. 이들 레벨 시프터(41), NAND 회로(42, 43), 트랜지스터 P1에는 각각 내부 전압 발생 회로(17)로부터 발생된 고전압 VPP가 공급된다.

이와 같이 구성된 소스 전압 발생 회로(14)에 있어서, AND 회로(40)는 디코드 회로로서 동작하고, 블록 어드레스 신호 BA0-BAi 중, 소거 블록 그룹 선택 어드레스 BAj -BAi의 입력을 받아, 반도체 기억 장치 내에서 발생되는, 예를 들면 소거하고자 하는 블록의 글로벌 선택 신호 BLMi를 "H"로 한다. 여기서, 디코드 회로 (40)는 외부 전원 전압, 예를 들면, VDD로 구동되기 때문에, 그 출력 BLMi의 "H" 레벨은 VDD 레벨이 된다.

레벨 시프터(41)는 글로벌 선택 신호 BLMi의 전위 VDD를, 예를 들면 내부에서 발생된 고전위 VPP 레벨의 신호 BLHi로 전압 변환하는 회로이다. 여기서, 예를 들면, 소거인 경우, VPP 레벨로서는 소스선 전압 SLi, 예를 들면 10V가 인가되어 있다.

또한, 반도체 기억 장치 내에서 발생되는 소거 신호인, ERASEH 신호도 VPP 레벨 신호로 되어 있으며, 이들에 의해 NAND 회로(42)에서 선택된 소스선 고전압 신호인 SLHBi 신호는 0V가 되어, P형 트랜지스터 P1이 온 상태로 되고, 소스선 SLMi에 소거 시의 소스선 전압인 VPP, 예를 들면 10V를 인가한다.

이 때, 반도체 기억 장치 내에서 발생되는 소스선 리세트 고전위 신호 SLRSTHB의 전위는 VPP로 되어 있어, NAND 회로(43)의 출력은 로우 레벨이 되므로, N형 트랜지스터 N1은 오프 상태로 되어 있다.

또한, 소거 종료 시에는 ERASEH 신호는 0V가 되어, NAND 회로(42)의 출력 SLHBi는 VPP 레벨이 됨으로써, 트랜지스터 P1은 오프 상태가 된다. 그 후, 메모리 셀의 제어 게이트에 인가되는 소거 전압 VBBMi(예를 들면 -7V)와 소스선 전압 SLMi를 단락하여 0V에 가깝게 한 후, NAND 회로(43)에 공급되는 SLRSTHB 신호가 0V가 된다. 이에 따라, NAND 회로(43)의 출력이 하이 레벨로 되고, 트랜지스터 N1은 온 상태가 된다.

여기서, N형 트랜지스터 N1은 온 상태가 되었을 때 소스선 SLMi로부터 GND에 대하여 방전하지만, 그 급격한 방전에 의한 전원(GND)의 변동을 억제하기 위해서, 비교적 작은 사이즈로 되어 있어, 소스선 SLMi의 전위는 천천히 떨어진다.

본 실시예에서는 소스 전압 발생 회로(14)를 소거 블록 그룹에 대하여 공통으로 하나 설치하고 있으며, 소거 블록의 수에 대하여 소스 전압 발생 회로(14)의 개수는 훨씬 적어서 좋다.

여기서, 소스 전압 발생 회로(14) 내에는 도 3에서 설명한 바와 같이, 기생 용량이 큰 소거 블록의 메모리 셀 어레이를 단락하는 관계로부터 소자 사이즈가 상당히 큰 단락 회로(44)가 존재하고 있기 때문에, 이 소스 전압 발생 회로(14)를 소거 블록 그룹 내에서 공통으로 하나만 설치함으로써, 소자 면적의 축소에 크게 공헌하고 있다.

또, 이 소스 전압 발생 회로(14)를 소거 블록 그룹 내에서 공통화하는 구성은, 본 실시예에 있어서의 웰의 공통화나 블록 디코더 회로의 사용과의 조합에 의해 소자 면적의 축소화에 큰 효과를 발휘한다. 그러나, 전자는 단독으로 이용할수도 있어, 반도체 기억 장치의 소면적화의 효과를 갖는다.

다음으로, 도 4를 이용하여, 도 1에 있어서의 블록 디코더(6) 및 N 웰 디코더(3)의 회로 구성을 설명한다.

블록 디코더(6)에 있어서, 디코더 회로인 AND 회로(45)는 소스 전압 발생 회로(14)의 출력인 선택 신호 SLMi와 블록 어드레스 BA0∼BAi를 입력으로 하고, 이들 전부가 하이 레벨일 때 "H" 레벨의 선택 신호 BLi를 출력한다. 여기서, AND 회로(45)는 외부 전원 레벨 VDD로 구동되기 때문에, 선택 신호 BLi의 "H" 레벨은 VDD이고, 이를 내부 전압 레벨 VPP로 변환하기 위해서 레벨 시프터(46)를 이용하여 전압 변환을 행한다.

또한, 레벨 시프터(46)의 출력 BLHi는, 병렬로 접속된 트랜스퍼 게이트를 구성하는 P형 트랜지스터 P11과 N형 트랜지스터 N11의 게이트에 각각 인버터(47)를 경유하거나, 직접 공급된다. 출력 BLHi가 "H"일 때는 이들 트랜지스터 P11, N11이 모두 온 상태가 되어, 소스 전압 발생 회로(14)의 출력 SLMi가 선택한 블록의 소스선 SLi에 공급된다.

또, 이 P형 트랜지스터 P11에는 직렬로 N형 트랜지스터 N13이 접속되어 있지만, 그 게이트에는 로우 레벨이 공급되기 때문에 오프 상태이다. 트랜지스터 N11에는 직렬로 트랜지스터 N12가 접속되고, 그 게이트에는 레벨 시프터(46)의 출력과 소스선 리세트 온 고전위 신호 SLRSTONHB가 공급되는 NAND 회로(48)의 출력이 공급된다.

또한, 기입 및 판독 시의 셀 전류를 흘리기 위해서, N형 트랜지스터 N12는비교적 큰 사이즈로 되어 있다. 이 때, 소스선 리세트 온 고전위 신호 SLRSTONHB가 VPP 레벨로 되어 있어, NAND 회로(48)의 출력인 BSLHBi 신호가 0V로 되기 때문에, 트랜지스터 N12는 오프 상태로 되어 있다.

또한, N 웰 디코더 회로(3)는 블록 디코더(6)의 출력인 BSLHBi 신호와, 예를 들면 P 웰(7A)에 인접한 N 웰(2A)을 공유하는 P 웰(7B) 내에 형성된 소거 블록 B1 내의 블록 디코더 출력인 BSLHBj 신호를 받는 NAND 회로(49)를 갖는다. 신호 BSLHBi가 0V일 때는, 이 NAND 회로(49)로부터의 출력 NWHi 신호가 VPP 레벨이 되고, 이 VPP 신호가 N형 트랜지스터 N21의 게이트, 및 제2 인버터(50)를 경유하여 P형 트랜지스터 P21의 게이트에 각각 입력되고 있다. 이들 트랜지스터 N21, P21은 트랜스퍼 게이트를 구성하고 있으며, 이 트랜스퍼 게이트를 통해 SLMi 신호를 N 웰 (2A)에 전위 NWi로서 인가한다.

또한, 소거 종료 후에는, 소스 전압 발생 회로(14)에서 단락 회로(44) 및 트랜지스터 N1을 통해 SLMi 전위의 방전 동작이 종료된 후, SLRSTONHB 신호가 0V가 되어, 소스선의 방전 트랜지스터 N12가 온 상태가 된다. 또한, N 웰 디코더(3) 내의 트랜스퍼 게이트의 기능을 행하는 트랜지스터 P21, N21도 오프 상태가 되어, P형 트랜지스터 P21과 게이트가 상호 접속되고, 또한 직렬로 접속된 N형 트랜지스터 N23이 온 상태로 되어 GND에 접속되고, N 웰(2A)의 전위를 0V로 하고 있다.

여기서, 소스선 전압 SLi와 N 웰 전압 NWi는 각각 트랜스퍼 게이트를 개재하여 소스 전압 발생 회로(14)의 출력 SLMi에 접속되는 구성으로 되어 있기 때문에, 기본적으로 동일한 전위가 되고, N 웰(2A), P 웰(7A, 7B)의 바이어스 관계에 의한PN 접합부의 순방향 바이어스를 억제할 수 있다.

이와 같이, 인접한 소거 블록 B0, B1의 메모리 셀 어레이의 N 웰(2A)을 2개의 P 웰(7A, 7B)에서 공유해도, 면적의 증가가 억제됨과 함께 N 웰 영역, P 웰 영역의 바이어스 관계에 의한 순방향 바이어스의 발생을 억제할 수 있다.

〈제2 실시예〉

본 발명의 제2 실시예에 따른 반도체 기억 장치를 도 5를 이용하여 설명한다.

도 5의 장치에서 도 1의 장치와 동일한 부분은 동일 참조 부호를 부여에 그에 대한 설명을 생략한다. 도 5에 있어서도 8개의 소거 블록 B0-B7을 갖고, 상호 인접한 2개의 소거 블록 B0, B1과 B2, B3과 B4, B5와 B6, B7에 대하여 4개의 N 웰(2A-2D)이 각각 공통으로 형성되어 있다.

도 5의 실시예에서는 1개의 N 웰 디코드 회로(30)의 출력을 복수(여기서는 8개)의 소거 블록 B0∼B7에 대하여 설치된 4개의 N 웰(2A-2D)에 대하여 공통으로 공급함으로써 이들 소거 블록 B0-B7을 상호 전기적으로 연결하는 구성으로 하고 있다.

또한, 상기 제1 실시예와 달리, 예를 들면 인접한 소거 블록 B0, B1의 메모리 셀 어레이(8A, 8B)뿐만 아니라, 인접한 소거 블록 B0, B1의 2개의 컬럼 게이트를 하나의 컬럼 게이트(31)로 하여 동일한 N 웰(2A) 내에 형성한다. 여기서, 컬럼 게이트(31)는 N 웰(2A) 내에 형성된 P 웰(7A)과는 별도로 형성된 P 웰(32) 내에 형성되어 있다.

이 컬럼 게이트(31)를 P 웰(32) 내에 설치하고, 이 P 웰(32)을 메모리 셀 어레이(15)와 공통인 N 웰(2A) 내에 설치함으로써, 제1 실시예에 있어서 존재한 예를 들면 동일 소거 블록 B0 내에서의 메모리 셀(8A)이 형성되어 있는 N 웰(2A)과 N 웰(2A)의 외측에서 컬럼 게이트(31)가 설치되어 있는 N웰 내의 P 웰과의 경계 영역의 존재에 따른 면적 증대의 영향을 삭감할 수 있다.

또, N 웰 디코더(30)를 공유화하는 소거 블록 그룹은 반도체 기억 장치 전체에 걸쳐 설정할 필요는 없고, 일부의 소거 블록 그룹에 대해서만 N 웰 디코더를 공유화할 수 있다.

특히, N 웰 디코더(30)를 공유화하는 경우에는 그 출력 신호인 NWi의 부하 용량이 커지는 경우 등의 악영향이 우려되기 때문에, 제어되는 N 웰의 사이즈가 작은 소거 블록 그룹에 대하여 N 웰 디코더를 공유화하면, 면적 축소의 효과를 얻으면서, 부하 용량이 증대될 우려도 방지할 수 있다. 또, 웰 사이즈가 작은 소거 블록 그룹으로서는, 정규 소거 블록 그룹 이외의 부팅 소거 블록 그룹 등이 해당한다.

여기서, 정규 소거 블록 그룹은 그 메모리 셀 비트 용량이 512K 비트 정도인 반면, 부팅 소거 블록 그룹은 레귤러 소거 블록 그룹의 메모리 셀 용량의 약 1/8 정도인 64K 비트 정도의 메모리 셀 용량으로 되어 있다.

본 실시예에서는 상기 제1 실시예에 대하여, N 웰 디코드 회로의 수를 1/8로 줄일 수 있기 때문에, 반도체 기억 장치의 면적 축소 효과가 한층 더 있으며, 또한 메모리 셀 어레이와 인접한 컬럼 게이트(31)와의 웰 경계에 대해서도 영역을 축소할 수 있기 때문에 면적 축소 효과를 갖는다.

또한, 컬럼 게이트(31)의 N 웰(2A) 내에서의 연결 구성은, 본 실시예와 같이 N 웰 디코드 회로(30)의 공유화 구성과 함께 반드시 실시할 필요는 없고, 제1 실시예와 조합하여 실시할 수도 있다. 그 경우에 있어서도, 그 구성에 의한 면적 축소 효과가 발휘된다.

또, 각 실시예에 있어서, 소스 전압 발생 회로(14)를 소거 블록 그룹 B0-B7마다 하나 설치하는 대신에, 각 소거 블록 내의 블록 디코더(6)에 있어서, 소스 전압 발생 회로와 마찬가지의 기능을 갖게 해도 무방하다.

〈제3 실시예〉

다음으로, 도 6을 참조하여 본 발명의 제3 실시예에 대하여 상세하게 설명한다.

도 6의 장치에서 도 1, 도 5의 장치와 동일한 부분은 동일 참조 번호를 부여하고 그에 대한 설명을 생략한다. 도 6에 있어서는, 8개의 소거 블록 B0-B7에 의해 구성된 제1 소거 블록 그룹(4A)과 이에 대하여 선 대칭의 패턴을 갖는 8개의 소거 블록 B8-B15에 의해 구성된 제2 소거 블록 그룹(4B)을 갖는다.

하나의 소거 블록 그룹(4A)에서는 상호 인접한 2개의 소거 블록 B0, B1과 B2, B3과 B4, B5와 B6, B7에 대하여 4개의 N 웰(2A-2D)이 각각 공통으로 형성되어 있다.

소거 블록 그룹(4A)에는 공통으로 로우 선택 회로인 로우 디코더(12A), 컬럼 선택 회로인 컬럼 디코더(13A)가 부속하여 형성되어 있다.

여기서, 예를 들면 소거 블록 B0 내의 P 웰(7A)과는 별도로 형성된 P 웰 (32A)에는 복수의 MOS 트랜지스터로 형성된 컬럼 게이트(31A)가 형성되고, 소거 블록 B0 내의 N 웰(2A) 외부에는 블록 디코더(6A) 및 메모리 셀 어레이가 형성되어 있다. 컬럼 게이트(31A)를 구성하는 MOS 트랜지스터는 트랜스퍼 게이트를 구성하고, 그 소스에 감지 증폭기(도시하지 않음)로부터 출력된 데이터선(도시하지 않음)이 접속되고, 그 게이트에는 컬럼 디코더(13A)로부터 출력된 신호가 입력되는 NMOS 트랜지스터(도시하지 않음)로서 형성되어 있다. 블록 디코더(6A)에 입력되는 블록 어드레스 신호에 기초하여 블록 B0-B7 내의 소정의 블록을 선택한다.

메모리 셀 어레이에서의 N 웰(2A) 내에는 P 웰(7A)이 형성되어 있고, 이 P 웰(7A) 내에는 제어 게이트(24A)가 워드선 WLi에 접속되고, 드레인(22A)이 비트선 BLi에 접속된 메모리 셀 트랜지스터(8A)가 복수개 형성되어 있다.

이 메모리 셀 트랜지스터(8A)의 소스(21A)에는 동일 소거 블록 B0 내에 설치되어 있는 블록 디코더(6A)로부터의 출력 신호가 소스 전위 SLi로서 입력된다.

또한, 동일 소거 블록 B0 내에 로컬 로우 디코더(10A)가 설치되고, 메모리 셀 트랜지스터(8A)의 제어 게이트(24A)에 워드선 WLi 신호를 공급하고 있다. 이 로컬 로우 디코더(10A)는 AND 회로(10A)로 구성되고, 이 AND 회로(10A)에는 동일 소거 블록 B0 내에 설치된 블록 로우 디코더(11A)의 출력 신호와, 소거 블록 그룹 (4A)의 한 단부에 설치된 로우 디코더(12A)의 출력 신호가 입력되어 있다. 도시하지 않은 소스 전압 발생 회로로부터는 N 웰 디코더(3)와 블록 디코더(6A)에 소스 전압 SLi를 제공하고 있다.

도시하지 않은 내부 전압 발생 회로에서 발생된 고전압 VPP가 소스 전압 발생 회로와 함께, 소거 블록 그룹(4A) 내의 블록 디코더(6A), N 웰 디코더(3)에 공급되어 있다. 또한, 블록 선택 어드레스 신호가 소스 전압 발생 회로와 소거 블록 그룹(4A)에서의 각 소거 블록 B0-B7 내의 블록 디코더(6A)에 입력되어 있다.

그 밖의 소거 블록 그룹(4B)도 블록 그룹(4A)과 마찬가지로 구성되어 있다. 따라서, 모든 대응 부분에는 예를 들면 로컬 로우 디코더(10A)에 대응하는 로컬 로우 디코더에는 참조 부호(10B)를 붙이고, 블록 로우 디코더(11A)에 대응하는 블록 행에는 참조 부호(11B)를 붙이고 있다. 단, 예를 들면 N 웰(2A)은 블록 그룹(4A) 측의 2개의 소거 블록 B0, B1과, 소거 블록 그룹(4B) 측의 2개의 소거 블록 그룹 B8, B9으로 된 합계 4개의 소거 블록 그룹에 대하여 1개의 N 웰(2A)이 설치되어 있다는 점이 다르다. 마찬가지로, 그 밖의 N 웰(2B, 2C, 2D)도 각각 4개의 소거 블록에 대하여 1개의 비율로 설치된다. 또한, N 웰 디코더(3)도 이들 4개의 블록 B0, B1, B8, B9에 공통으로 설치되어 있다. 또, 이들 N 웰(2A-2D) 내에 형성되는 컬럼 게이트를 형성하는 모든 P 웰(32A, 32B) 등은 모두 0V(GND)로 고정된다.

도 6의 실시예에서는 소형, 경량화가 더욱 가능하고, 블록 그룹의 패턴이 선 대칭 형상이기 때문에 설계가 용이한 이점도 있다.

상기 각 실시예는 각각 조합하여 실시할 수 있다.

이상 설명한 바와 같이 각 실시예에 의하면, 인접한 소거 블록의 메모리 셀 어레이의 N 웰 영역을 공통으로 해도, 면적의 증가가 억제됨과 함께, N 웰과, 이 N 웰 영역 내에 형성되는 2개의 소거 블록 내의 P 웰 영역과의 바이어스 관계에 의한 PN 접합의 순방향 바이어스의 발생을 억제할 수 있고, 그에 따른 반도체 장치의 동작 불량, 전력 소비의 증대를 억제할 수 있다.

이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.

Claims

제1 도전형 반도체 기판과,

상기 반도체 기판 상에 형성된 제2 도전형의 제1 웰 영역과,

상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과,

상기 제1 웰 영역 내에 형성된 제1 도전형의 제3 웰 영역과,

상기 제2 웰 영역 및 상기 제3 웰 영역 내에 각각 형성되고, MOS 구조의 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

상기 메모리 셀 어레이의 데이터 재기입 동작 시에 재기입 전압 신호를 상기 제2 웰 영역 및 메모리 셀의 소스 영역에 선택적으로 공급하는 제1 디코드 회로와,

상기 재기입 전압 신호를 상기 제1 웰 영역에 선택적으로 공급하는 제2 디코드 회로

를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀의 데이터 재기입 시에 전원 전압보다 높은 재기입 전압 신호를 발생하는 데이터 재기입 회로를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 디코드 회로는

어드레스 신호에 의해 선택하는 제3 디코드 회로와,

전원 전압보다 높은 내부 전압으로 변환하는 전압 변환 회로와,

상기 전압 변환 회로의 출력으로부터 서로 반대의 극성을 갖는 한 쌍의 게이트 제어 신호를 형성하는 게이트 제어 신호 형성 회로와,

상기 재기입 전압 신호가 공급되고, 상기 한 쌍의 게이트 제어 신호가 각각 게이트에 공급되는 제1의 P형 트랜지스터와 제1의 N형 트랜지스터에 의해 구성된 제1 트랜스퍼 게이트 회로와,

상기 제1의 N형 트랜지스터에 직렬 접속되고, 상기 메모리 셀 어레이의 소거 시에 오프 상태로 되는 제2의 N형 트랜지스터를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는 복수의 소거 블록으로 분할되고,

상기 제1 디코드 회로는 상기 복수의 소거 블록마다 복수개 설치되며,

상기 제2 디코드 회로는 복수의 상기 제1 디코드 회로로부터의 출력 신호에 의해 선택하는 제3 디코드 회로와, 제1의 P형 트랜지스터와 제1의 N형 트랜지스터에 의해 구성된 제1 트랜스퍼 게이트 회로와, 상기 메모리 셀 어레이의 소거 시에 오프 상태로 되는 제2의 N형 트랜지스터를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 트랜스퍼 게이트 회로 및 상기 제2 트랜스퍼 게이트 회로는 선택된메모리 셀 어레이의 소거 시에만 온 상태로 되는 반도체 기억 장치.
제1항에 있어서,

상기 제1 웰 영역의 전위와 상기 제2 웰 영역의 전위는 동일한 전위로서, 각각 독립적으로 인가되는 반도체 기억 장치.
제1항에 있어서,

상기 선택 회로는 컬럼 선택 회로와 로우 선택 회로를 포함하고, 상기 컬럼 선택 회로는 상기 제1 웰 내에 형성되어 있는 반도체 기억 장치.
제1항에 있어서,

상기 제1 내지 제3 웰 영역 및 상기 선택 회로는 연속적으로 복수개 인접하여 배치되어 소거 블록 그룹을 구성하고, 상기 제1 웰에 공통으로 전위를 공급하는 제1 웰 디코더를 더 구비하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 웰 영역 및 상기 제2 웰 영역이 제1 소거 블록을 구성하고, 상기 제1 웰 영역 및 상기 제3 웰 영역이 제2 소거 블록을 구성하고, 상기 제1 소거 블록과 상기 제2 소거 블록은 인접하여 배치되는 반도체 기억 장치.
제1항에 있어서,

상기 제1 웰 영역 내에 상기 제2 웰 영역과 제3 웰 영역에 대하여 선 대칭되는 위치에 제4 웰 영역, 제5 웰 영역이 형성되고, 상기 제1 웰 영역과 제4 웰 영역이 제3 소거 블록을 구성하며, 상기 제1 웰 영역 및 상기 제5 웰 영역이 제4 소거 블록을 구성하고, 상기 제3 소거 블록과 제4 소거 블록은 인접하여 배치되며, 또한 상기 제1, 제2 소거 블록에 대하여 선 대칭되는 위치에 구성된 반도체 기억 장치.
제1 도전형 반도체 기판과,

상기 반도체 기판 상에 형성된 제2 도전형의 제1 웰 영역과,

상기 제1 웰 영역 내에 형성된 제1 도전형의 제2 웰 영역과,

상기 제2 웰 영역 내에 MOS 구조의 메모리 셀이 행렬 형상으로 배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 데이터의 재기입 시에 재기입 전압 신호와 상기 제2 웰 영역, 및 메모리 셀의 소스 영역을 선택적으로 접속하는 제1 디코드 회로와,

상기 재기입 전압 신호와 상기 제1 웰 영역을 선택적으로 접속하는 제2 디코드 회로를 포함하며,

상기 제1 웰 영역, 상기 제2 웰 영역, 상기 제1 디코드 회로 및 상기 제2 디코드 회로는 하나의 데이터 재기입 블록을 구성하고, 상기 재기입 블록은 연속적으로 복수개 인접하여 배치되어 재기입 블록 그룹을 구성하며, 동일 재기입 블록 그룹 내의 모든 재기입 블록에 상기 재기입 전압 신호가 공급되는 반도체 기억 장치.
제11항에 있어서,

상기 메모리 셀 어레이의 데이터 재기입 시에 상기 재기입 전압 신호를 발생하는 재기입 전압 신호 발생 회로를 포함하는 반도체 기억 장치.