CN1256773C - 拟动态通过沟道写入/抹除的闪存存储单元结构及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 10
- 230000000750 progressive effect Effects 0.000 claims abstract description 5
- 239000000725 suspension Substances 0.000 claims description 11
- 238000007599 discharging Methods 0.000 abstract description 2
- 230000005611 electricity Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract 2
- 230000006870 function Effects 0.000 abstract 1
- 238000012163 sequencing technique Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
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Abstract
一种拟动态通过沟道写入/抹除的闪存存储单元结构，在底部依序形成N型离子基底、深P型井区域以及N型井区域，以形成一具有电容作用的结构。然后对上面的第一氧化层以渐进方式延伸到堆栈栅下两侧，用以防止运作所产生的干扰。并将对漏极端的第一导电型离子掺杂区与深第二导电型离子掺杂区以金属贯穿。由于每一个闪存存储单元形成的电容可用以放电，所以对于使用者而言，可以增加程序化的速度。
Description
技术领域
本发明涉及一种只读性存储元件结构制造方法及其操作方法，且特别涉及一种闪存的结构制造方法及其操作方法。
背景技术
请参照图1，是公知的闪存存储单元(flash memory cell)的结构示意图。此闪存存储单元在结构上包括一基底10、第一场氧化层12、堆栈栅14、N型离子掺杂区16、浅P型离子掺杂区18、深P型离子掺杂区20以及源极掺杂区22所构成。
其中，堆栈栅14包含一般闪存所具有的控制栅13与悬浮栅15。而N型离子掺杂区16位于第一场氧化层12与堆栈栅14之间。浅P型离子掺杂区18形成于N型离子掺杂区16的旁边，且位于堆栈栅14下方。深P型离子掺杂区20与浅P型离子掺杂区18掺杂相同离子。且深P型离子掺杂区20位于N型离子掺杂区16的下方，一边与第一场氧化层12连接，另一边与浅P型离子掺杂区18连接，其掺杂深度远大于浅P型离子掺杂区18的深度，用以做为一P型井。深P型离子掺杂区20与N型离子掺杂区16电性短路相接，做为闪存的漏极。至于源极掺杂区22掺杂在浅P型离子掺杂区18的旁边，做为闪存存储单元的源极，且在源极掺杂区22下方具有一与源极22掺杂相同离子，但浓度较轻的浅掺杂区24。
接着，我们说明上述结构操作方法，我们在控制栅13上施加一字符线电压VWL＝-10V；然后对做为漏极的N型离子掺杂区16与深P型离子掺杂区20施加一位线电压VBL＝5V；至于做为源极的源极掺杂区22所连接的源极电压VSL则不施加电压，使其为悬浮状态；至于基底10则施加一基底电压VB＝0V来进行程序化(Program)。在运作时，悬浮栅15中的电子(e-)因边缘富勒-诺得亥姆效应(edge Fowler-Nordheimeffect)使电子射出悬浮栅15到达漏极，借以程序化(Program)此闪存存储单元。
由于在程序化时，是多数个闪存存储单元依序进行的，如图2所示，位线电压VBL＝5V输入到每一个闪存存储单元(例如30、32)，个别所需要程序化的时间约4ms，这对于同时并联多个闪存存储单元进行程序化时，则时间以累加方式计算，因此必须花费许多时间才能完成。以程序化10个存储单元为例，需耗时10×4ms计40ms，这对于现在计算机追求快速度运行来说，就无法达到快速运行的效果，使得生产的竞争力将大幅降低。
发明内容
有鉴于此，本发明的目的就是在于提供一种拟动态通过沟道写入/抹除的闪存存储单元结构制造方法及其操作方法，用以在进行程序化时，能够通过寄生电容来暂存位线资料，以平行处理模式提高其运行的速度。由于将位线资料写入寄生电容仅需耗时数微秒(～μS)，以程序化10个存储单元为例，仅需耗时数十微秒(～10μS)，大大提高了程序化运行的速度。
本发明提供一种拟动态通过沟道写入/抹除的闪存存储单元结构，由第一导电型离子基底、深第二导电型离子阱区域、第一导电型离子阱区域、第一氧化层、堆栈栅、第一导电型离子掺杂区、浅第二导电型离子掺杂区以及深第二导电型离子掺杂区所构成。
其中，深第二导电型离子阱区域位于第一导电型离子基底上；第一导电型离子阱区域位于深第二导电型离子阱区域上，用以形成一具有充放电效果的电容；第一氧化层位于第一导电型离子阱区域的表面上；堆栈栅位于第一氧化层旁与第一导电型离子阱区域上；第一导电型离子掺杂区位于第一氧化层下与堆栈栅下面旁边以做为漏极；浅第二导电型离子掺杂区位于第一导电型离子掺杂区的旁边，且位于堆栈栅下方；以及深第二导电型离子掺杂区位于第一导电型离子掺杂区的下方，与浅第二导电型离子掺杂区连接。
其中，上述第一导电型离子基底与第一导电型离子阱区域使用N型离子，深第二导电型离子阱区域使用P型离子。而第一氧化层以渐进方式延伸到堆栈栅下，用以防止运作所产生的干扰。
此外，我们还可设计一源极掺杂区位于浅第二导电型离子掺杂区的旁边与第一氧化层下，以做为源极。而第一导电型离子掺杂区与源极掺杂区例如使用掺杂磷等的第五族元素。至于浅第二导电型离子掺杂区与深第二导电型离子掺杂区掺杂硼等的第三族元素。
另外在结构上，我们使第一导电型离子掺杂区与深第二导电型离子掺杂区电性短路连接一起，例如以一金属接触贯穿第一导电型离子掺杂区与深第二导电型离子掺杂区间的接面，或者一金属接触将暴露出的该第一导电型离子掺杂区与该深第二导电型离子掺杂区连接一起。
此外，本发明还提供一种拟动态通过沟道写入/抹除的闪存存储单元制造方法，包括下列步骤：首先形成一第一导电型离子基底，接着在其上形成一深第二导电型离子阱区域；然后在深第二导电型离子阱区域上形成第一导电型离子阱区域；接着在第一导电型离子阱区域的表面上形成一第一氧化层；并在部分的第一氧化层上形成一堆栈栅；且在第一氧化层下与堆栈栅下面旁边形成第一导电型离子掺杂区，以做为漏极；然后在第一导电型离子掺杂区的旁边、位于堆栈栅下方形成一浅第二导电型离子掺杂区；以及在深第二导电型离子掺杂区位于第一导电型离子掺杂区的下方形成一深第二导电型离子掺杂区，且一边与浅第二导电型离子掺杂区连接。
本发明还包括在浅第二导电型离子掺杂区的旁边与第一氧化层下形成一源极掺杂区，以做为源极。以及以一金属贯穿第一导电型离子掺杂区与深第二导电型离子掺杂区间接面，用以造成两者短路。或者以一金属接将暴露出的该第一导电型离子掺杂区与该深第二导电型离子掺杂区连接一起，用以造成两者短路。上述方法中，第一导电型离子基底与第一导电型离子阱区域使用N型离子，而深第二导电型离子阱区域使用P型离子。此外对于第一氧化层在堆栈栅下设计较薄，并且在堆栈栅下两侧以渐进方式增加厚度，用以防止运作所产生的干扰。
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明。
附图说明
图1是公知的闪存存储单元的结构示意图；
图2是多数个闪存存储单元依序进行程序化图；
图3A、图3B是本发明一较佳实施例的一种拟动态通过沟道写入/抹除的闪存存储单元结构与对应的电路示意图；
图4是本发明的拟动态通过沟道写入/抹除的闪存存储单元结构的程序化运作示意图。
附图标记说明：
10：基底 12：第一场氧化层
13：控制 14：堆栈栅
15：悬浮栅 16：N型离子掺杂区
18：浅P型离子掺杂区
20：深P型离子掺杂区 22：源极掺杂区
24：浅掺杂区 40：N型基底
42：深P型井区域 44：N型井区域
46：电容 48：第一氧化层
50：堆栈栅 52：控制栅
54：悬浮栅 56：N型离子掺杂区
60：浅P型掺杂区 62：深P型掺杂区
64：N型离子掺杂区 66：虚线
70：晶体管 72：闪存存储单元
74：寄生电容 76：电子
具体实施方式
请参照图3A、图3B，是本发明一较佳实施例的一种拟动态通过沟道写入/抹除的闪存存储单元结构与对应电路图。
在图中，底部下面依序形成第一导电型离子基底(例如N型基底40)、位于N型基底40上的深第二导电型离子阱区域(例如深P型井区域42)以及位于深P型井区域42上的第一导电型离子阱区域(例如N型井区域44)。由于上述N型基底40、深P型井区域42以及N型井区域44形成的三个井上，在深P型井区域42以及N型井区域44的结构中，会形成下面图形中的寄生电容46，此电容46将有助于在程序化时速度加快的作用，此部份将在后面的实际运作中做进一步说明。
接着，我们在N型井区域44上形成第一氧化层48，并在部分的第一氧化层48旁形成堆栈栅50，其中堆栈栅50由控制栅52与悬浮栅54所构成。至于漏极部分则以第一导电型离子掺杂区(N型离子掺杂区56)构成，其位于第一氧化层48下与堆栈栅50下面旁边。而在堆栈栅50下方与N型离子掺杂区56旁边，则为一浅第二导电型离子掺杂区(浅P型掺杂区60)，此外，并设计深第二导电型离子掺杂区(深P型掺杂区62)位于N型离子掺杂区56的下方，一边与浅P型掺杂区60连接。以及一源极掺杂区(N型离子掺杂区64)，位于浅P型掺杂区60的旁边与第一氧化层48下，做为源极。
此外在设计时，第一氧化层48以逐渐缩小方式延伸到堆栈栅50下面两侧，用以防止当程序化时，悬浮的源极有过高的电压产生时，会将原先在悬浮栅54的电子(e-)吸入到源极端，而对运作产生干扰。此外，如图中的虚线66所示N型离子掺杂区56与深P型离子掺杂区62之间，以一金属接触贯穿两者，而达到电性短路作用，用以防止在深P型离子掺杂区62外形成空乏区，而产生热空穴(e+)，使得在横向电场(lateral electric field)的作用下，造成热空穴注入(hot hole injection)的现象，因而严重影响闪存存储单元的正常操作。上述设计也可以用一金属将暴露出的N型离子掺杂区56与深P型离子掺杂区62接触连接一起(图未绘出)，而达到电性短路作用。
此外，上述N型掺杂区56、64例如使用磷等的第五族元素，而浅P型离子掺杂区与深P型离子掺杂区使用掺杂硼等的第三族元素。
接着，我们根据表1所示，来提供一种通过沟道写入/抹除的闪存存储单元的操作方法，其中闪存存储单元(请参考图3B)的控制栅、源极与漏极分别施加字符线电压VWL、源极线电压VSL与位线电压VBL，且在闪存存储单元结构的底部(请参考图3A)由上而下为N井44、深P井42以及N型基底40所构成，其中N井44与深P井42形成一电容46，深P井42连接一井区电压VP。
表1
| VBL | VWL | VSL | 深P井 | |||
| 选取 | 未选取 | 选取 | 未选取 | |||
| 程序化 | 5V | 0V | -10V | 悬浮 | 悬浮 | 0V |
| 抹除 | 悬浮 | 悬浮 | 10V | 悬浮 | -8V | -8V |
| 读取 | 0V | 悬浮 | 3.3V | 悬浮 | 1V | 0V |
当执行一编码(程序化)操作(表1最上一行)时，字符线电压VWL为一低准位电压，例如输入为-10V，位线电压VBL为一准位相对高于字符线电压VWL的电压，例如输入为5V，源极保持悬浮状态，井区电压VP也是一准位相对高于字符线电压的电，例如输入为0V。
而执行一抹除(Erase)操作(表1第二行)时，字符线电压VWL为一高准位电压，例如输入电压为10V，源极线电压VSL是一准位相对低于字符线电压VWL的电压，例如输入电压为-8V，位线电压VBL保持悬浮状态，井区电压VP是与源极电压相同的电压，例如输入电压为-8V。
而执行一读取操作时，字符线电压VWL为一较高准位电压，例如输入电压为3.3V，源极线电压VSL为一相对低于字符线电压VWL的电压，例如输入电压为1V，位线电压VBL的准位相对低于源极线电压VSL，例如输入电压为0V，井区电压VP也是一准位相对低于字符线电压VWL的电压，例如输入电压为0V。
接着，在图4中说明本发明的拟动态通过沟道写入/抹除的闪存存储单元结构的运作。外加5V的电压通过一晶体管70的控制，然后将电压传到本发明的拟动态通过沟道写入/抹除的闪存存储单元72的漏极与寄生电容74，在快速充电下只要小于10μs就可使电容74达到5V，以随时等待并吸引悬浮栅的电子76跑到漏极，所以外加5V的电压可以不需要象过去要每一个闪存都要4ms的作用下，才能进行下一个，因此可以大幅的提高程序化速度的运行。
综上所述，本发明的优点在于提供一种拟动态通过沟道写入/抹除的闪存存储单元结构，在漏极端形成一电容的快速充电作用，使得外加电压进行程序化时，可以快速的运行。
此外本发明的另一优点是第一氧化层以渐进方式延伸到堆栈栅下两侧，用以确保悬浮的源极有过高的电压产生时，不会将原先在悬浮栅的电子(e-)吸入到源极端，而对运作产生干扰。
本发明的再一优点是将金属贯穿或连接到N型离子掺杂区与深P型离子掺杂区，而产生电性短路效果。使得深P型离子掺杂区不会形成空乏区，所以不会有热空穴注入(hot hole injection)的现象，而影响闪存存储单元的正常操作。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该技术的人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰，但本发明的保护范围应当以权利要求书所限定的为准。
Claims (9)
1.一种拟动态通过沟道写入/抹除的闪存存储单元结构，其特征在于：包括：
一第一导电型离子基底；
一深第二导电型离子阱区域，位于该第一导电型离子基底上；
一第一导电型离子阱区域，位于该深第二导电型离子阱区域上；
一第一氧化层，位于该第一导电型离子阱区域的表面上；
一堆栈栅，位于该第一氧化层旁与该第一导电型离子阱区域上；
一第一导电型离子掺杂区，位于该第一氧化层下与该堆栈栅一边下面旁边，做为漏极；
一浅第二导电型离子掺杂区，位于该第一导电型离子掺杂区的旁边，且位于该堆栈栅下方；
一深第二导电型离子掺杂区，位于该第一导电型离子掺杂区的下方，并与该浅第二导电型离子掺杂区连接；
其中，该第一导电型离子掺杂区与该深第二导电型离子掺杂区以一电性短路连接一起。
2.根据权利要求1所述的拟动态通过沟道写入/抹除的闪存存储单元结构，其特征在于：该第一导电型离子基底与该第一导电型离子阱区域使用N型离子，该深第二导电型离子阱区域使用P型离子。
3.根据权利要求1所述的拟动态通过沟道写入/抹除的闪存存储单元结构，其特征在于：还包括一源极掺杂区，位于该浅第二导电型离子掺杂区的旁边与该第一氧化层下，做为源极。
4.根据权利要求1所述的拟动态通过沟道写入/抹除的闪存存储单元结构，其特征在于：该堆栈栅包括一控制栅与一悬浮栅，且该控制栅位于该悬浮栅上。
5.一种拟动态通过沟道写入/抹除的闪存存储单元的制造方法，其特征在于：包括下列步骤：
形成一第一导电型离子基底；
在该第一导电型离子基底上形成一深第二导电型离子阱区域；
在该深第二导电型离子阱区域上形成一第一导电型离子阱区域；
在该第一导电型离子阱区域的表面上形成一第一氧化层；
在该第一氧化层旁边与该第一导电型离子阱区域上形成一堆栈栅；
在第一氧化层下与该堆栈栅下面旁边形成一第一导电型离子掺杂区，做为漏极；
在该第一导电型离子掺杂区的旁边、且位于该堆栈栅下方形成一浅第二导电型离子掺杂区；
在该深第二导电型离子掺杂区位于该第一导电型离子掺杂区的下方形成一深第二导电型离子掺杂区，其一边与该浅第二导电型离子掺杂区连接；以及
使该第一导电型离子掺杂区与该深第二导电型离子掺杂区电性短路连接在一起。
6.根据权利要求5所述的拟动态通过沟道写入/抹除的闪存存储单元的制造方法，其特征在于：还包括在该浅第二导电型离子掺杂区的旁边与该第一氧化层下形成一源极掺杂区，做为源极。
7.根据权利要求5所述的拟动态通过沟道写入/抹除的闪存存储单元的制造方法，其特征在于：还包括以一金属贯穿该第一导电型离子掺杂区与该深第二导电型离子掺杂区间的接面，用以造成两者短路。
8.根据权利要求5所述的拟动态通过沟道写入/抹除的闪存存储单元的制造方法，其特征在于：还包括以一金属接将暴露出的该第一导电型离子掺杂区与该深第二导电型离子掺杂区连接一起，用以造成两者短路。
9.根据权利要求5所述的拟动态通过沟道写入/抹除的闪存存储单元的制造方法，其特征在于：该第一氧化层延伸到该堆栈栅下面两侧以渐进方式增加厚度，用以防止运作所产生的干扰。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN01129302.0A CN1256773C (zh) | 2001-06-11 | 2001-06-11 | 拟动态通过沟道写入/抹除的闪存存储单元结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN01129302.0A CN1256773C (zh) | 2001-06-11 | 2001-06-11 | 拟动态通过沟道写入/抹除的闪存存储单元结构及其制造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200510115639.5A Division CN1819211A (zh) | 2001-06-11 | 2001-06-11 | 拟动态通过信道写入/抺除的闪存存储单元的操作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1391284A CN1391284A (zh) | 2003-01-15 |
| CN1256773C true CN1256773C (zh) | 2006-05-17 |
Family
ID=4669065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN01129302.0A Expired - Fee Related CN1256773C (zh) | 2001-06-11 | 2001-06-11 | 拟动态通过沟道写入/抹除的闪存存储单元结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1256773C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100339978C (zh) * | 2004-10-22 | 2007-09-26 | 力晶半导体股份有限公司 | 快闪存储单元及其制造方法 |
| US11424257B2 (en) * | 2019-10-15 | 2022-08-23 | Ememory Technology Inc. | Method for manufacturing semiconductor structure and capable of controlling thicknesses of oxide layers |
-
2001
- 2001-06-11 CN CN01129302.0A patent/CN1256773C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1391284A (zh) | 2003-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: LIJING SEMICONDUCTOR CO., LTD. Free format text: FORMER OWNER: LIWANG ELECTRONIC CO., LTD Effective date: 20050218 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20050218 Address after: Taiwan Hsinchu Science Industrial Park line 12 Applicant after: Powerchip Semiconductor Corp. Address before: No. 8, No. 81, water conservancy Road, Taiwan, Hsinchu, 3 Applicant before: Liwang Electronic Co., Ltd |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060517 |