CN1714457A - 氮化硅电荷捕获存储器件 - Google Patents
氮化硅电荷捕获存储器件 Download PDFInfo
- Publication number
- CN1714457A CN1714457A CN03825466.2A CN03825466A CN1714457A CN 1714457 A CN1714457 A CN 1714457A CN 03825466 A CN03825466 A CN 03825466A CN 1714457 A CN1714457 A CN 1714457A
- Authority
- CN
- China
- Prior art keywords
- type trap
- type
- trap
- isolation
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title description 5
- 229910052710 silicon Inorganic materials 0.000 title description 5
- 239000010703 silicon Substances 0.000 title description 5
- 150000004767 nitrides Chemical class 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 claims description 30
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 238000001802 infusion Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims 1
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- 239000011248 coating agent Substances 0.000 description 13
- 238000000576 coating method Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000009826 distribution Methods 0.000 description 11
- 238000007667 floating Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000005684 electric field Effects 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000000725 suspension Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明是一种擦除氮化物存储器件的方法及系统。在本发明的一个实施例中，在半导体衬底(520)中形成隔离的P型阱(510)。在该隔离的P型阱(510)中形成多个N型杂质集中区(550、555)，且在这些N型杂质集中区(550、555)的两个之间制造氮化物存储单元(560)。最后，将电气接触(590)连接到该隔离的P型阱(510)。
Description
发明领域
本发明涉及半导体器件的领域。更具体而言，本发明的各实施例是关于一种用于擦除存储器件的方法和系统。
背景技术
闪存是一种可重写的电子存储器媒体，且此种电子存储器媒体在没有电力消耗的情形下仍可保存其内容。闪存器件通常具有10万至30万次写入周期的使用寿命。与可擦除单一字节的动态随机存取存储器(Dynamic Random Access Memory；简称DRAM)器件以及静态随机存取存储器(Static Random Access Memory；简称SRAM)器件不同，闪存器件通常以固定的多位区块(block)或扇区(sector)为单位而被擦除和写入。闪存技术使从可在原位置进行擦除的电可擦除可编程只读存储器(Electrically Erasable Programmable Read Only Memory；简称EEPROM)芯片技术发展而来。闪存器件具有较低的成本及较高的组件密度，这意味着闪存器件的每一单位面积可存放更多的数据。这种新的EEPROM类型已发展成一种结合了可擦除可编程只读存储器(Erasable Programmable Read Only Memory；简称EPROM)的高组件密度以及EEPROM的可以电擦除的这两项优点的重要非易失性存储器。
以一种将单一位的信息储存在每一存储单元的存储单元结构来建构传统的闪存器件。图1是示例的闪存器件的横剖面图。存储器件100包含金属氧化物半导体(Metal Oxide Semiconductor；简称MOS)晶体管结构，该结构具有在衬底110中的源极101、漏极102、和沟道区103、以及在该沟道103之上的堆叠式栅极结构104。该堆叠式栅极104可进一步包含形成在衬底110的表面上的薄栅极介电层105(有时被称为隧道氧化物层)。堆叠式栅极104也包含在隧道氧化物105之上的多晶硅浮栅极106、以及在浮栅极106之上的多晶硅间介电层107。多晶硅间介电层107通常是诸如具有两个氧化物层以及夹在这两个氧化物层之间的氮化物层的氧化物-氮化物-氧化物(Oxide-Nitride-Oxide；简称ONO)层等的多层绝缘体。最后，多晶硅控制栅极108位于该多晶硅间介电层107之上。
共同的字线以典型的NOR配置将控制栅极108连接到一行的此种存储单元。此外，由共同的位线将一行的漏极区102连接在一起。当将电压施加到控制栅极108时，在沟道103中形成了电场，且可在源极101与漏极102之间传导电流。每一存储单元的源极101通常连接到共同的源极端。在操作中，利用周围的译码器和控制电路而经由各自的位线和字线寻址到个别的闪存单元，以便编程(写入)、读取、或擦除该存储单元。
通常，将高的正电压施加到控制栅极108，将源极101连接到接地点，并将漏极102连接到正电压，而以“沟道热电子注入”法编程此种单一位的堆叠式栅极闪存单元。跨越沟道区两端而形成的高电场会使电子向漏极区加速推进，并将足够的能量施加到这些电子，而使这些电子成为热电子。这些热电子被散射(例如，通过沟道区中的衬底的杂质或衬底晶格结构)，且由控制栅极正电压所建立的垂直电场使其改向朝向浮栅极。如果这些电子有足够的能量，则这些电子可穿隧通过栅极氧化物105而进入浮栅极106，且被捕获在浮栅极106中。此种现象改变了存储单元100的临界电压VT，并因而改变了存储单元100的沟道电导。
为了要擦除典型的单一位堆叠式栅极闪存单元，将电压(例如10至12伏)施加到源极101，并将控制栅极108保持在负电位，且可让漏极102浮接。在这些条件下，在隧道氧化物105两端且在浮栅极106与源极101之间产生了电场。原先被捕获在浮接栅极106中的电子朝向浮栅极106中在源极区101之上的部分流动，并群集在该部分中。这些电子然后从浮栅极106离开，并在Fowler-Nordheim隧道效应下经由隧道氧化物105而进入源极区101。当从浮栅极106移开这些电子时，即擦除了存储单元100。
最近，已提出了可将两位的信息储存在单一存储器件的两个独立存储单元中的氮化物只读存储器(Nitride Read Only Memory；简称NROM)器件(也被称为双位闪存)。该NROM器件使用所谓的虚地结构，其中该器件中的一个存储单元的源极用作另一存储单元的漏极。图2示出了示意性的现有技术的氮化物只读存储器件200。存储器件200包含氮化硅层201，该氮化硅层201配置在上二氧化硅层202与下二氧化硅层203之间，而这三层构成ONO层204。多晶硅层205设在该ONO层204之上，且用作存储器件200的字线。第一位线206及第二位线207设在ONO层204之下。存储器件200位于P型衬底208上，且利用N+注入物构成位线206及207的导电部分，因而当将偏压施加到这些位线时，跨越该P型衬底208形成了沟道209。存储器件200是单一的晶体管，该晶体管具有利用位线206及207形成的可交换的源极和漏极部分，且栅极被形成为多晶硅字线205的一部分。
氮化硅层201形成电荷捕获层。将适当的电压施加到用作漏极端的其中一条位线，并将适当的电压施加到栅极(例如多晶硅层205)，且将用作源极端的位线接地，而完成对一存储单元的编程。该电压沿着沟道209而产生电场，使电子加速，并从衬底层208跃进该氮化硅层201，而此种现象被称为热电子注入(hot electron injection)。因为这些电子在漏极上得到大部分的能量，所以这些电子被捕获且保持储存在氮化硅层201中的ONO/位线结附近。因为氮化硅层201不导电，所以可使第一电荷注入到氮化硅层201中位线206和ONO层204的结附近，且该第一电荷被储存为左位210。同样地，可注入第二电荷，且该第二电荷可以与该第一电荷分离的方式被储存在氮化硅层201中位线207和ONO层204的结附近，且该第二电荷被储存为右位211。
氮化物只读存储器件200是对称的，可允许漏极和源极相互交换。因此，当编程左位210时，位线206可用作漏极端，且位线207可用作源极端。同样地，当编程右位211时，位线207可用作漏极端，且位线206可用作源极端。
氮化物只读存储器件200的擦除涉及隧道增强式热空穴(TunnelingEnhanced Hot Hole；简称TEHH)注入过程，其中空穴被注入到储存有电荷的氮化物层区域。例如，将负的高电压施加到控制栅极(例如多晶硅层205)，并将正的高电压施加到位线206和207的其中之一或两者，因而将造成空穴进入氮化硅层201，并在氮化硅层201中与所储存的电子复合。然而，热空穴注入可能损及氧化物层203，尤其是在重复的编程/擦除周期之后，可能会损及ONO层204与位线206及207的结区。
此外，很难准确地控制电子和空穴注入到氮化物层201中的位置。通常认为一储存位(例如左位210)的电子将沿着位线/ONO结的边缘而集中，这是因为这些电子在漏极(例如，图2所示的位线206)上得到大部分的能量。然而，无法明确地知道当空穴被注入氮化硅层201时这些空穴的最大浓度将出现在何处。理想上，这些浓度分布轮廓应相等地重叠，以便将氮化物层中电子与空穴的复合最大化。实际上，这些电荷并未相等地重叠，且残余的电子电荷积聚在氮化物层201中介于左位210与右位211间的区域。
图3示出了现有技术的氮化物只读存储器件中的电子和空穴的示意性分布。电子分布301示出了电子在氮化物层201内的浓度分布曲线。空穴分布302示出了空穴在氮化物层201内的浓度分布曲线。如图3所示，电子的分布集中在位线/ONO结(例如左位210)附近。然而，空穴分布302的浓度分布曲线并未与电子分布301的浓度分布曲线重叠。此种情形将造成在氮化物层201的沟道区内的区域303中具有较大的空穴浓度分布曲线，且在第二区域304中具有较大的电子浓度分布曲线。因此，最终的结果将是在该沟道区内积聚了残余的电荷。
因此，擦除氮化物只读存储器件的现有技术方法无法有效地从氮化物层的沟道区去除电荷。此外，擦除氮化物只读存储器件的现有技术方法(例如隧道增强式热空穴注入)可能物理地损及存储器件的氧化物层。
发明内容
因此，目前需要一种用来擦除诸如闪存器件等的氮化物只读存储器件的方法和系统，且该方法和系统可减少热空穴注入对氧化物层所造成的损伤。在满足上述需求的同时，也需要提供一种可更有效地去除氮化物层的沟道区中的残余电荷而擦除氮化物只读存储器件的方法和系统。在满足上述需求的同时，也需要提供一种可与现有的半导体工艺和设备兼容的擦除氮化物只读存储器件的方法和系统。
本发明是一种擦除氮化物只读存储器件的方法和系统。在本发明的一个实施例中，在半导体衬底中形成隔离的P型阱。在该隔离的P型阱中形成多个N型杂质集中区，并在两个N型杂质集中区之间制造氮化物只读存储单元。最后，将电气接触连接到该隔离的P型阱。
附图说明
包含在本说明书且构成本说明书的一部分的附图示出了本发明的各实施例，这些附图连同说明一起用来解说本发明的原理。除非有特别注明，否则应将本说明中提及的附图理解为并非按照比例而绘制。
图1是现有技术的浮栅存储器件的剖面图；
图2是现有技术的氮化物只读存储器件的剖面图；
图3示出了现有技术的氮化物只读存储器件的电子和空穴的示意性分布；
图4是用来制造根据本发明实施例的氮化物只读存储器件的方法的流程图；
图5A、5B、5C、及5C是根据本发明实施例而制造的氮化物只读存储器件的剖面图；
图6是用来擦除根据本发明实施例的氮化物只读存储器件的方法的流程图。
符号说明
100、200 存储器件 101 源极
102 漏极 103、576 沟道区
110、520 衬底 104 堆叠式栅极
105 栅极介电层 106 浮栅极
107 多晶硅间介电层 108 控制栅极
201 氮化硅层 202 上二氧化硅层
203 下二氧化硅层 204、570 ONO层
205、580 多晶硅层 206 第一位线
207 第二位线 208 P型衬底
210 左位 211 右位
301 电子分布 302 空穴分布
303、304、574、575 区域 500 存储器件
510 P型阱 530 深N型阱
540 侧阱 550、555 杂质集中区
560 氮化物存储单元 571 上氧化物层
572 氮化物层 573 下氧化物层
590 电气接触
具体实施方式
现在请详细参阅本发明的实施例，这些实施例的例子在各附图。虽然将参照下列的实施例而说明本发明，但是应当了解，这些实施例的用意并非将本发明限制在这些实施例。相反地，本发明将涵盖可包含在权利要求书所界定的本发明的精神和范围内的各种替代、修改、及等效物。此外，在本发明的下列详细说明中，阐述了许多特定的细节，以便提供对本发明的全面理解。然而，无须这些特定的细节也可实施本发明的实施例。在其它的情形中，并未详述传统的方法、程序、组件、和电路，以避免不必要地模糊了本发明的各目的。
在本发明的实施例中，在半导体衬底中形成隔离的P型阱，并在该隔离的P型阱之上且在两个源极/漏极区之间制造NROM存储单元。此外，将额外的电气接触连接到该P型阱。当擦除该存储器件时，将分开的较高电压(例如20伏)施加在该存储单元的控制栅极与该电气接触之间。例如，在一个实施例中，将负10伏电压施加到该存储单元的控制栅极，并将正10伏电压施加到该电气接触。该隔离的P型阱在整个存储单元之下传导该正10伏，此种方式有助于擦除该存储单元的沟道区中的残余电荷。此种方法优于擦除NROM器件的现有技术方法之处在于：将擦除电压导向ONO/位线结。使用本发明的实施例时，可在无须对存储器阵列的周边器件进行高成本的设计改变的情形下，将较高的擦除电压施加到存储器件。此外，本发明的实施例并不依赖以热空穴注入法从NROM存储单元的氮化物层去除电荷，而是替代性地利用Fowler-Nordheim隧道擦除机制从氮化物层去除电荷。这种方式可提高器件的使用寿命，这是因为热空穴注入可能损及存储单元的某些部分。可将本发明的实施例用于同时擦除存储在NROM存储器件中的两个位的扇区可编程闪存阵列。
图4是制造根据本发明实施例的氮化物只读存储器件的方法的流程图。现在请参阅方法400的步骤410和图5A，在半导体衬底中形成隔离的P型阱。在本发明的实施例中，在半导体衬底520中形成P型阱510。在一个实施例中，衬底520是轻度掺杂的P型衬底。在本发明的实施例中，P型阱510可具有比衬底520略微高的掺杂浓度，且通过深N型阱530和侧阱540将P型阱5 10在电气上与衬底520隔离。
在一个实施例中，首先沉积可提供与衬底520间的垂直隔离的深N型阱530，而完成该隔离的P型阱的制造。在一个实施例中，可先使用诸如磷等的N型杂质掺杂衬底520。在将磷驱进/退火到范围为4至5微米的深度之后，即可在深N型阱530之上的区域中将衬底520进行P型掺杂。例如，可执行硼离子注入，以便在深N型阱530之上的衬底520的区域中产生P型阱510。可执行第二驱进/退火步骤，以便将硼离子注入到范围为2至3微米的深度。虽然本发明述及这些特定的材料及工艺参数，但是本发明也很好的适用于将各种材料及参数用于形成P型阱510。
在本发明的实施例中，侧阱540是沉积在P型阱510周围区域的N型阱，用以提供横向的电气隔离。虽然图5A在P型阱510的两侧示出了侧阱540，但是应当了解，在本发明的实施例中，侧阱540延伸到P型阱510的周围。在本发明的一个实施例中，在一后续的掩膜和沉积步骤中产生侧阱540。然而，图5A中示出了侧阱540，以便更清楚地界定一隔离的P型阱。在本发明的实施例中，使用诸如磷等的材料来制造侧阱540。在本发明的实施例中，侧阱540可包含用来围绕P型阱510且提供横向电气隔离的多个N型阱。
在方法400的步骤420中，在该隔离的P型阱中形成多个N型杂质集中区。现在请参阅图5B，在P型阱510中形成了杂质集中区550和555。在一个实施例中，注入或扩散砷，以便在P型阱510内形成N型杂质集中区550和555。在本发明的实施例中，杂质集中区550将一列类似的氮化物只读存储单元连接到位线，且杂质集中区555将同一列的存储单元连接到第二位线。
在方法400的步骤430中，在该隔离的P型阱之上制造氮化物只读存储单元。现在请参阅图5C，在P型阱510之上制造氮化物存储单元560。在本发明的实施例中，存储单元560包含配置在多晶硅层580之下的氧化物氮化物氧化物(ONO)层570。在本发明的实施例中，ONO层包含上氧化物层571、氮化物层572、和下氧化物层573。在氮化物层572中，将两位的数据储存在由沟道区576隔离的区域574和575。将多晶硅层580用作存储器件500的控制栅极。在本发明的实施例中，字线将多晶硅层580连接到一行类似的氮化物只读存储单元。此外，在本发明的实施例中，上氧化物层571可用来在擦除操作中避免电子流出。例如，上氧化物层571可具有比下氧化物层573稍微高的介电常数。
在方法400的步骤440中，将电气接触连接到该隔离的P型阱。现在请参阅图5D，将电气接触590连接到P型阱510。在执行此步骤时，产生了氮化物只读存储器件500，该存储器件500包含隔离的P型阱、位线550、氮化物只读存储单元560、和电气接触590。现有技术的氮化物只读存储器件缺少本发明的隔离的P型阱和电气接触590。在本发明的实施例中，使用该隔离的P型阱和电气接触590，以便更有效地擦除ONO层570的沟道区573。
图6是根据本发明的实施例而擦除氮化物只读存储器件的方法的流程图。请再参阅图5A和方法600的步骤610，在半导体衬底中产生隔离的P型阱。在本发明的实施例中，该隔离的P型阱包含P型阱5 10，深N型阱530和侧阱540使该P型阱510在电气上与衬底520隔离。
请再参阅图5C和方法600的步骤620，在该隔离的P型阱之上制造氮化物只读存储单元。存储单元560配置在杂质集中区550与555之间，而杂质集中区550和555可用作氮化物只读存储器件500的可互换的源极/漏极区。
请再参阅图5D和方法600的步骤630，将电气接触连接到该隔离的P型阱。在本发明的实施例中，在擦除沟道区573时使用电气接触590。
在方法600的步骤640中，经由该隔离的P型阱而在该氮化物只读存储单元与该电气接触之间传导擦除电压。在本发明的实施例中，将负电压连接到存储器件500的控制栅极(例如图5所示的多晶硅层580)，并将正电压施加到电气接触590，从而擦除存储器件500。在本发明的实施例中，将源极/漏极区550和555接地，或让其浮接。经由P型阱510而从电气接触590传导该电压，且最后使该电压分布在存储单元560之下。在本发明的实施例中，当将该擦除电压施加到该控制栅极(例如多晶硅层580)和电气接触590时，在ONO层570的两端产生了电场。在本发明的实施例中，因为上氧化物层571防止电子流出，所以电子从氮化物层572朝向P型阱510被吸引出。因为正电压最后是分布在P型阱510两端，所以去除了沟道区576中的残余电荷(例如电子)。
在用于擦除NROM存储器件的现有技术方法中，将电压施加到被擦除的位的控制栅极和漏极。虽然该方法足以擦除所储存的位，但是并无法擦除氮化物层的沟道区中的残余电荷。因为该电压最后是分布在使用P型阱510的存储单元之下，所以本发明可更有效地从氮化物层的沟道区去除残余电荷。
现有技术的擦除机制依靠热空穴注入，而已知热空穴注入会对隧道氧化物层(例如图2所示的氮化物层201)造成较大的损伤。然而，本发明的实施例采用Fowler-Nordheim隧道效应擦除机制。因此，本发明的实施例由于较小的氮化物层损伤而实现了较佳的器件可靠性。
因为总擦除电压被分开在控制栅极与隔离的P型阱之间，所以可在无须大幅度重新设计存储器阵列的外围组件的情形下，将较高的擦除电压用于本发明的实施例。为了对NROM器件500完成Fowler-Nordheim隧道效应的擦除，需要在ONO层570两端施加较高的擦除电压(例如大约20伏)。若没有隔离的P型阱510来分开该电压，则将需要更复杂的外围电路。在本发明的实施例中，可将该20伏的电压分开在控制栅极与隔离的P型阱之间，因而将诸如-10伏电压施加到控制栅极(例如多晶硅层)，并将+10伏电压施加到电气接触。
至此已说明了作为本发明较佳实施例的一种用来擦除氮化物只读存储器件的方法和系统。虽然已参照特定的实施例而说明了本发明，但是应当了解，不应将本发明视为受限于这些实施例，而是要根据下文的权利要求来诠释本发明。
Claims (10)
1.一种半导体结构，包含：
在半导体衬底(520)中形成的隔离的P型阱(510)；
在该隔离的P型阱(510)中形成的多个N型杂质集中区(550、555)；
在该隔离的P型阱(510)之上制造的且配置在这些N型杂质集中区(550、555)的两个之间的氮化物存储单元(560)；以及
连接到该隔离的P型阱(510)的电气接触(590)。
2.如权利要求1所述的半导体结构，其中该隔离的P型阱(510)包含：
在该半导体衬底(520)中形成的深N型阱(530)；
配置在该深N型阱(530)之上的P型阱(510)；以及
配置在该P型阱(510)周围的N型侧阱(540)。
3.如权利要求2所述的半导体结构，其中该深N型阱(530)是沉积到大约4至5微米深度的砷注入物。
4.如权利要求2所述的半导体结构，其中该P型阱(510)是沉积到大约2至3微米深度的注入物。
5.如权利要求2所述的半导体结构，其中该侧阱(540)是沉积到大约2至3微米深度的砷注入物。
6.一种制造非易失性存储器件的方法，包含下列步骤：
在半导体衬底(520)中形成隔离的P型阱(510)；
在该隔离的P型阱(510)中形成多个N型杂质集中区(550、555)；
在该隔离的P型阱(510)之上制造氮化物存储单元(560)，且该氮化物存储单元(560)配置在这些N型杂质集中区(550、555)的两个之间；以及
将电气接触(590)连接到该隔离的P型阱(510)。
7.如权利要求6所述的方法，其中形成该隔离的P型阱(510)的步骤包含下列步骤：产生配置在深N型阱(530)之上的P型阱(510)。
8.如权利要求7所述的方法，其中产生该深N型阱(530)的步骤包含下列步骤：将砷注入到该半导体衬底(520)中大约4至5微米的深度。
9.如权利要求7所述的方法，其中产生该P型阱(510)的步骤包含下列步骤：将掺杂物注入到该半导体衬底(520)中大约2至3微米的深度。
10.如权利要求7所述的方法，其中形成该隔离的P型阱(510)的步骤进一步包含下列步骤：在该P型阱(510)周围产生侧阱(540)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/306,252 | 2002-11-27 | ||
| US10/306,252 US6906959B2 (en) | 2002-11-27 | 2002-11-27 | Method and system for erasing a nitride memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1714457A true CN1714457A (zh) | 2005-12-28 |
Family
ID=32467772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN03825466.2A Pending CN1714457A (zh) | 2002-11-27 | 2003-07-10 | 氮化硅电荷捕获存储器件 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6906959B2 (zh) |
| EP (1) | EP1568085A1 (zh) |
| JP (1) | JP5095081B2 (zh) |
| KR (1) | KR101024079B1 (zh) |
| CN (1) | CN1714457A (zh) |
| AU (1) | AU2003261139A1 (zh) |
| TW (1) | TW200409348A (zh) |
| WO (1) | WO2004051753A1 (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040107967A (ko) * | 2003-06-16 | 2004-12-23 | 삼성전자주식회사 | Ｓｏｎｏｓ메모리 소자 및 그 정보 소거방법 |
| US6873550B2 (en) * | 2003-08-07 | 2005-03-29 | Micron Technology, Inc. | Method for programming and erasing an NROM cell |
| KR100620218B1 (ko) * | 2003-12-31 | 2006-09-11 | 동부일렉트로닉스 주식회사 | 반도체 소자 |
| JP2006252670A (ja) * | 2005-03-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 不揮発性メモリの駆動方法およびこれに用いられる不揮発性メモリ |
| US7394702B2 (en) * | 2006-04-05 | 2008-07-01 | Spansion Llc | Methods for erasing and programming memory devices |
| US20070247924A1 (en) * | 2006-04-06 | 2007-10-25 | Wei Zheng | Methods for erasing memory devices and multi-level programming memory device |
| KR101145802B1 (ko) * | 2006-09-29 | 2012-05-16 | 에스케이하이닉스 주식회사 | 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법 |
| US7564707B2 (en) * | 2007-08-22 | 2009-07-21 | Zerog Wireless, Inc. | One-time programmable non-volatile memory |
| US7981745B2 (en) * | 2007-08-30 | 2011-07-19 | Spansion Llc | Sacrificial nitride and gate replacement |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243559A (en) * | 1990-12-12 | 1993-09-07 | Nippon Steel Corporation | Semiconductor memory device |
| US6475846B1 (en) * | 1995-05-18 | 2002-11-05 | Texas Instruments Incorporated | Method of making floating-gate memory-cell array with digital logic transistors |
| JP3162264B2 (ja) * | 1995-05-30 | 2001-04-25 | シャープ株式会社 | フラッシュメモリの書換え方法 |
| JP3780057B2 (ja) * | 1997-03-19 | 2006-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH11297847A (ja) * | 1998-04-13 | 1999-10-29 | Nec Kyushu Ltd | 半導体装置及びその製造方法 |
| US6194272B1 (en) * | 1998-05-19 | 2001-02-27 | Mosel Vitelic, Inc. | Split gate flash cell with extremely small cell size |
| JP2001102553A (ja) * | 1999-09-29 | 2001-04-13 | Sony Corp | 半導体装置、その駆動方法および製造方法 |
| US6319775B1 (en) * | 1999-10-25 | 2001-11-20 | Advanced Micro Devices, Inc. | Nitridation process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device |
| US6528845B1 (en) | 2000-07-14 | 2003-03-04 | Lucent Technologies Inc. | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection |
| JP4151229B2 (ja) * | 2000-10-26 | 2008-09-17 | ソニー株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US6614692B2 (en) * | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
| JP3966707B2 (ja) * | 2001-02-06 | 2007-08-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6461949B1 (en) * | 2001-03-29 | 2002-10-08 | Macronix International Co. Ltd. | Method for fabricating a nitride read-only-memory (NROM) |
-
2002
- 2002-11-27 US US10/306,252 patent/US6906959B2/en not_active Expired - Lifetime
-
2003
- 2003-07-10 EP EP03812414A patent/EP1568085A1/en not_active Ceased
- 2003-07-10 CN CN03825466.2A patent/CN1714457A/zh active Pending
- 2003-07-10 KR KR1020057009104A patent/KR101024079B1/ko not_active IP Right Cessation
- 2003-07-10 AU AU2003261139A patent/AU2003261139A1/en not_active Abandoned
- 2003-07-10 JP JP2004557100A patent/JP5095081B2/ja not_active Expired - Fee Related
- 2003-07-10 WO PCT/US2003/021676 patent/WO2004051753A1/en active Application Filing
- 2003-08-29 TW TW092123890A patent/TW200409348A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| KR101024079B1 (ko) | 2011-03-22 |
| US6906959B2 (en) | 2005-06-14 |
| US20040169218A1 (en) | 2004-09-02 |
| WO2004051753A1 (en) | 2004-06-17 |
| EP1568085A1 (en) | 2005-08-31 |
| JP2006508543A (ja) | 2006-03-09 |
| JP5095081B2 (ja) | 2012-12-12 |
| AU2003261139A1 (en) | 2004-06-23 |
| TW200409348A (en) | 2004-06-01 |
| KR20050085064A (ko) | 2005-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6977209B2 (en) | Method of manufacturing non-volatile semiconductor memory device and method for controlling same | |
| TWI359496B (en) | Nonvolatile semiconductor memory device | |
| CN1670961A (zh) | 自对准分离栅与非型快闪存储器及制造工艺 | |
| US20080258205A1 (en) | Non-volatile semiconductor memory device | |
| CN1495905A (zh) | 自对准分离栅极与非闪存及制造方法 | |
| CN1151510C (zh) | 半导体存储器件及其制造方法 | |
| CN1949522A (zh) | 非易失性存储单元与集成电路 | |
| CN1637949A (zh) | 具有加强编程和擦除功能的与非闪速存储器及其制造方法 | |
| CN1424771A (zh) | 具有存储多个字节的存储单元的半导体存储器及其制造方法 | |
| CN1828935A (zh) | 半导体元件及其制造方法与记忆体元件及其操作方法 | |
| CN1619702A (zh) | 内存元件的增进抹除并且避免过度抹除的方法及其结构 | |
| CN1714457A (zh) | 氮化硅电荷捕获存储器件 | |
| CN1722444B (zh) | 电荷捕捉非易失性存储器及其逐个栅极擦除的方法 | |
| CN1404152A (zh) | 非易失性半导体存储器件及其制造方法和操作方法 | |
| US7209385B1 (en) | Array structure for assisted-charge memory devices | |
| CN1828907A (zh) | 对称及自对准的非易失性存储器结构 | |
| CN1116681C (zh) | 快闪存储单元及其制造方法和写入、擦除、读取方法 | |
| CN1992233A (zh) | 具有垂直分裂栅结构的闪存装置及其制造方法 | |
| CN1713385A (zh) | 具有氮化物电荷存储栅的与非型快闪存储器及其制造方法 | |
| US8809147B2 (en) | Dual conducting floating spacer metal oxide semiconductor field effect transistor (DCFS MOSFET) and method to fabricate the same | |
| CN1127760C (zh) | 用于制造非易失存储器件的方法 | |
| CN1215565C (zh) | 形成浮动栅存储单元的存储器阵列自对准法和存储器阵列 | |
| JP2877641B2 (ja) | 半導体記憶装置およびその駆動方式 | |
| CN1441480A (zh) | 一种非易失性存储单元的编程及擦除方法 | |
| CN1285126C (zh) | 半导体存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SPANSION CO.,LTD. Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC. Effective date: 20070209 Owner name: SPANSION CO., LTD. Free format text: FORMER OWNER: SPANSION CO.,LTD. Effective date: 20070209 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20070209 Address after: California, USA Applicant after: SPANSION LLC Address before: California, USA Applicant before: Spanson Co. Effective date of registration: 20070209 Address after: California, USA Applicant after: Spanson Co. Address before: California, USA Applicant before: ADVANCED MICRO DEVICES, Inc. |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |