KR20050085064A - 실리콘 질화물 전하 포획 메모리 장치 - Google Patents
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Abstract
본 발명은 질화물 메모리 장치의 소거 방법 및 시스템에 관한 것이다. 본 발명의 일실시예에서 격리된 P형 우물(510)이 반도체 기판(520)에 형성된다. 상기 격리된 P형 우물(510)에 다수의 N형 불순물 농도(550, 555)를 형성하고 두 개의 상기 N형 불순물 농도(550, 555) 사이에 질화물 메모리 셀(560)을 형성한다. 마지막으로 상기 격리된 P형 우물(510)과 전기적 컨택(590)을 결합시킨다.
Description
본 발명은 반도체 장치에 관한 것이다. 더욱 구체적으로 본 발명은 메모리 장치 소거용 방법 및 시스템에 관한 것이다.
플래시 메모리는 전자 메모리 매체의 하나로서 되쓰기가 가능하고 전원이 없어도 정보를 저장할 수 있다. 플래시 메모리 장치는 일반적으로 100K에서 300K의 기록 사이클에 이르는 수명을 갖고 있다. 단일 바이트가 소거될 수 있는 동적 임의 접근 메모리(DRAM) 장치 및 정적 임의 메모리(SRAM)와는 달리 플래시 메모리는 통상적으로 고정된 다중 비트 블록 내지는 섹터 단위로 소거되고 기록된다. 플레시 메모리 기술은 전기적 소거 가능 판독 전용 메모리(EEPROM) 칩 기술에 기원하고 있는데, 이 기술에서는 인 시튜(in situ) 소거가 가능하다. 플래시 메모리 장치는 가격이 저렴하고 밀도가 높으며, 이는 플래시 메모리 장치가 단위 면적 당 저장 데이타가 더 많음을 의미한다. 이러한 EEPROM의 새로운 분야는 소거 및 프로그램 가능 판독 전용 메모리(EPROM)의 밀도에 EEPROM의 전기적 소거 가능성을 병합한 중요한 비휘발성 메모리로서 나타나게 되었다.
종래의 플래시 메모리 장치는 셀 구조에서 단일 비트의 정보가 각 셀에 저장되도록 형성된다. 도 1은 예시적인 플래시 메모리 장치의 단면도이다. 메모리 장치(100)는 기판(110)에 소스(101), 드레인(102) 및 채널 영역(103), 그리고 상기 채널 영역(103) 위에 적층 형성된 게이트 구조물(104)이 있는 금속 산화물(MOS) 트랜지스터 구조를 포함한다. 상기 적층 게이트(104)는 기판(110) 표면에 형성된 박막 게이트 유전층(105)(종종 터널 산화물층으로도 지칭됨)을 포함한다. 적층 게이트(104)는 또한 터널 산화물(105) 위의 폴리실리콘 플로우팅 게이트(106)와 그 위에 형성된 층간 폴리 유전층(107)을 포함한다. 층간 폴리 유전층(107)은 종종 두 산화물층 사이에 질화물층이 있는 산화물-질화물-산화물(ONO)과 같은 다층 유전체가 사용되기도 한다. 마지막으로 폴리실리콘 컨트롤 게이트(108)가 상기 층간 폴리 유전층(107) 위에 형성된다.
컨트롤 게이트(108)는 통상적인 NOR 구조에서 공통 워드라인에 의하여 일련의 셀들과 결합되어 있다. 또한, 컬럼상의 일련의 셀들의 드레인(102) 영역은 공통 비트 라인으로 서로 결합된다. 전압이 컨트롤 게이트(108)에 인가되면 전계가 채널(103)에 형성되어 전류가 소스(101)와 드레인(102) 사이에 흐를 수 있다. 통상, 각 셀의 소스(101)는 공통 소스 단자에 결합된다. 동작시, 개별 플래시 셀들은 주변의 디코더 및 제어 회로를 이용하여 각 비트 라인과 워드 라인을 통해 어드레스되어 각 셀을 프로그래밍(쓰기), 판독 및 소거를 한다.
단일 비트 적층 게이트 플래시 메모리 셀은 통상 "채널 열 전자 주입(channel hot electron injection)"으로 프로그램되는데, 이 경우 높은 양 전압을 컨트롤 게이트(108)에 인가하고, 소스(101)는 접지되며, 드레인(102)은 양전압이 가해진다. 채널 영역을 가로질러 인가된 고 전계는 전자를 드레인 영역으로 가속시키고 이 전자에 충분한 에너지를 부여하여 열 전자가 되도록 한다. 열 전자는 (예를 들어 채널 영역의 기판 불순물이나 격자 구조에 의하여) 산란되며 양의 컨트롤 게이트 전압으로 형성된 수직 전계에 의하여 플로우팅 게이트로 향한다. 전자가 충분한 에너지를 갖고 있다면, 게이트 산화물(105)을 터널링하여 플로우팅 게이트(106)로 포획될 수 있다. 그 결과 문턱 전압 VT이 변하고 따라서 셀(100)의 채널 전도도가 변한다.
통상적인 단일 비트 적층 게이트 플래시 메모리 셀의 소거 동작을 위해서는 소스(101)에 전압(예를 들어, 10에서 20 V)을 인가하고 컨트롤 게이트(108)는 음전압으로 유지되며 드레인(102)은 부유되도록(float) 한다. 이러한 조건에서 전계는 플로우팅 게이트(106)와 소스(101) 사이의 터널 산화물(105)을 가로질러 형성된다. 플로우팅 게이트(106)에 포획된 전자들은 소스(101) 위의 플로우팅 게이트(106) 영역으로 이동하여 클러스터를 형성한다. 그 다음 상기 전자들은 터널 산화물(105)을 통하여 폴러-노드하임(Fowler-Nordheim) 터널링에 의해 플로우팅 게이트(106)를 빠져나와 소스(101) 영역으로 이동한다.
보다 최근에는 질화물 판독 전용 메모리(NROM) 장치 (또는 듀얼 비트 플래시 메모리로도 지칭)가 소개되었는데 이 장치에서는 단일 메모리 장치의 분리된 두 셀에서 두 비트의 정보를 저장할 수 있다. NROM 장치는 장치의 하나의 셀의 소스가 다른 셀의 드레인으로도 작용하는 소위 가상 접지 아키텍쳐(virtual ground architecture)를 이용한다. 도 2는 종래의 질화물 판독 전용 메모리 장치(200)의 예를 도시한다. 메모리 장치(200)는 상부 실리콘 이산화물층(202) 및 하부 실리콘 이산화물층(203) 사이에 배치되어 ONO층(204)을 형성하는 실리콘 질화물층(201)을 포함한다. 폴리실리콘층(205)은 ONO층(204) 위에 존재하며 메모리 장치(200)의 워드 라인으로 작용한다. 제1 비트 라인(206) 및 제2 비트 라인(207)은 ONO층(204) 하부에 형성된다. 메모리 장치(200)는 P형 기판(208)에 형성되며 전도성 영역인 비트 라인(206, 207)은 N+ 이온 주입으로 형성되어 비트 라인이 바이어스되면 P형 기판(208)을 가로 질러 채널(209)이 형성된다. 메모리 장치(200)는 단일 트랜지스터로서 비트 라인(206, 207)으로부터 형성되는 소스 및 드레인 성분이 상호 변화 가능하고 게이트는 폴리실리콘(205) 워드 라인에 부분적으로 형성된다.
실리콘 질화물층(201)은 전하 포획층을 형성한다. 셀을 프로그램하기 위해서는 적절한 전압을 드레인 단자로 작용하는 비트 라인 중의 어느 하나, 게이트층(즉 폴리실리콘층(205))에 인가하고 소스 단자로 작용하는 비트 라인은 접지시킨다. 상기 전압은 채널(209)에 전계를 형성하여 전자를 가속시키고 기판(208)으로부터 실리콘 질화물층(201)으로 소위 열 전자 주입으로 전자를 점프시킨다. 상기 전자는 드레인에서 최대 에너지를 얻기 때문에 이 전자는 포획되어 ONO/비트 라인 접합 근처의 실리콘 질화물층(201)에 저장 된다. 실리콘 질화물층(201)은 비전도성이므로 제1전하가 ONO층(204)과 비트 라인(206)의 접합 근처의 실리콘 질화물층(201)에 주입되어 좌측 비트(210)에 저장될 수 있다. 유사하게, 제2전하가 제1전하와 분리되어 상기 ONO층(207)과 비트 라인(207) 접합 근처의 실리콘 질화물층(201)으로 주입되어 우측 비트(211)에 저장될 수 있다.
질화물 판독 전용 메모리 장치(200)는 대칭적으로 드레인 및 소스가 상호 변경되도록 한다. 따라서, 좌측 비트(210)를 프로그래밍하는 경우 비트 라인(206)은 드레인 단자로 작용할 수 있으며, 비트 라인(207)은 소스 단자로 작용할 수 있다. 유사하게, 우측 비트(210)를 프로그래밍하는 경우 비트 라인(207)은 드레인 단자로 작용할 수 있으며, 비트 라인(206)은 소스 단자로 작용할 수 있다.
질화물 판독 전용 메모리 장치(200)의 소거 동작은 터널링 강화 열 정공(tunneling enhanced hot hole : TEHH) 주입에 의하며, 이 경우 홀이 전하가 저장되어 있는 질화물층 영역으로 주입된다. 예를 들어 음의 고 전압이 컨트롤 게이트(즉 폴리실리콘층(205))으로 인가되고 양의 고 전압이 비트 라인(206, 207) 중의 하나 또는 양자 모두에 인가되어 홀이 질화물층(201)으로 진입하고 저장되어 있던 전하와 재결합이 발생한다. 그러나, 열 정공 주입은 반복된 프로그램/소거 사이클에 따라 산화물층(203), 특히 ONO층(204)과 비트 라인(206, 207)의 접합 영역을 열화시킨다.
또한, 질화물층(201)에서 전자와 홀이 주입되는 것을 정확히 제어하기가 곤란하다. 통상, 저장된 비트(예를 들어, 좌측 비트(210))의 전자들은 비트 라인/ONO 접합의 가장 자리를 따라 집중되어 있을 것으로 생각되는데 그 이유는 전자는 드레인(예를 들어, 도 2의 비트 라인(206))에서 최대 에너지를 얻기 때문이다. 그러나, 질화물층(201)에 주입될 때 홀의 최대 농도가 어느 영역인지는 분명치 않다. 이상적으로는 농도 프로파일이 동일하게 겹쳐져 질화물층에서 전자와 홀의 재결합이 최대로 되어야 한다. 실제로는 전하들이 이상적으로 겹치지 않으며 전자들의 잔류 전하가 좌측 비트(210)와 우측 비트(211) 사이의 질화물층(201) 영역에 축적 된다.
도 3은 종래의 질화물 판독 전용 메모리 장치에서 전자와 홀의 분포를 예시적으로 도시한 것이다. 전자 분포(301)는 질화물층(201)내에 전자의 농도 프로파일을 보이고 있다. 홀 분포(302)는 질화물층(201) 내에 홀의 농도 프로파일을 보이고 있다. 도 3에 도시된 바와 같이 전자의 분포는 비트 라인/ONO층 접합 근처 (즉, 좌측 비트(210))에 집중되어 있다. 그러나, 홀 분포(302)의 농도 프로파일은 전자 분포(301)의 농도 프로파일과 겹치지 않는다. 이로 인하여 질화물층(201)의 채널 영역 내의 영역(303)에 홀 농도가 더 큰 프로파일이 발생하며 두 번째 영역(304)에서는 전자의 농도가 더 큰 프로파일이 발생한다. 결과적으로 채널 영역에는 잔류 전하가 축적된다.
따라서, 질화물 판독 전용 메모리 장치의 소거 동작을 위한 종래의 기술은 질화물층의 채널 영역에서 전하를 효과적으로 제거하지 못한다. 또한, 질화물 판독 전용 메모리 장치(예를 들어 터널링 강화 열 정공 주입)의 소거 동작을 위한 종래 기술은 메모리 장치의 산화물층에 물리적인 열화를 발생시킨다.
상세한 설명의 일부분을 형성하며 첨부되는 도면은 본 발명의 실시예를 도시하며 상세한 설명과 더불어 본 발명의 특징을 설명하기 위하여 첨부된다. 특별히 언급되지 않는한, 상세한 설명에서 언급된 도면들은 실제 크기대로 작성된 것이 아님을 이해하여야 할 것이다.
도 1은 종래의 플로우팅 게이트 메모리 장치의 단면도이다.
도 2는 종래의 질화물 판독 전용 메모리 장치의 단면도이다.
도 3은 종래의 질화물 판독 전용 메모리 장치에서 전자와 정공의 분포를 예시적으로 보여준다.
도 4는 본 발명의 실시예에 따라 질화물 판독 전용 메모리 장치를 제조하는 방법의 플로우챠트이다.
도 5a, 5b, 5c 및 5d는 본 발명의 실시예에 따라 제조된 질화물 판독 전용 메모리 장치의 단면을 보여준다.
도 6은 본 발명의 실시예에 따라 질화물 판독 전용 메모리 장치를 소거하는 방법의 플로우챠트이다.
따라서, 열 전자 주입으로 인한 산화물층의 열화를 감소시킨 플래시 메모리 장치 등의 질화물 판독 전용 메모리 장치의 소거 방법 및 시스템이 요구되고 있다. 상기 요구를 만족시키면서, 질화물층의 채널 영역에 잔류 전하를 감소시키는데 더욱 효과적인 질화물 판독 전용 메모리 장치의 소거 방법 및 시스템을 제공하는 것이 바람직하다. 상기 요구를 만족시키면서, 기존의 반도체 제조 공정 및 장비와 양립 가능한 질화물 판독 전용 메모리 장치의 소거 방법 및 시스템을 제공하는 것이 바람직하다.
본 발명은 질화물 판독 전용 메모리 장치의 소거 방법 및 시스템에 관한 것이다. 본 발명의 일실시예에서 격리된 P형 우물이 반도체 기판에 형성된다. 상기 격리된 P형 우물에 다수의 N형 불순물 농도를 형성하고 두 개의 상기 N형 불순물 농도 사이에 질화물 메모리 셀을 형성한다. 마지막으로 상기 격리된 P형 우물과 전기적 컨택을 결합시킨다.
이하에서 도면을 참조하며 실시예를 통하여 본 발명을 상세히 설명한다. 본 발명은 실시예를 통하여 설명하지만, 본 발명이 이 실시예들에 한정되는 것은 아니다. 본 발명은 청구범위에 정의된 본 발명의 기술적 사상의 범주 내에 포함되는 모든 대체물, 변형, 등가물 등을 포함한다. 또한, 이하의 상세한 설명에서 여러 세부 사항들은 본 발명의 이해를 돕기 위하여 제시된 것이지만, 본 발명은 이러한 세부 사항들이 없더라도 실시될 수 있을 것이다. 잘 알려져 있는 방법, 공정, 구성 성분, 회로 등의 다른 예들은 불필요하게 본 발명의 본질을 모호하게 하는 것을 막기 위하여 언급하지 않는다.
본 발명의 실시예에서, 반도체 기판에 격리된 P형 우물이 형성되며 소스/드레인 영역 사이의 격리된 P형 우물에 NROM 셀이 형성된다. 부가적인 전기적 컨택이 상기 P-우물과 결합될 수 있다. 상기 메모리 장치의 소거 동작시 고 전압(예를 들어 20V)을 인가하며 이 전압은 메모리 장치의 컨트롤 게이트와 전기적 컨택 사이에 분배된다. 예를 들어, 일실시예에서 음의 전압 10V를 메모리 셀의 컨트롤 게이트에 인가하고 양의 전압 10V를 전기적 컨택에 인가한다. 격리된 P형 우물은 전체 메모리 셀 하부로 양의 전압 10V를 전도시켜 메모리 셀의 채널 영역에 잔류하는 전하를 소거한다. 이는 NROM 장치에서 소거 전압이 직접 ONO/비트 라인 접합에 인가되기 때문에 종래 기술 보다 이점이 있다. 본 발명의 실시예를 이용하여 메모리 어레이의 주변 장치에 대한 고가의 설계 변경이 없이도 더 높은 소거 전압을 메모리 장치에 인가할 수 있다. 또한, 본 발명의 실시예는 NROM 셀의 질화물층에서 전하를 제거하기 위해 열 정공 주입에 의존하지 않으며 그 대신 폴러-노드하임 터널링 소거 메카니즘을 이용하여 질화물층으로부터 전하를 제거한다. 이로 인하여 장치의 수명을 연장할 수 있는데 그 이유는 열 정공 주입은 메모리 셀의 일부 영역들을 열화시키기 때문이다. 본 발명의 실시예는 NROM 메모리 장치에 저장된 두 비트를 동시에 소거하는 섹터 프로그램 가능한 플래시 메모리 어레이에 이용될 수 있다.
도 4는 본 발명의 실시예에 따른 질화물 판독 전용 메모리의 제조 방법에 대한 플로우챠트이다. 이 방법(400)의 단계 410 및 도 5a를 참조하면, 먼저 격리된 P형 우물이 반도체 기판에 형성된다. 본 발명의 실시예에서 P형 우물(510)이 반도체 기판(520)에 형성된다. 기판(510)은 일실시예에서 저 농도 도핑된 P형 기판이다. 본 발명의 실시예에서, P형 우물(510)은 기판(520) 보다 약간 고 농도로 도핑되며 하부 N형 우물(530)과 측벽(540)에 의하여 기판(520)으로부터 전기적으로 격리된다.
일실시예에서, 격리된 P형 우물의 제조는 먼저 기판(520)으로부터 수직으로 격리시키는 하부 N형 우물(530)의 증착으로 시작된다. 일실시예에서, 기판(520)은 먼저 예를 들어 인을 사용하여 N형으로 도핑된다. 그 다음 상기 인을 드라이브인(drive-in)/어닐링을 통하여 4 - 5㎛ 정도의 깊이로 이동시키고 기판에는 N형 우물(530) 위의 영역으로 P형 물질을 도핑한다. 예를 들어, 붕소를 주입하여 N형 우물(530) 위의 기판(520) 영역으로 P형 우물(510)을 형성할 수 있다. 제2 드라이브인/어닐링을 통하여 상기 붕소를 2 - 3㎛ 정도의 깊이로 주입할 수도 있다. 본 발명의 실시예는 이러한 특정 물질 및 공정 파라미터를 언급하고 있지만, 본 발명은 다양한 물질 및 파라미터를 이용하여 P형 우물(510)을 형성할 수 있다.
본 발명의 실시예에서, 측벽(540)은 N형 우물로서 P형 우물(510)을 둘러싸는 영역에 증착되어 전기적 측면 격리 영역을 형성한다. 도 5a에서는 P형 우물(510)의 두 측부에 있는 측벽(540) 만을 보여주고 있지만 본 발명의 실시예에서 측벽(540)이 P형 우물의 주변으로 둘러싸고 있음을 이해하여야 한다. 본 발명의 실시예에서 측벽(540)은 후속적인 마스크 공정 및 증착 공정으로 형성된다. 그러나 측벽(540)은 도 5a의 단계에서 격리 P형 우물을 좀더 명확히 나타내기 위하여 도시하였다. 본 발명의 실시예에서 측벽(540)은 예를 들어 인을 사용하여 형성된다. 본 발명의 실시예에서 측벽(540)은 P형 우물(510)을 둘러싸며 전기적 측면 격리 영역을 형성하는 다수의 N형 우물을 포함할 수 있다.
상기 방법(400)의 단계 420에서는 다수의 N형 불순물 농도가 격리된 P형 우물에 형성된다. 도 5b를 참조하면, 불순물 농도(550, 555)가 P형 우물(510)에 형성된다. 일실시예에서, 비소가 이온 주입 또는 확산에 의하여 P형 우물(510) 내에 N형 불순물 농도(550, 555)를 형성한다. 본 발명의 실시예에서, 불순물 농도(550)는 비트 라인에 의하여 유사한 컬럼상의 질화물 판독 전용 메모리 셀과 결합하며, 불순물 농도(555)는 제2비트 라인에 의하여 동일 컬럼상의 메모리 셀과 결합한다.
상기 방법(400)의 단계 430에서, 질화물 판독 전용 메모리 셀은 격리된 P형 우물에 형성된다. 도 5c를 참조하면, 질화물 메모리 셀(560)은 P형 우물에 형성된다. 본 발명의 실시예에서 메모리 셀(560)은 폴리실리콘층(580) 하부에 배치되는 산화물 질화물 산화물층(ONO)(570)을 포함한다. 본 발명의 실시예에서, ONO층은 상부 산화물층(571), 질화물층(572), 하부 산화물층(573)을 포함한다. 질화물층(572)에서 두 비트의 데이타가 채널 영역(576)에 의하여 분리되는 두 영역(574, 575)에 저장된다. 폴리실리콘층(580)은 메모리 장치(500)의 컨트롤 게이트로 이용된다. 본 발명의 실시예에서 폴리실리콘층(580)은 워드 라인에 의하여 유사한 일련의 질화물 판독 전용 메모리 셀과 결합한다. 또한, 본 발명의 실시예에서 상부 산화물층(571)은 소거 동작 중에 전자의 흐름을 방지하도록 동작할 수 있다. 예를 들어, 상부 산화물층(571)은 하부 산화물층(573) 보다 약간 더 큰 유전 상수를 가질 수 있다.
상기 방법(400)의 단계 440에서, 전기적 컨택이 P형 우물에 결합된다. 도 5d를 참조하면, 전기적 컨택(590)이 P형 우물(510)에 결합되어 있다. 이렇게 하여 격리된 P형 우물, 비트 라인(550), 질화물 판독 전용 메모리 셀(560), 전기적 컨택(590)을 포함하는 질화물 판독 전용 메모리 장치(500)가 완성된다. 종래의 질화물 판독 전용 장치는 격리된 P형 우물과 전기적 컨택(590)이 없었다. 본 발명의 실시예에서는 격리된 P형 우물과 전기적 컨택(590)을 사용하여 보다 효과적으로 ONO층(5570)채널 영역(573)을 소거할 수 있다.
도 6은 본 발명의 실시예에 따른 질화물 판독 전용 메모리 장치의 소거 동작 방법을 보인 플로우챠트이다. 도 5a와 상기 방법(600)의 단계 610을 참조하면, 격리된 P형 우물이 반도체 기판에 형성되어 있다. 본 발명의 실시예에서 격리된 P형 우물은 하부 N형 우물(530)과 측벽(540)에 의하여 기판(520)으로부터 전기적으로 격리되어 있는 P형 우물로 구성된다.
도 5c와 상기 방법(600)의 단계 620을 참조하면, 격리된 P형 우물 위에 질화물 판독 전용 메모리가 형성된다. 메모리 셀(560)은 질화물 판독 전용 메모리 장치(500)의 소스/드레인 영역으로 상호 변화 가능한 불순물 농도(550, 555) 사이에 배치되어 있다.
도 5d와 상기 방법(600)의 단계 630을 참조하면, 전기적 컨택이 격리된 P형 우물과 결합된다. 전기적 컨택(590)은 본 발명의 실시예에서 채널 영역(573)의 소거 동작에 사용된다.
상기 방법(600)의 단계 640에서, 소거 전압을 격리된 P형 우물을 통하여 질화물 판독 전용 메모리 셀과 전기적 컨택 사이에 인가한다. 본 발명의 실시예에서 메모리 장치(500)는 음의 전압을 메모리 장치(500)의 컨트롤 게이트(예를 들어, 도 5의 폴리실리콘층(580))에 인가하고 양의 전압을 전기적 컨택(590)에 인가하여 소거된다. 본 발명의 실시예에서 소스/드레인 영역(550, 555)은 접지되거나 플로우팅된다. 전기적 컨택(590)으로부터 P형 우물(510)을 통하여 전압이 인가되어 종국에는 메모리 셀(560) 하부로 분배된다. 본 발명의 실시예에서, 소거 전압이 컨트롤 게이트(예를 들어, 폴리실리콘층(580)) 및 전기적 컨택(590)에 인가되면, ONO층(570)을 가로 질러 전계가 형성된다. 본 발명의 실시예에서 상부 산화물층(571)은 전자의 흐름을 막으므로 전자는 질화물층(572)으로부터 P형 우물(510)로 이끌린다. 양의 전압이 P형 우물(510)에 균등하게 걸리므로 채널 영역(573)의 잔류 전하(예를 들어 전자)가 제거된다.
NROM 메모리 장치를 소거하는 종래의 기술은 소거되는 비트의 컨트롤 게이트와 드레인에 전압을 인가한다. 이렇게 하면 저장된 비트를 소거하기에는 충분하지만 질화물층의 채널 영역에 있는 잔류 전하는 제거하지 못한다. P형 우물(510)을 이용하여 메모리 셀 하부에 균등하게 전압이 걸리므로 본 발명은 질화물층의 채널 영역에 있는 잔류 전하를 더욱 효과적으로 제거할 수 있다.
종래의 소거 메카니즘은 열 정공 주입에 의존하는데, 이 경우 터널 산화물층(예를 들어, 도 2의 질화물층(201))에 열화를 일으키는 것으로 알려져 있다. 그러나 본 발명의 실시예에서는 폴러-노드하임 터널링 소거 메카니즘을 이용한다. 그 결과, 질화물층의 열화가 감소되어 본 발명의 실시예에서는 향상된 장치 신뢰성을 구현할 수 있다.
전체 소거 전압이 컨트롤 게이트와 격리된 P형 우물 사이에 분배되기 때문에 본 발명의 실시예에서는 메모리 어레이의 주변 요소들의 심각한 재설계 없이도 더 높은 소거 전압을 이용할 수 있다. NROM 장치(500)용 폴러-노드하임 소거를 수행하기 위해서는 높은 소거 전압(예를 들어 ~ 20V)을 ONO층(570)에 인가하여야 한다. 상기 전압을 분배하는 P형 우물(510)이 없다면 더 복잡한 주변 회로가 필요하다. 본 발명의 실시예에서는 20V가 컨트롤 게이트와 격리된 P형 우물에 분배되어 예를 들어 -10V는 컨트롤 게이트(예를 들어 폴리실리콘층)에 인가되고 +10V는 전기적 컨택에 인가되도록 할 수 있다.
질화물 판독 전용 메모리 장치의 소거 방법 및 실시예에 관하여 본 발명의 바람직한 실시예를 기술하였다. 본 발명은 특정 실시예에 관하여 설명하였지만, 이러한 실시예에 한정되지 않으며 후술하는 청구범위에 의하여 정해질 것이다.
Claims (10)
- 반도체 기판(520)에 형성된 격리된 P형 우물(510)과;상기 격리된 P형 우물(510)에 형성된 다수의 N형 불순물 농도(550, 555)와;상기 격리된 P형 우물(510) 위에 형성되고 두 개의 상기 N형 불순물 농도(550, 555) 사이에 배치된 질화물 메모리 셀(560); 그리고상기 격리된 P형 우물(510)과 결합되는 전기적 컨택(590)을 포함하는 반도체 구조물.
- 제1항에 있어서, 상기 격리된 P형 우물(510)은상기 반도체 기판(520)에 형성된 하부 N형 우물(530)과;상기 하부 N형 우물 위에 배치되는 P형 우물; 그리고상기 P형 우물(510) 주변으로 배치되는 N형 측벽(540)을 포함하는 반도체 구조물.
- 제2항에 있어서, 상기 하부 N형 우물(530)은 약 4에서 5 마이크론의 깊이로 비소가 이온 주입된 것인 반도체 구조물.
- 제2항에 있어서, 상기 P형 우물(510)은 이온 주입으로 약 2에서 3 마이크론의 깊이로 형성된 것인 반도체 구조물.
- 제2항에 있어서, 상기 측벽(540)은 비소가 이온 주입되어 약 2에서 3 마이크론의 깊이로 형성된 것인 반도체 구조물.
- 반도체 기판(520)에 격리된 P형 우물(510)을 형성하는 단계와;상기 격리된 P형 우물(510)에 다수의 N형 불순물 농도(550, 555)를 형성하는 단계와;상기 격리된 P형 우물(510) 위에 두 개의 상기 N형 불순물 농도(550, 555) 사이에 배치되도록 질화물 메모리 셀(560)을 형성하는 단계와; 그리고상기 격리된 P형 우물(510)과 전기적 컨택(590)을 결합시키는 단계를 포함하는 비휘발성 메모리 장치 제조 방법.
- 제6항에 있어서, 상기 격리된 P형 우물(510)을 형성하는 단계는 하부 N형 우물(530) 위에 배치되는 P형 우물(510)을 형성하는 것을 포함하는 비휘발성 메모리 장치 제조 방법.
- 제7항에 있어서, 상기 하부 N형 우물(530)은 상기 반도체 기판(520)에 약 4에서 5 마이크론의 깊이로 비소를 주입하는 것을 포함하는 비휘발성 메모리 장치 제조 방법.
- 제7항에 있어서, 상기 P형 우물(510)은 상기 반도체 기판(520)에 약 2에서 3 마이크론의 깊이로 도판트를 주입하는 것을 포함하는 비휘발성 메모리 장치 제조 방법.
- 제7항에 있어서, 상기 격리된 P형 우물(510)을 형성하는 단계는 상기 P형 우물(510) 주변으로 측벽(540)을 형성하는 것을 포함하는 비휘발성 메모리 장치 제조 방법.
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