KR100792737B1 - 칼럼 기판 코딩을 이용한 고밀도 플래시 메모리 구조 - Google Patents

칼럼 기판 코딩을 이용한 고밀도 플래시 메모리 구조 Download PDF

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Abstract

플래시 메모리 장치는 제1 및 제2 웰을 갖는 기판을 포함한다. 상기 제1 웰은 상기 제2 웰 내에 정의된다. 다수의 트렌치가 상기 기판을 다수의 서브-칼럼 액티브 영역으로 정의한다. 상기 트렌치는 상기 제1 웰 내에 형성되고, 상기 제2 웰로 확장된다. 다수의 플래시 메모리 셀이 상기 서브-칼럼 액티브 영역의 각각에 형성된다.
메모리 장치, 플래시 메모리, 셀, 기판, 웰, 칼럼, 비트라인, 워드라인

Description

칼럼 기판 코딩을 이용한 고밀도 플래시 메모리 구조{HIGH DENSITY FLASH MEMORY ARCHITECTURE WITH COLUMNAR SUBSTRATE CODING}
도1은 종래의 단일-트랜지스터 플래시 메모리 셀을 도시한 단면 개략도.
도2는 종래의 3중-웰 기판 구조를 도시한 단면 개략도.
도3a는 본 발명의 일실시예에 따른 깊은 트렌치 분리막(DTI)를 포함하는 3중-웰 기판 구조를 도시한 단면 개략도.
도3b는 본 발명의 일실시예에 따른 얕은 트렌치 분리막(STI)을 포함하는 3중-웰 기판 구조를 도시한 단면 개략도.
도3c는 본 발명의 일실시예에 따른 액티브 기판 영역 및 트렌치를 도시한 개략적인 레이아웃도.
도4a는 본 발명의 일실시예에 따른 단일-트랜지스터 플래시 메모리 셀을 비트라인을 따라 도시한 단면 개략도.
도4b는 본 발명의 일실시예에 따른 단일-트랜지스터 플래시 메모리 셀을 워드라인을 따라 도시한 단면 개략도.
도5a는 본 발명의 일실시예에 따른 플래시 메모리 셀에 대한 콘택 및 커넥션층을 도시한 제1 레이아웃도.
도5b는 본 발명의 일실시예에 따른 플래시 메모리 셀에 대한 콘택 및 커넥션층을 도시한 제2 레이아웃도.
도5c는 본 발명의 일실시예에 따른 플래시 메모리 셀에 대한 콘택 및 커넥션층을 도시한 제3 레이아웃도.
도6a는 본 발명의 다른 실시예에 따른 액티브 영역 및 트렌치를 도시한 개략적인 레이아웃도.
도6b는 화살표(AA)를 따라 취해진 도6a의 단면도.
도6c는 N+/P+ 콘택 영역을 도시한 개략적인 레이아웃도.
본 발명은 플래시 메모리 장치에 관한 것으로, 특히, 칼럼 기판 코딩(columnar substrate coding)을 이용하는 고밀도 플래시 메모리 구조에 관한 것이다. 본 발명은 2002년 3월 5일자 미국 임시특허출원 제60/362,348호와 관련되며, 이로부터 우선권을 청구하고 있다.
플래시 메모리는 본래 EPROM(Erasable Programmable Read Only Memory)으로 개발되었다. 통상적인 EPROM 기술은 메모리를 프로그램하기 위해 열전자 주입(hot electron injection)을 이용하고, 메모리 내용을 소거하기 위해 자외선을 이용한다. 드레인 및 제어 게이트 모두에 높은 양전압을 인가하고 소스를 접지시킴으로 써, 플로팅 게이트로의 애벌란시(avalanche) 주입이 달성된다. 셀을 자외선에 노출시키면, 플로팅 게이트와 산화막 사이의 에너지 장벽을 뛰어넘는 레벨로 플로팅 게이트 전자의 에너지를 증가시킨다.
통상적인 단일-트랜지스터(single-transistor) 셀 플래시 메모리 기술은 단일-트랜지스터 셀 EPROM 기술과 유사하다. 그러나, 플래시 메모리는, 메모리 내용의 냉전자 터널링(cold electron tunneling)(파울러-노르트하임(Fowler-Nordheim) 터널링이라고도 함)을 이용하여, 한번에 메모리 어레이 전체 또는 메모리의 한 섹터에 대해, 메모리 내용의 전기적인 소거를 가능하게 한다.
플래시 메모리에 대한 종래의 단일-트랜지스터 셀의 일례가 도1에 도시되어 있다. 이러한 플래시 메모리 셀은 통상적으로 플로팅 게이트의 아래(플로팅 게이트(106)와 채널 사이)에 EPROM 셀보다 더 얇은 산화막을 갖는다. 얇은 산화막은 플로팅 게이트(106)와 소스(104) 사이의 냉전자 터널링을 통해 소거가 이루어질 수 있게 한다.
EPROM의 프로그래밍과 같이, 종래의 단일-트랜지스터 셀 플래시 메모리의 프로그래밍은 통상적으로, 비트라인을 통해 드레인(102)에, 그리고 워드라인을 통해 제어 게이트(108)에 모두 높은 양전압을 인가하고, 소스(104)를 접지시킴으로써 이루어진다. 이것은 드레인(102)에 인접한 기판(101)으로부터 플로팅 게이트(106)로 열전자 주입을 야기한다. 열전자 주입을 이용한 이러한 프로그래밍은, 플로팅 게이트(106)에 저장된 전하가 정확하게 제어되기 어렵다는 점에서 바람직하지 못하다. 플로팅 게이트(106)에 저장된 전하를 정확하게 제어하지 못하는 것은 종래 단일-트 랜지스터 셀 플래시 메모리의 첫 번째 단점이다. 이러한 단점은 플래시 셀에 다중-레벨(multi-level)(즉, 1비트 이상의 정보)을 저장하기 어렵게 한다.
종래의 단일-트랜지스터 셀 플래시 메모리의 소거는, 하나의 섹터내에서 기판(101)에 높은 양전압(예로, +12V)을 인가하고, 제어 게이트(108)를 접지함으로써 이루어질 수 있다. 이것은 플로팅 게이트(106)로부터 소스(104)로의 전자 터널링을 야기한다. 하나의 섹터내의 모든 셀들에 의해 공통 기판이 공유되기 때문에, 하나의 섹터보다 더 작은 메모리 부분이 소거될 수는 없다. 섹터의 크기는, 예를 들면, 8개 섹터로 구성된 4 메가비트 플래시 메모리에 대해 512 킬로비트일 수 있다. 이와 같이, 하나의 섹터보다 작은 메모리 부분을 소거하지 못하는 것은 종래의 단일-트랜지스터 셀 플래시 메모리의 두 번째 단점이다.
단일-트랜지스터 셀을 사용하는 것에 대안으로서, 종래의 플래시 메모리는 둘 이상의 트랜지스터를 갖는 셀을 대신 사용할 수 있다. 예를 들면, 각 셀은 2개의 트랜지스터(즉, 하나는 선택(select) 트랜지스터이고, 다른 하나는 저장(storage) 트랜지스터임)를 포함할 수 있다. 이러한 다수-트랜지스터 셀을 이용함으로써, 단일 워드(word) 만큼 작은 부분의 소거가 이루어졌다. 그러나, 이러한 다수-트랜지스터 셀은 실질적으로 단일-트랜지스터 셀보다 더 크고, 따라서, 고밀도 플래시 메모리 애플리케이션에 적합하지 못하다.
종래 플래시 메모리에서의 셀 크기는 셀 펀치스루(punchthrough) 요건에 의해 제한된다. 셀 펀치스루는 드레인 접합부의 공핍 영역이 소스 접합부의 공핍 영역과 합쳐질 때에 발생한다. 셀 펀치스루를 방지하기 위해, 통상적으로 비트라인( 또는 칼럼)을 따라 드레인(102)과 소스(104) 사이에 최소 거리가 요구된다. 동작 중에 드레인에 인가되는 최대 전압이 높아질수록, 최소 거리는 더 커져야 한다. 이 방식으로, 셀 펀치스루는 칼럼 방향을 따라 셀의 크기를 제한하고, 이것은 종래의 단일-트랜지스터 셀 플래시 메모리의 세 번째 단점이 된다.
본 발명은 전술한 문제점을 해결하기 위한 플래시 메모리 기술에 관한 것이다.
일실시예에서, 플래시 메모리 장치는 제1 및 제2 웰을 갖는 기판을 포함하고, 여기서, 상기 제1 웰은 상기 제2 웰 내에 정의된다. 다수의 트렌치가 상기 기판을 다수의 서브-칼럼 액티브 영역으로 정의한다. 상기 트렌치는 상기 제1 웰 내에 형성되고, 상기 제2 웰로 확장된다. 다수의 플래시 메모리 셀이 상기 서브-칼럼 액티브 영역의 각각에 형성된다.
다른 실시예에서, 플래시 메모리 장치는 제1 및 제2 웰을 갖는 기판을 포함한다. 상기 제1 웰은 상기 제2 웰 내에 정의된다. 다수의 깊은 트렌치가 상기 기판을 다수의 비트라인으로 정의한다. 상기 트렌치는 상기 제1 웰 내에 정의되고 상기 제2 웰로 확장된다. 각 비트라인은 그 위에 다수의 플래시 메모리 셀이 제공되는 상기 트렌치에 의해 정의되는 제1 영역, 및 그 위에 다수의 플래시 메모리 셀이 제공되는 상기 트렌치에 의해 정의되는 제2 영역을 포함한다. 상기 제1 및 제2 영역은 상기 트렌치에 의해 분리된다. 커넥팅 영역은 상기 제1 및 제2 영역에 대한 전 류의 흐름을 조절하기 위한 제1 및 제2 패스 트랜지스터를 갖는다.
또 다른 실시예에서, 비휘발성 메모리 장치를 동작시키는 방법은 메모리 셀의 플로팅 게이트를 프로그램하는 것을 포함한다. 상기 메모리 셀은 메모리 셀의 제어 게이트에 제1 전위를 인가하고, 상기 메모리 셀에 대응하는 서브-칼럼 액티브 영역에 제2 전위를 인가함으로써 소거된다.
도1은 종래의 단일-트랜지스터 플래시 메모리 셀을 도시한 단면 개략도이다. 통상의 3중 웰 기판 구조의 최상위 웰인 3중 p-웰을 기초로 한 종래 셀이 도시된다. 이러한 종래의 3중 웰 기판 구조는 도2에 도시되어 있다.
종래 셀은 n+ 도핑된 드레인(102), n+ 도핑된 소스(104), 플로팅 게이트(FG)(106), 제어 게이트(108), 산화막(110), 드레인 콘택(112) 및 소스 콘택(114)을 포함한다. 드레인 전압은 Vd로, 소스 전압은 Vs로, 제어 게이트 전압은 Vg로 표시된다. 플래시 메모리는 통상적으로 워드라인[WL]이 제어 게이트(108)이고, 비트라인[BL]이 드레인(102)에 연결되도록 구성된다.
종래 셀은 채널(드레인(102)과 소스(104) 사이의 기판 영역)로부터 플로팅 게이트로의 열전자 주입에 의해 프로그램된다. 이것은 통상적으로 소스(104)를 접지하면서 드레인(102)과 제어 게이트(108) 모두에 높은 양전압을 인가함으로써 이루어진다. 이에 따라, 전자가 플로팅 게이트(106)로 주입된다. 셀이 프로그램되면, 수집된 전자로 인해 플로팅 게이트상에 음전하가 존재한다. 음전하는 제어 게이트(108)에서 보여지는 바와 같이, 장치의 임계 전압을 상승시킨다. 그러므로, 제어 게이트(108)에 양전압의 인가에 따라, 제어 게이트 전압이 셀 임계 전압보다 더 낮은 한, 트랜지스터가 턴온되지 않을 것이다.
종래 셀은 통상적으로, 제어 게이트(108)를 접지시키면서 소스(104) 또는 P웰(101)에 높은 양전압을 인가함으로써, 냉전자 터널링에 의해 소거된다. 이것은 플로팅 게이트(106)로부터의 전자를 소스(104)로 터널링하게 한다. 셀이 소거되면, 플로팅 게이트(106)상에 모인 전자들이 제거된다. 이것은 장치의 임계 전압을 감소시킨다. 그러므로, 양전압이 제어 게이트(108)에 인가되면, 트랜지스터가 턴온될 것이다.
도1은 예시적인 목적이며, 스케일링되어 도시되지는 않았다. 예를 들면, 소스 및 드레인은 도1에 도시된 것보다 상이한 접합 깊이로 보다 더 비대칭적일 수 있다. 유사하게, 이 애플리케이션내의 다른 형태들 역시 예시적인 의도이며, 스케일링되어 도시되지는 않았다.
도2는 종래의 3중-웰 기판 구조를 도시한 단면 개략도이다. 이 구조는 p 도핑된 기판(202)을 포함한다. p 도핑된 기판내에, n 도핑된 웰(204)이 형성된다. n 도핑된 웰(204) 내에, p 도핑된 웰(101)이 형성된다. 이것이 도1에 도시된 셀이 형성되는 P웰(3중 P웰)(101)이다.
전술된 바와 같이, 본 발명은 다른 비트라인의 기판으로부터 셀의 각 비트라인(또는 칼럼)에 대한 기판을 분리(isolating)하는 것에 관한 것이다. 최소한 작은 비트라인 분리(예를 들면, 주어진 현재 기술에서 0.5 마이크로미터보다 작은)에 대 해, 분리된 P웰은 수평 확산으로 인해 합쳐지기 때문에, P웰 임플란트 동안에 분리된 P웰을 형성함으로써 이러한 분리를 수행하는 것은 가능하지 않다. 그러므로, 본 발명은 분리를 달성하기 위해 트렌치(trenches)를 이용하는 것에 관련된다. 분리를 달성하기 위해 트렌치를 이용하는 것에 대한 2가지 방법이 도3a 및 도3b에 도시되어 있다. 이 개념은 또한 본 양수인에게 양도된 미국특허 제6,198,658호에 설명되어 있으며, 이것은 참조문헌으로 포함된다.
도3a는 본 발명의 일실시예에 따른, 깊은 트렌치 분리막(deep trench isolation: DTI)을 포함한 3중-웰 기판 구조를 도시한 단면 개략도이다. 도2의 3중 웰 기판 구조에 추가하여, 도3의 구조는 산화물로 채워지는 깊은 트렌치(302)를 포함한다. 일실시예에서, 깊은 트렌치(302)는 P웰(101)내에 액티브 기판 영역(304)의 분리막을 확보하기 위해, P웰(101)의 바닥 아래로 다소 깊이가 연장된다. 트렌치(302)의 측벽(sidewalls)을 따라 분리막을 확보하기 위해, p-임플란트를 이용하여 측벽이 임플란팅될 수 있다. 트렌치 측벽에서의 p-임플란트는 트렌치에 대한 임계(턴온) 전압을 증가시켜, 그들이 "오프" 상태로 남아 분리 영역으로 역할하도록 보장하게 된다.
도3b는 본 발명의 일실시예에 따른 얕은 트렌치 분리막(shallow trench isolation: STI)을 포함한 3중-웰 기판 구조를 도시한 단면 개략도이다. 도3a의 깊은 트렌치 분리를 이용하는 대신에, 도3b의 구조는 깊은 n+ 임플란트(306) 다음에 산화물로 채워지는 얕은 트렌치(308)의 결합을 이용한다. 이것은 P웰(101)의 전체 깊이를 따라 액티브 기판 영역(304)을 완전히 분리시키기 위해 n+ 임플란트만을 이 용하는 것이 문제가 될 수 있다. 따라서, 대신에, 깊은 영역에는 n+ 임플란트(306)가 사용되고, 산화물로 채워진 얕은 트렌치(308)가 n+ 임플란트 위의 얕은 영역에 사용된다.
예시적인 목적으로 단지 하나의 액티브 기판 영역(304)이 도3a 및 도3b에 도시되었지만, 본 발명에 따르면 다수의 액티브 기판 영역(304)이 형성된다. 각 액티브 기판 영역(304)은 트렌치(302 또는 306+308)에 의해 다른 영역으로부터 분리되고, 각 액티브 기판 영역(304)은 플래시 메모리 셀의 칼럼이 형성되는 분리된 칼럼형(columnar) 기판을 포함한다.
도3c는 본 발명의 일실시예에 따른 트렌치(302 또는 306+308) 및 다수의 액티브 기판 영역(304)을 도시한 레이아웃도이다. 다수의 액티브 기판 영역(304)은 칼럼 구조에서 트렌치(302 또는 306+308)에 의해 분리되는 것으로 도시되었고, 여기서, 각 분리된 액티브 기판 영역(304)은 칼럼 또는 비트라인에 대응된다.
도4a는 본 발명의 일실시예에 따른 단일-트랜지스터 플래시 메모리 셀을 비트라인을 따라 도시한 단면 개략도이다. 도4의 셀은 몇몇 중요한 관점에서 도1의 셀과는 다르다. 첫째, 도1의 셀과는 달리, 도4의 셀은 기판의 분리된 칼럼 액티브 기판 영역(304) 상에 형성된다. 둘째, 분리된 칼럼 액티브 기판 영역(304)에 대한 전기 콘택(402)이 만들어진다. 셋째, 분리된 영역(304)에 대한 전기 콘택(402) 때문에, 셀의 소거는 플로팅 게이트(106)로부터 분리된 칼럼 액티브 기판 영역(304)으로의 냉전자 터널링을 이용하여 수행될 수 있다. 그러므로, 제1 비트라인[BL]이 판독 전용으로 사용되는 동안(또한, 프로그램 및 소거 동안에 플로팅되도록 하고), 전기 콘택(402)이 프로그램 및 소거의 목적으로 일종의 제2 비트라인[BL']으로 사용될 수 있다. 넷째, 로컬 인터커넥트가 소스(104)에 연결하는데 사용되기 때문에, 소스 콘택(114)이 필요하지 않다.
도4b는 본 발명의 일실시예에 따른 단일-트랜지스터 플래시 메모리 셀을 워드라인을 따라 도시한 단면 개략도이다. 도4b에 도시된 바와 같이, 플로팅 게이트(106)는 제1 폴리실리콘층(폴리1)에 의해 형성되고, 제어 게이트(108)는 제2 폴리실리콘층(폴리2)에 의해 형성된다.
전술된 바와 같이, 본 발명은 또한, 각 칼럼형 액티브 기판 영역(304)에 대한 개별적인 액세스를 포함하는, 플래시 셀에 대한 커넥션을 제공하는 것에 관련된다. 커넥션을 제공하기 위한 3가지 방법이 도5a, 도5b 및 도5c에 도시되어 있다.
도5a는 본 발명의 일실시예에 따른 플래시 메모리 셀에 대판 콘택 및 커넥션층을 도시한 제1 레이아웃도이다. 제1 레이아웃은 플로팅 게이트(FG)(106), 드레인 콘택(112), P웰 콘택(402), 드레인 라인[BL](502), 소스 라인(504), 제어 라인[WL](506] 및 기판 라인[BL'](508)을 포함한다. 레이아웃 치수는 예시를 위한 것이며, 정확한 치수를 의미하는 것은 아니다. 또한, P웰 콘택(402)은 모든 셀 또는 셀들의 쌍에 대해 만들어질 필요는 없고, 칼럼방향 기판 저항을 충분히 낮게 유지할 필요가 있다.
제1 레이아웃에서, 플로팅 게이트(106)는 제1 폴리실리콘층(폴리1)으로부터 형성되는 것으로 도시되어 있다. 물론, 플로팅 게이트(106)는 그것이 실리콘 이산화물에 의해 둘러싸여, 그에 대한 직접적인 커넥션이 존재하지 않는 경우에 플로팅 된다. 드레인 라인(502)은 제1 금속층(금속1)으로부터 형성되는 것으로 도시되어 있고, 드레인 콘택(112)을 통해 드레인(102)에 연결된다. 드레인 라인(502)상의 전압은 Vd로 표시된다. 소스 라인(504)은 로컬 인터커넥트(LI)로부터 형성되는 것으로 도시되었고, 소스(104)에 연결된다. 로컬 인터커넥트가 사용되기 때문에, 소스 콘택이 각 소스(104)에 연결될 필요가 없다. 소스 라인(504) 상의 전압은 Vs로 표시된다. 도5a에 도시된 바와 같이, 소스 라인(104)은 한 쌍의 로우 셀들에 의해 각각 공유되는 공통 소스 라인을 포함한다. 로컬 인터커넥트는 트렌치와 같은 분리 영역을 가로지를 수 있는 금속 컨덕터이다. 로컬 인터커넥트는 또한 통상의 금속(알루미늄) 또는 폴리실리콘과는 상이한 레벨로 놓여서, 컨덕터들을 가로지를 수 있다. 일실시예에서, 로컬 인터커넥트는 텅스텐을 포함한다. 제어 라인(506)은 제2 폴리실리콘층(폴리2)으로부터 형성되는 것으로 도시되어 있다. 각 플로팅 게이트(106) 위에, 제어 게이트(108)가 제어 라인(506)에 의해 형성된다. 제어 라인(506) 상의 전압은 Vg로 표시된다. 마지막으로, 기판 라인(508)은 폴리실리콘층(폴리3)으로부터 형성되는 것으로 도시되고, P웰 콘택(402)을 통해 분리된 칼럼 액티브 기판 영역(304)에 연결된다. 기판 라인(508) 상이 전압은 Vb로 표시된다.
도5a에 도시된 P웰 콘택(402)은 분리된 칼럼 액티브 기판 영역(304)에 대한 어레이내(in-array) 콘택을 포함한다. 칼럼을 따르는 이러한 콘택(402)은. 기판 저항이 그것을 필요로 하는 만큼 충분히 높은 경우에 필요하다. 그렇지 않으면, 콘택이 칼럼 액티브 기판 영역(304)의 끝에만 만들어지는 경우, 기판 저항으로 인한 전압 강하가 칼럼의 가운데쪽에 대한 셀에서의 기판 전압(Vb)에 실질적으로 영향을 줄 수 있다. 0.5 마이크론 제조 기술을 이용한 제1 레이아웃에서 추정된 셀 크기는 0.75 마이크론(로우 방향) x 1.1 마이크론(칼럼 방향) = 0.825 제곱 마이크론이 될 수 있다.
도5b는 본 발명의 일실시예에 따른 플래시 메모리 셀에 대한 콘택 및 커넥션층을 도시한 제2 레이아웃도이다. 도5a에서의 제1 레이아웃과 비교하면, 도5b에서의 제2 레이아웃은 어레이내 P웰 콘택(402) 및 기판 라인(508)을 모두 포함하지 않는다. 이 경우에는, 기판 저항이 충분히 낮기 때문에, 콘택(미도시)은 칼럼 액티브 기판 영역(304)의 끝에만 만들어진다. 프로그램 및 소거 동안에 사용되는 제2 비트 라인[BL']은 이 칼럼끝(end-of-column) 콘택에 연결된다. 어레이내 P웰 콘택(402)이 없기 때문에, 제2 레이아웃은 제1 레이아웃보다 더 작은 셀 크기가 가능하다. 0.25 마이크론 제조 기술을 이용한 제2 레이아웃에서 추정된 셀 크기는 0.75 마이크론(로우 방향) x 0.9 마이크론(칼럼 방향) = 0.675 제곱 마이크론이 될 수 있다.
도5c는 본 발명의 일실시예에 따른 플래시 메모리 셀에 대한 콘택 및 커넥션층을 도시한 제3 레이아웃도이다. 도5b에서의 제2 레이아웃과 비교하면, 도5c의 제3 레이아웃은 소스 라인(504)에 대한 상이한 구조를 포함한다. 제2 레이아웃과 같이, 제3 레이아웃은 어레이내 P웰 콘택(402)을 포함하지 않으므로, 0.25 마이크론 제조 기술을 이용하여 0.675 제곱 마이크론인 셀 크기를 가진다.
도5c에 도시된 n-확산 오프닝 영역은 n-확산 임플란트에 사용되는 마스크에서의 오프닝(openings)을 나타낸다. 확산 영역은 액티브 영역내에서만 형성될 수 있고, 이에 따라, 동일한 워드라인을 따라 위치한 셀의 소스(104)가 연결되지 않을 수 있다.
도5c에 나타난 커넥션 구조에서, 선택된 셀의 소스(104)는 영구적으로 기판(304)에 연결된다. 종래의 구조에서는, 프로그램 동작 동안에 공통 소스는 통상적으로 접지되고, 소거 동작 동안에는 (채널 소거를 위해) 플로팅되거나 또는 (소스 소거를 위해) 양전압 하에 있게 된다. 본 구조에서는, 소스(104)가 소거 동작 동안에 플로팅 상태를 유지하지 않고, 이것은 셀의 소거를 방해하지 않는다. 프로그래밍 동작에 대해서는, 모든 소스가 함께 연결되는데, 이것은 모든 LI 라인을 묶음으로써 실현될 수 있다.
표1은 본 발명에 따른 플래시 메모리 셀에 대한 동작 조건의 일례를 보여준다. 표1에 도시된 전압은 단지 예시를 위한 것이며, 정확하거나 제한적인 것을 의미하지는 않는다.
동작 조건
동작 Vg[WL] Vd[BL] Vb[BL'] Vs
프로그램 9V 플로트 -7V 플로트
소거 -8V 플로트 9V 플로트
판독 4V 0.8V 0V 0V
프로그램 금지 9V 플로트 0V 플로트

상기의 표에서 임의의 동작 동안에 소스 전압 Vs이 "플로트"로 표시되었지만, 소스 전압 Vs은 실제로 도5a 및 도5b의 레이아웃 구조하에서만 플로팅될 수 있다. 도5c의 레이아웃 구조하에서는, 소스 전압 Vs는 일반적으로 기판 전압 Vb과 같 을 것이다.
표2는 본 발명에 따른 플래시 메모리 셀에 대한 동작 조건의 다른 예를 보여준다. 표2에 도시된 전압은 단지 예시를 위한 것이며, 정확하거나 제한적인 것을 의미하지는 않는다.
동작 조건
동작 Vg[WL] Vd[BL] Vb[BL'] Vs
프로그램 9V 플로트 -9V 플로트
소거 -8V 플로트 8V 플로트
판독 4V 0.8V 0V 0V
프로그램 금지 9V 플로트 0V 플로트

표3은 본 발명에 따른 플래시 메모리 셀에 대한 동작 조건의 또 다른 예를 보여준다. 표3에 도시된 전압 또한, 단지 예시를 위한 것이며, 정확하거나 제한적인 것을 의미하지는 않는다.
동작 조건
동작 Vg[WL] Vd[BL] Vb[BL'] Vs
프로그램 6 내지 9V 플로트 -6 내지 -9V 플로트
소거 -5 내지 -8V 플로트 5 내지 8V 플로트
판독 3 내지 4V 0.5 내지 0.8V 0V 0V
프로그램 금지 6 내지 9V 플로트 0V 플로트

일실시예에서, 프로그래밍 동작은 열전자를 셀의 소스측으로부터 플로팅 게 이트로 주입시킴으로써 수행된다. 셀을 "0"으로 프로그램하기 위해, 선택된 워드 라인에 약 8V가 공급되고, 선택되지 않은 워드라인은 플로팅되거나 접지되고, 선택된 비트라인은 접지되고, 선택되지 않은 비트라인은 플로팅되며, 공통 소스에는 약 4V가 공급된다.
셀을 "1"로 프로그램하기 위해, 선택된 워드 라인에 약 8V가 공급되고, 선택되지 않은 워드라인은 플로팅되거나 접지되고, 선택된 비트라인에는 약 4V가 공급되고, 선택되지 않은 비트라인은 플로팅되며, 공통 소스에는 약 4V가 공급된다.
상기의 소스 프로그래밍 방법에 있어서, 소스 영역은 인(Phosphorous) 및 비소(Arsenic)를 포함하는 이중-확산된 접합부이다. 인은 약 50 keV를 이용하여 임플란팅되고 3 x 1014 cm-2 농도로 확산된다. 비소는 약 60 keV를 이용하여 임플란팅되고 4 x 1015 cm-2 농도로 확산된다. 소스 영역은 드레인 영역보다 더 깊게 기판쪽으로 형성되고, 드레인 영역보다 기판의 표면에 대해 보다 가파른 종단면을 갖는 것이 바람직하다. 소스측 프로그래밍은 드레인측 프로그래밍보다 더 빠르게 셀을 프로그램할 수 있다.
본 발명은 몇 가지 관점에서 유익하다. 첫째, 본 발명에 따른 플래시 메모리는 셀당 1비트 이상의 정보가 저장되는 다중-레벨 저장 동작에 적합하다. 각각의 칼럼 영역(304)에 대한 개별적인 액세스는 플로팅 게이트(106) 상에 저장된 전압을 통해 보다 정확한 제어를 수행할 수 있는 능력을 제공한다. 저장 전압을 통한 보다 정확한 제어는 다중-레벨 저장에 필요하다. 프로그램 동안뿐만 아니라 소거 동작 동안에, 각 비트라인이 개별적으로 액세스될 수 있기 때문에, 비트의 프로그램 동안에 모든 "오버슈트(overshoot)"를 보정할 수 있는 능력이 제공된다. 다중-레벨 저장에 필요한 보다 정확한 전압 레벨의 저장을 달성하기 위해, 프로그래밍 알고리즘은 이 능력을 사용할 수 있다. 또한, 프로그래밍 및 소거 모두가, 주입(injection) 메커니즘 대신에, 터널링 메커니즘을 이용하기 때문에, 저장된 전압 레벨의 제어에 추가적인 정확성이 제공된다.
둘째, 각 칼럼 영역(304)에 대한 개별적인 액세스는 한번에 하나의 전체 섹터보다 더 작은 플래시 메모리 영역이 소거되도록 할 수 있는 능력을 제공한다. 소스(104) 및 드레인(102)은 플로팅 상태로 하면서, 선택된 워드라인의 제어 게이트(108)에 높은 음전압을 인가하고, 선택되지 않은 워드라인의 제어 게이트(108)에는 작은 양전압을 인가하며, 액티브 기판 영역(304)에 높은 양전압을 인가함으로써, 하나 또는 2개의 워드라인("로우(rows)"라고도 함)이 소거될 수 있다. 이 경우에, 선택된 워드라인(108)에 대응하는 n-극성 소스 라인(504)은 액티브 기판 영역(304)의 양전압에 근접한 레벨로 플로팅된다. 따라서, 각 워드라인이 자신의 소스 라인(504)을 가진 경우, 한번에 하나의 워드라인이 소거될 수 있다. 대안적으로, 2개의 이웃한 워드라인이 공통 소스 라인(504)을 공유하는 경우, 2개의 이웃한 워드라인이 동시에 소거될 수 있다.
또한, 선택된 워드라인의 제어 게이트(108)에 높은 음전압을 인가하고, 특정 비트라인에 대응하는 칼럼형 액티브 기판 영역(304)을 접지하고, 드레인(102) 및 소스(104)를 플로팅하게 함으로써, 심지어 하나 또는 2개의 워드라인보다 더 작은 단일 셀이 소거될 수 있다. 이 경우에, 플로팅 소스 라인(504)내에 전압이 유도되지 않는다. 따라서, 단일 셀이 소거될 수 있다.
마직막으로, 칼럼 액티브 기판 영역(304)으로부터의 냉전자 터널링을 이용하여 프로그램 및 소거가 모두 수행되기 때문에, 드레인(102) 또는 소스(104)에 고전압을 인가할 필요가 없다. 표1에 도시된 바와 같이, 드레인과 소스 사이에 인가되는 최고 전압은 판독 동작 동안에 발생하고, 1V 보다 작다. 이것은 셀 펀치스루에 필요한 최소 거리를 감소시키고, 따라서, 칼럼 방향을 따라 셀의 크기를 감소시킬 수 있다. 결과적으로, 보다 고밀도의 플래시 메모리가 달성될 수 있다.
다른 실시예에서, 칼럼 액티브 기판 영역은 다수의 서브-칼럼 액티브 영역으로 나누어져서, 소거 및 프로그램 동작을 증가시킨다. 서브-칼럼 액티브 영역의 보다 작은 구조상 영역은 큰 칼럼 액티브 기판 영역보다 더 빠른 충전 및 방전 시간을 제공한다. 후술되는 예들은 하나의 칼럼 액티브 기판 영역이 2개의 서브-칼럼 액티브 영역으로 나누어지도록 도시되었지만, 다른 실시예에서는 3개 또는 그 이상의 서브-칼럼 액티브 영역으로 나누어질 수 있다.
도6a는 깊은 트렌치(602, 604, 606, 608), 다수의 서브-칼럼 액티브 영역(610, 612) 및 다수의 커넥팅 영역(614)을 포함하는 플래시 메모리 장치의 레이아웃을 도시하고 있다. 각 커넥팅 영역(614)은, 아래에 보다 상세히 설명되는 바와 같이, 상위의 서브-칼럼 액티브 영역(610)과 하위의 서브-칼럼 액티브 영역(612)을 전기적으로 연결한다.
일실시예에서, 액티브 영역(610, 612)은 P 웰이고, 커넥팅 영역(614)은 N 웰 이다. 동일하거나 상이한 구현예에서, 다수의 플래시 메모리 셀은 서브-칼럼 액티브 영역상에 NAND 게이트 구조로 제공된다. NAND 게이트 구조는 일반적으로 저장 용량에 있어서 NOR 게이트 구조보다 상당히 작은 영역을 차지한다.
도6b는 화살표(AA)를 따라 취해진 장치(600)의 개략적인 단면도를 도시하고 있다. 콘택 웰(620)에 의해 분리되는 패스 트랜지스터(pass transistor)(616, 618)가 커넥팅 영역(614) 상에 형성된다. 콘택 웰(620)은 제2 금속층(M2) 또는 글로벌 비트라인(global bitline)에 연결되는 P 웰이다. 글로벌 비트라인은 다수의 비트라인에 연결되고 전압을 인가한다. 트랜지스터(616)의 확산 영역(622)은 서브-칼럼 액티브 영역(610)의 확산 영역(624)에 연결된다. 확산 영역(622, 624)은 서브-칼럼 액티브 영역(610)에 전압을 제공하는 로컬 인터커넥트 또는 제1 금속층(M1)에 연결된다. 액티브 영역(610)은 NAND 게이트 구조(미도시)로 그 위에 형성되는 다수의 플래시 메모리 셀을 포함한다.
유사하게, 트랜지스터(618)의 확산 영역(626)은 서브-칼럼 액티브 영역(612)의 확산 영역(628)에 연결된다. 확산 영역(626, 628)은 서브-칼럼 액티브 영역(612)에 전압을 공급하는 제1 금속층(M1)에 연결된다. 액티브 영역(612)은 NAND 게이트 구조(미도시)로 그 위에 형성되는 다수의 플래시 메모리 셀을 포함한다.
동작시, 패스 트랜지스터는 서브-칼럼 액티브 영역에 대한 전류 흐름을 조절하는데 사용된다. 예를 들면, 트랜지스터(616)는 서브-칼럼 액티브 영역(610)에 특정 전압을 인가하기 위해 턴온되고, 전압 공급을 차단하기 위해 턴오프된다. 유사 하게, 트랜지스터(618)는 서브-칼럼 액티브 영역(612)에 인가되는 전압을 조절하기 위해 턴온 또는 턴오프된다. 서브-칼럼 액티브 영역에 인가되는 전압은 콘택 웰(620)을 통해 제2 금속층(M2)에 의해 공급되는 전압에 대응된다.
하나의 구현예에서, 커넥팅 영역(614)은 N 웰이고, 서브-칼럼 액티브 영역(610, 612)은 P 웰이다.
하나의 구현예에서, 서브-칼럼 액티브 영역(610, 612)의 확산 영역(624, 628)은 N+/P+ 영역이고, 이에 따라, 단일 N 웰이 2개의 인접한 플래시 메모리 셀에 사용될 수 있다. 도6c는 이러한 N+/P+ 영역(630)의 일례를 도시하고 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 플래시 메모리는 셀당 1비트 이상의 정보가 저장되는 다중-레벨 저장 동작에 적합하다. 또한 각각의 칼럼 영역에 대한 개별적인 액세스에 의해, 플로팅 게이트 상에 저장된 전압을 통해 보다 정확한 제어를 수행할 수 있는 능력을 제공하며, 한번에 하나의 전체 섹터보다 더 작은 플래시 메모리 영역이 소거되도록 할 수 있는 효과를 제공한다. 또한, 칼럼 액티브 기판 영역으로부터의 냉전자 터널링을 이용하여 프로그램 및 소거가 모두 수행되기 때문에, 드레인 또는 소스에 고전압을 인가할 필요가 없으므로, 셀 펀치스루에 필요한 최소 거리를 감소시켜, 칼럼 방향을 따라 셀의 크기를 감소시킬 수 있다. 결과적으로, 보다 고밀도의 플래시 메모리가 달성될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 칼럼 액티브 기판 영역이 다수의 서 브-칼럼 액티브 영역으로 나누어져서, 보다 더 빠른 프로그램 및 소거 동작을 제공할 수 있는 효과가 있다.
이상에서, 본 발명이 특정 실시예를 참조하여 설명되었지만, 이 기술분야에서 통상의 기술을 가진 자에게는 본 발명을 실시하기 위한 다른 등가물 또는 대안적 방법들이 가능하다는 것이 이해될 것이다. 따라서, 본 발명은 전술된 특정 실시예 및 구현예에 의해 제한되지 않는다. 그러므로, 본 발명의 범위는 첨부된 청구항을 이용하여 해석되어야 한다.

Claims (20)

  1. 제1 및 제2 웰(wells)을 갖는 기판 - 여기서, 상기 제1 웰은 상기 제2 웰 내에 정의됨 - ;
    제1 방향을 따라 제공되고, 상기 기판을 다수의 칼럼 액티브 영역(columnar active regions)으로 정의하는 다수의 제1 타입의 트렌치(trenches) - 여기서, 상기 제1 타입의 트렌치는 상기 제1 웰 내에 형성되고, 상기 제2 웰로 확장됨 - ;
    제2 방향을 따라 제공되고, 각각의 상기 칼럼 액티브 영역을 다수의 서브-칼럼 액티브 영역 및 하나 또는 그 이상의 커넥팅 영역(connecting regions)으로 정의하는 다수의 제2 타입의 트렌치 - 여기서, 상기 제2 타입의 트렌치는 상기 제1 웰 내에 형성되고, 상기 제2 웰로 확장됨 - ; 및
    각각의 상기 서브-칼럼 액티브 영역 상에 형성되는 다수의 플래시 메모리 셀
    을 포함하고,
    여기서, 상기 커넥팅 영역 중 하나는, 제1 서브-칼럼 액티브 영역과 제2 서브-칼럼 액티브 영역을 전기적으로 접속시키기 위해서 상기 제1 서브-칼럼 액티브 영역과 상기 제2 서브-칼럼 액티브 영역 사이에 정의되는
    플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 플래시 메모리 셀은 NAND 게이트 구조로 배열되고, 상기 서브-칼럼 액티브 영역은 P-웰이고, 상기 커넥팅 영역은 N-웰인
    플래시 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 타입의 트렌치는, 산화물로 충전된 깊은 트렌치(deep trenches)를 포함하는
    플래시 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 타입의 트렌치는, 산화물로 충전된 얕은 트렌치(shallow trenches) 아래의 깊은 이온 임플란트(deep ion implants)를 포함하는
    플래시 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 방향과 상기 제2 방향은 실질적으로 서로에 대해 직교이고, 상기 커넥팅 영역은 상기 제1 타입의 트렌치 및 상기 제2 타입의 트렌치에 의해 정의되는
    플래시 메모리 장치.
  6. 제5항에 있어서,
    각각의 상기 커넥팅 영역은, 동일한 칼럼 액티브 영역에 속하는 제1 및 제2 서브-칼럼 액티브 영역에 대한 전류의 흐름을 조절하기 위한 적어도 2개의 패스 트랜지스터(pass transistors)를 포함하고,
    여기서, 각각의 상기 커넥팅 영역은 제1 도전성(conductivity)을 갖고, 각각의 상기 서브-칼럼 액티브 영역은, 상기 제1 도전성과 상이한 제2 도전성을 갖는
    플래시 메모리 장치.
  7. 제1항에 있어서,
    상기 플래시 메모리 셀의 소스에 대한 커넥션은 로컬 인터커넥트(local interconnect)로 접속되는
    플래시 메모리 장치.
  8. 제1항에 있어서,
    소거 중에 비트라인에 대한 개별적인 액세스는 상기 서브-칼럼 액티브 영역을 통해 제공되는
    플래시 메모리 장치.
  9. 제8항에 있어서,
    프로그래밍 중에, 알고리즘은 오버슈트(overshoot)를 보정하기 위해 상기 비트라인에 대한 개별적인 액세스를 이용하는
    플래시 메모리 장치.
  10. 제9항에 있어서,
    메모리 셀당 1비트 이상의 데이터가 저장되는
    플래시 메모리 장치.
  11. 제1항에 있어서,
    전체 섹터보다 작은 영역이 한번에 소거되는
    플래시 메모리 장치.
  12. 제1항에 있어서,
    상기 제1 웰은 P-웰이고, 상기 제2 웰은 N-웰인
    플래시 메모리 장치.
  13. 제1항에 있어서,
    상기 서브-칼럼 액티브 영역은 P-웰이고, 상기 커넥팅 영역은 N-웰인
    플래시 메모리 장치.
  14. 제1 및 제2 웰을 갖는 기판 - 여기서, 상기 제1 웰은 상기 제2 웰 내에 정의됨 - ;
    제1 방향을 따라 제공되고, 상기 기판을 다수의 비트라인 영역으로 정의하는 다수의 제1 타입의 트렌치 - 여기서, 상기 제1 타입의 트렌치는 상기 제1 웰 내에 정의되고, 상기 제2 웰로 확장되며, 각 비트라인 영역은, 적어도 제2 방향을 따라 제공되는 제2 타입의 제1 트렌치에 의해 정의되는 제1 액티브 영역, 및 적어도 제2 방향을 따라 제공되는 제2 타입의 제2 트렌치에 의해 정의되는 제2 액티브 영역을 포함하고, 상기 제1 액티브 영역은 다수의 플래시 메모리 셀을 제공하고, 상기 제2 액티브 영역은 다수의 플래시 메모리 셀을 제공함 - ; 및
    상기 제2 타입의 제1 트렌치와 제2 트렌치 사이에 제공되고, 상기 제1 액티브 영역 및 상기 제2 액티브 영역에 대한 전류의 흐름을 조절하기 위한 제1 및 제2 패스 트랜지스터를 갖는 커넥팅 영역
    을 포함하고,
    여기서, 상기 제2 타입의 제1 트렌치와 제2 트렌치는 상기 제1 웰 내에 형성되고, 상기 제2 웰로 확장되는
    플래시 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 패스 트랜지스터와 상기 제2 패스 트랜지스터는 글로벌 비트라인(global bitline)에 연결되는
    플래시 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 패스 트랜지스터와 상기 제2 패스 트랜지스터는, 상기 글로벌 비트라인에 연결되는 공통 확산 영역을 공유하는
    플래시 메모리 장치.
  17. 제14항에 있어서,
    각 비트라인 영역은 적어도 하나의 커넥팅 영역을 포함하는
    플래시 메모리 장치.
  18. 제14항에 있어서,
    상기 제1 액티브 영역 및 상기 제2 액티브 영역은, 상기 제1 패스 트랜지스터와 상기 제2 패스 트랜지스터에 연결되는 N+/P+ 콘택 영역을 포함하는
    플래시 메모리 장치.
  19. 제1 및 제2 웰을 갖는 기판 - 여기서, 상기 제1 웰은 상기 제2 웰 내에 정의됨 - ;
    제1 방향을 따라 제공되고, 상기 기판을 다수의 칼럼 액티브 영역으로 정의하는 다수의 제1 타입의 트렌치 - 여기서, 상기 제1 타입의 트렌치는 상기 제1 웰 내에 정의되고, 상기 제2 웰로 확장되며, 각 칼럼 액티브 영역은, 적어도 제2 방향을 따라 제공되는 제2 타입의 제1 트렌치에 의해 정의되는 제1 액티브 영역, 및 적어도 제2 방향을 따라 제공되는 제2 타입의 제2 트렌치에 의해 정의되는 제2 액티브 영역을 포함하고, 상기 제1 액티브 영역은 다수의 플래시 메모리 셀을 제공하고, 상기 제2 액티브 영역은 다수의 플래시 메모리 셀을 제공함 - ; 및
    상기 제2 타입의 제1 트렌치와 제2 트렌치 사이에 제공되고, 상기 제1 액티브 영역 및 상기 제2 액티브 영역에 대한 전류의 흐름을 조절하기 위한 제1 및 제2 패스 트랜지스터를 갖는 커넥팅 영역
    을 포함하고,
    여기서, 상기 제2 타입의 제1 트렌치와 제2 트렌치는 상기 제1 웰 내에 형성되고, 상기 제2 웰로 확장되며,
    상기 제1 액티브 영역 및 상기 제2 액티브 영역은 P-웰이고, 상기 커넥팅 영역은 N-웰의 일부인
    플래시 메모리 장치.
  20. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864530B2 (en) 2002-03-05 2005-03-08 Hynix Semiconductor America, Inc. High density flash memory architecture with columnar substrate coding
US6909139B2 (en) * 2003-06-27 2005-06-21 Infineon Technologies Ag One transistor flash memory cell
KR100604561B1 (ko) * 2004-05-11 2006-07-31 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자 및 이의 웰 형성 방법
US7679130B2 (en) 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
US20080112231A1 (en) * 2006-11-09 2008-05-15 Danny Pak-Chum Shum Semiconductor devices and methods of manufacture thereof
JP2017111847A (ja) 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233743A (ja) 1998-02-16 1999-08-27 Toshiba Corp 不揮発性半導体記憶装置
JPH11265988A (ja) 1998-03-17 1999-09-28 Nippon Foundry Inc 半導体装置
JP2000332224A (ja) 1999-04-30 2000-11-30 Stmicroelectronics Srl 集積回路構造の製造方法
JP2003297958A (ja) 2002-03-05 2003-10-17 Hynix Semiconductor America Inc コラム基板コーディングを用いた高密度フラッシュメモリ装置及びそのプログラム方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0183730B1 (ko) * 1995-08-24 1999-04-15 김광호 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법
US5679591A (en) * 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
JPH11163173A (ja) * 1997-09-26 1999-06-18 Sony Corp 不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6060742A (en) * 1999-06-16 2000-05-09 Worldwide Semiconductor Manufacturing Corporation ETOX cell having bipolar electron injection for substrate-hot-electron program
US6198658B1 (en) * 1999-10-08 2001-03-06 Hyundai Electronics America, Inc. High density flash memory architecture with columnar substrate coding
US6504763B1 (en) * 2002-02-21 2003-01-07 Ememory Technology Inc. Nonvolatile semiconductor memory capable of random programming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233743A (ja) 1998-02-16 1999-08-27 Toshiba Corp 不揮発性半導体記憶装置
JPH11265988A (ja) 1998-03-17 1999-09-28 Nippon Foundry Inc 半導体装置
JP2000332224A (ja) 1999-04-30 2000-11-30 Stmicroelectronics Srl 集積回路構造の製造方法
JP2003297958A (ja) 2002-03-05 2003-10-17 Hynix Semiconductor America Inc コラム基板コーディングを用いた高密度フラッシュメモリ装置及びそのプログラム方法
US6864530B2 (en) 2002-03-05 2005-03-08 Hynix Semiconductor America, Inc. High density flash memory architecture with columnar substrate coding

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