TWI291229B - High density flash memory architecture with columnar substrate coding - Google Patents
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Description
1291229 .(1) 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 發明所屬之技術領域 本發明係關於快閃記憶體技藝。 先前技術 快閃記憶體原係發展成為可抹除可程式規劃之僅讀記 憶體（EPROM)。傳統之EPROM技藝使用熱電子注入（亦稱為 突崩注入）以程式規劃該記憶體，及使用紫外（UV)光為抹 除記憶體之内容。電子之突崩注入於浮閘係由施加高正電 壓-於汲極及控制閘極並將源極接地而達成。將該元件曝 露於紫外光以使浮閘電子之能量增加至可跳越浮閘與氧 化物間能量障壁之程度。 傳統之單電晶體元件快閃記憶體技藝與單電晶體元件 EPROM技藝相似。不過，快閃記憶體許可記憶體内容之電 抹除，經由冷電子隧道效應（亦稱為富勒-諾漢 Fowler-Nordheim隧道效應），可立即抹除全部記憶體行列或 即刻抹除記憶體之一區域。 一用於快閃記憶體之習用單晶體元件之實例係舉例說 明於圖1中。此種快閃記憶體元件通常具有較EPROM元件 所有者為薄之在浮閘下面之氧化物（在浮閘（106)與通道之 間）。該較薄之氧化物可使抹除可經由浮閘（106)與源極（104) 間之冷電子隧道效應完成。 與EPROM之程式規劃相似，習用單電晶體元件快閃記憶 體之程式規劃通常係用高正電壓經由位元線施加於汲極 84073-951107.doc 1291229 翁- (102)，及經由字元線施加於控制電極（108)，同時將源極 (104)接地而完成。此使熱電子注入可從接近汲極（1〇2)之基 底（101)至浮閘（106)。經由冷電子注入之程式規劃頗為粗鹵 ，而使儲存於浮閘（106)之電荷又佳以精確控制。無法精確 控制存儲於浮閘（106)中之電荷/係傳統單晶體元件快閃記 憶體之第一缺點。此缺點使其難以儲存多位準（即較資訊 之一位元為多）於一快閃元件中。 習用之單一電晶體快閃記憶體可由施加一高正電壓（例 如1 2伏特）於基底（101)及將在一扇形區中之控制閘核（1 〇 接地而成，此造成電子從浮閘（106)至源極（1〇4)之隧遒效鹿 。較一扇形區為小之該記憶體之各部分不能被抹除因為公 共之基底係由一扇形區中所有元件分享之故。一扇形區之 大小可為例如用於一編組成8扇形區的4兆位元快閃記憶 體之各元件之512千位元。因此無法抹除較一扇形區為小 之該記憶體各部分乃係習用單晶體元件快閃記憶體之第 二缺點。 作為使用單電晶體元件之替換方法’ W用之閃電記憶駿 可代以利用具有二個或更多電晶體之几件。例如每一元件 可包括二個電晶體：一為選擇電晶體及另一個為儲存電晶 體。利用此種多電晶體之元件已達成小得為單一字之各部 分之抹除。不過此種多晶體之元件實體上係大於單〜電晶 體之元件，及因而不適合高密度快閃？己憶體之各頊用途。 習用快閃記憶體中之元件大小係受70件衝穿需求之限 制，當汲極接面之乏區與源極接面之乏區合併時元件衝穿 84073-951107.doc -6-
1291229 發生。為防止元件衝穿，通常在沿一位元線（或縱行）之汲 極（102)與源極（104)間需有一最小之距離。在操作期間施加 於一汲極之最大電壓愈高，然最小距離必須愈大。在此方 法中，元件衝穿限制沿圓柱形向之各元件尺寸以及此乃習 用單晶體元件快閃記憶體之第三缺點。 發明内容 本發明係關於快閃記憶體技藝。 在一實例中，一快閃記憶體裝置包括具有第一及第二電 位阱之一基底，第一阱乃被界定於第二阱内。許多溝道將 該基底劃定為多個次圓柱形之有效區。此等溝道係在第一 阱内形成及延伸進入第二阱。多個快閃記憶體元件係在各 自次圓柱形有效區上形成。 在另一實例中，一快閃記憶體裝置包括具有第一及第二 阱之基底。第一阱被限定於第二阱内。許多深溝道將該基 底劃分成眾多位元線。各構道係在第一阱内形成及延伸進 入第二阱。每一位元線包括由各溝道界定之第一區域，多 個快閃記憶體元件係設於其上；以及包由各溝道界定之二 區域，在其上面設有多個快閃記憶體元件。第一區域及第 二區域係以各溝道隔開。一連接區域具有第一及第二通路 電晶體以調節至第一區域及第二區域之電流。 又在另一實例中，操作一非依電性記憶體裝置之方法包 括記憶體元件之一浮閘之程式規劃。該記憶體元件係用下 方法抹除，即施加第一電位於該記憶體元件之一控制閘極 及施加第二電位於一相當於該記憶體元件之次圓柱形有 84073-951107.doc
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* I 致區。 實施方式 圖1是舉例說明一習用單電晶體快閃記憶體元件之橫斷 面簡圖。該習用元件被顯示為一種三重P阱（1〇1)為基礎。 該P阱則係一習用三重阱基底結構之最頂端阱。此種習用 之三重阱基底結構係顯示於圖2中。 習用之該元件包括一 n+摻雜汲極（1〇2) — n+摻雜源極 (104)—浮閘（FG)(106)，一控制閘極（108)，氧化物（110)，一 汲極接觸（112)及一源極接觸（114)。沒極電壓係以V d表示， 源極電壓以Vs表示及控制閘極電壓以Vg表示。快0記憶 體通常係作下列配置，即字元線（WL)係控制閘極（108)，以 及位元線（BL)連接於汲極（102)。 習用之該元件通常係用從該通道（汲極（102)與源極（104) 間之基底區域）至浮閘（106)之熱電子注入予以程式規劃， 此係常藉施加一高正電壓於汲極（102)及控制閘極（108)兩 者，並將源極（104)接地而達成。因此，電子被注入於浮閘 (106)。當該元件已完成程式規劃時，浮閘上有一負電荷因 為電子積聚於其上面之故。此負電荷升高該裝置之臨限電 壓；如從控制閘極（108)可瞭解者。因此，施加正電壓於控 制閘極（108)上，祇要控制閘極電壓係低於該元件之臨限電 壓，將不致使該電晶體接通。 該習用元件通常係由冷電子隧道效應予以抹除，所用方 法為施加一高正電壓於源極（104)或加於P阱（101)，同時將 控制閘極（108)接地，以使電子從浮閘（1〇6)至通道而至源極 84073-951107.doc -8 - 1291229
(104)。當該元件被抹除時，聚集於浮閘（1〇6)上之電子已除 去此可降低該裝置之臨限電壓。因此，當一正電壓施加於 控制閘極（108)上時，該電晶體即被接通。 注意’圖1乃用於例示之目的及非以比例尺緣製者。例 如源極及汲極可較圖1中所示在更不對稱而具有不同之接 面深度，相似者，在本申請案中之其他附圖亦係用於例示 之目的而非以比例尺繪製。 圖2為說明一習用三重阱基底結構之一截面簡圖。該法 包括一 P掺雜之基底（202)。在該P掺雜之基底内，形成一 ^ 掺雜之阱（204)。在該η摻雜之阱（204)内，形成一 ρ摻雜之阱 (101)。圖1中所示之該元件係形成於此ρ畔（三重ρ胖）（1〇1) 上面。 如上文中所述，本發明係關將各元件之每一位元線（或 縱行）之基底與其他位元線之基底隔離。此項隔離不可能 在Ρ阱内植期間以產生分開之Ρ阱完成，因為至少就細小 之位元線分隔（例如水於已知電流工藝學之0 · 5微米）而言 ，分開之Ρ陈可因爾後之擴散而合併。因此，本發明係關 於使用溝道以達成此項隔離。使用溝遒以達成此種隔之兩 項選擇係例示於圖3 Α及3 Β中’此一概念亦在讓與本案受 讓人之美國第6，198,658號專利案中有所解釋，特併列於此 以供所有用途之參考。 圖3 A係舉例說明一種三重阱基底結構之截面簡圖，該 結構包括根據本發明實例之深溝隔離（DTI)。除圖2之三重 阱基底結構外，圖3之結構包括一用氧化物填充之深溝道 84073-951107.doc -9- 1291229
(302)。在一具體實例中，該深溝道（3〇2)延伸至稍低於p阱 (1〇1)底邵之深度，俾確保在1>阱（101)内之有效基底區域（304) 之隔離。為確實保證沿各溝道（3〇2)側壁之隔離，各侧壁可 用P注入予以内植。在各溝道侧壁之p注入增加各溝道之 臨限電壓’因而確保其留在“斷電，，狀態及用作隔離區域。 圖3 B係舉例說明一種三重阱基底結構之截面簡圖，該 結構包括根據本發明之一實例之淺溝隔離（STI)。代替圖 3 A之深溝隔離之使用，圖3B之結構使用深n+注入（306)之 組合，繼以充填氧化物之一淺溝道（308)。僅使用n+注入以 完全隔離沿P阱（101)全部深度之有效基底區域（304)可能有 問題。因此代以使用n+注入（306)於各深區域中，及使用充 填氧化物之各淺溝道（308)於n+注入上方之各淺區域中。 雖然為舉例說明之目的起見，在圖3 A及3 B中僅顯示一 有效基底區域（304)，甚多有效基底區域（304)乃根據本發明 形成。每一有效基底區域（304)係用溝道（302或306+308)與其 他區域隔離，及每一有效基底區域（304)包含一隔離之圓柱 狀基底，快閃記憶體之一縱列係在該基底上形成。 圖3 C係舉例說明根據本發明一實例之各溝道（302或 306+308)及多重有效基底區域304之俯視簡要布置。該多重 有效基底區域（304)被顯示為由一圓拄狀結構中之各溝道 (302或306+308)予以分開，其中每一隔離之有效基底區域 (304)相當於一縱列或位元線。 圖4 A係舉例說明根據本發明實例之沿一位元線之單電 晶體快閃記憶體元件之截面簡圖。圖4之元件與圖1中之元 84073-951107.doc -10- 1291229 件在少數重要方面乃係不同。首先，圖4之元件係形成於 基底之一隔離之圓柱狀有效基底區.域（304)上，而圖1之元 件並非如此。第二，製有至隔離之圓柱狀有效基底區域 (304)之一電連接（402)。第三，由於至該隔離區域（304)之電 接觸（402)，該元件之抹除及使用自該浮閘（1〇6)至隔離之圓 拄狀有效基底區域（304)之冷電子隧道效應予以完成。因此 該電連接（402)可用作一種供程式及抹除用途之第二位元 線[BL*]，而第一位元線僅可用於讀取（及在程式及抹除期 間許可浮控）。第四，不需要源極接觸（114)因為使用互連 以連接源極（104)之故。 圖4B係舉例說明根據本發明實例沿一字元線之單電晶 體快閃記憶體元件之截面簡圖。如圖4B中所示，浮閘（106) 係由第一多晶矽層（poly 1)，及控制閘極（1〇8)係由第二多晶 梦層（poly 2)形成。 如上文中所論述，本發明亦係關於提供各項連接至快閃 元件’包括至每一圓柱狀有效基底區域（3〇4)之分開接達。 提供此等連接之三種選擇係例示於圖5A，5B及5C中。 圖5 A係舉例說明根據本發明一實例對快閃記憶體元件 之各連接廣及各接觸之第一種俯視簡要布置。第一種布置 包括浮閘（FG)(l〇6)，汲極接觸（112)，p阱接觸（4〇2)汲極線路 [BL](502) ’源極線路（5〇4)，控制線路[Wl](506)及基底線路 [BL’](508)。請注意該布置容積乃意指供舉例說明之用及並 不意指係屬正確者。此外，p阱接觸（4〇2)不必為每一元件 或成對之70件製作，但僅須經常為保持圓柱狀基底電阻充 84073-951107.doc -11- 1291229
分低之需要而為之。 在該首先布置中，浮閘（106)被_示為由第一多晶矽層 (poly 1)形成。當然，浮閘（106)乃為二氧化矽所包圍而浮接 及因而並典對各浮閘之直接連接。汲極線路（5〇2)被顯示為 由第一金屬層（金屬1)形成，及經由汲極接觸（112)連接於 汲極（102)。在汲極線（502)上之電壓係以vd表示，源極線路 (504)被顯示為由局部互連（LI)形成，及連接於源極（1〇4)。 因為使用局#互連不需用源極接觸連接每一源極（1〇4)〇在 源極線路（504)上之電壓以Vs表示。如圖5A中所示，·源極 線路（104)包含各由一對元件之橫列共用之公共源極線路 。局邵互連係一能通過隔離區域例如各溝道之金屬導p。 局部互連亦係位於與正常金屬（鋁）或多晶矽不同之位準 ，使其能穿過此等導體。在一實例中，局部互連係由撝組 成。控制線路（506)被顯示為由第二多晶矽層（p〇1y 2)形成， 在每一浮閘（106)上面，一控制閘極（108)係由一控制線路 (506)形成。在各控制線路（506)上之電壓係以表示。最後 ’基底線路（508)被顯TF為由弟二多晶碎層（poly 3)形成，並 係經由P阱接觸（402)連接至隔離之圓柱狀有效基底區域 (304)。在各基底線路（508)上之電壓係以Vb表示。 在圖5A中顯示之P阱接觸（402)包含對隔離之圓柱狀有 效基底區域（304)之行列中接觸。沿該縱行之此等接觸乃係 基底電阻充分之高而需有所述接觸之狀況中需要者。否則 ，如若僅在圓拄狀有效基底區域（3〇4)之末端製成接觸，則 由於基底電阻發生之電壓降將實際上影響在各元件處對 84073-951107.doc -12 - (9) 1291229 各縱行中央之基底電壓（Vb)。具有使用〇25微 規程之第一布置之經估計元件尺寸可為〇75微米（沿該^ 列方向）X 1 · 1微米（沿該縱列方向）平方微米。 圖5 B係舉例說明根據本發明一實例之對快閃記憶髎一 件之各連接層與接觸之第二種俯视簡要布置。與圖5八= 之第一種布置比較，圖5B中之第二種布置既無行列中？阱 接觸（402)亦無基底線路（508)。在此例中，接觸r 土回 禾圖示）僅 在圓柱形有效基底區域之末端（304)完成，因為基底電阻足 夠低之故。第二位元線[BL，K未圖示）在程式及抹除期間使 用者係連接於此等縱列末端接觸。缺乏在行列中之p畔、 觸（402)，第二種布置應可有較第一種布置為小之元件尺寸 。具有使用0.25微米製作工藝規程之第二種布置^社1 < 1右叶元 件尺寸可為〇·75微米（沿橫列方向）X 0.9微米（沿縱列、 、’ 万向 )=0.675平方微米。 圖5 C係舉例說明根據本發明一實例之對快閃記憶触_ 件之各連接層與連接之第三種俯視簡要布置。與圖56中 之第二種布置比較，圖5C中之第三種布置包括源極線路 (5 04)之不同結構。如同第二種布置，第三種布置不包括 行列中P阱接觸（402)及因而具有使用0·25微米製作工藏規 程之0.675平方微米之估計元件尺寸。 在圖5C中緣製之η -擴散開口區域指定供η擴散内植用之 掩罩中之開度。此擴散區域僅在有效區域中形成，及因此 沿同一字元線所設置各元件之源極（104)不予連接。 在圖5C中所示之連接計劃中，一所選擇元件之源極（1()4> 84073-951107.doc -13 - 1291229 (ι〇) 係永久連接於該基底(304)。在-習用計劃中，^7^77 用源極在程式作業期間接地及在㈣操作期間予以❹ (用於通道抹除）或置於正電壓下（用於源極抹除）。在本計 劃中，源極(1〇4)不能在抹除期間保持於浮控，但此並不排 除抹除該$件。就私式規slj作業而言，戶斤有源極係連接在 一起，此可由連結所有L1線路實現之。 表丨顯示根據本發明I一快閃記憶體元件所用操作條件 之實例。表i中所示之電壓係僅用於舉例說明之目的，並 不意指乃屬 正难亦非用 —-----" 以限制。 操作 Vg [WL] Vd [BL] Vc [BL，] Vs 程式__ 9 V __— 浮控 -7 V 浮控 ^---- 抹除 -8 V 浮控 9 V 浮控 ——---- 讀取 4 V •___—-- 0.8 V 0V ον -------- 程式制止 __一---- 9 V 浮控 ον 浮控 表1 :操作條件 注意當源極電壓Vs在上表中被顯示於若干操作中為浮 控，該源極電壓Vs實際上僅在圖5A及5B之布置下許可浮 控。在圖5C之净置計劃下，源極電壓Vs通常係等於基底 電壓Vb。 表2顯示根據本發明之一快閃記憶體元件操作條件之另 一實例。表2中所示之電壓係僅用於舉例說明之目的，及 並不意指乃屬在確亦非供限制之用。 84073-951107.doc •14-
1291229 操作 Vg [WL] Vd [BL] Vc [BL，] Vs 程式 9 V 浮控 -9 V 浮控 抹除 -8 V 浮控 8 V 浮控 讀取 4 V 0.8 V ον ον 程式制止 9 V 浮控 ον 浮控 表2 :操作條件 表3顯示根據本發明之一快閃記憶體元件操作條件之另 一實例。表3中所示電壓僅用於舉例說明之目的，既不意 指乃屬正確亦非供限制之用。 操作 Vg [WL] Vd [BL] Vb [BL1] Vs 程式 6至9 V 浮控 -6至-9 V 浮控 抹除 _5至-8 V 浮控 5至8 V 浮控 讀取 3至4 V 0.5 V至 0.8 V 0 V 0 V 程式制止 6至9 V 浮控 0 V 浮控 表3 :操作條件 在一實例中，程式規劃作業乃係將熱電子從一元件之源 極側面注入浮閘而完成。為將各元件程式規劃於π 0 ’’供給 一選擇之字元線約8伏特，將一非選擇之字元線浮控或接 地，供給一選擇之位元線約4伏特，將一非選擇之位元線 浮控及供給一共用源極約4伏特。 為將各元件程式規劃於” 1 ’’供給一所選擇字元線約8伏 特，將非選擇之字元線浮控或接地，供給一選擇之位元線 約4伏特，將非選出之位元線接地及供給一共用源極約4 伏特。 84073-951107.doc -15- (12) 1291229 就上列之源極程式規劃而★ 々雔抽 0，源極區域為一包括磷及砷 之雙擴散接面。磷被内植 ,从 久擴散至一約3 X 1014公分·2之濃 度’使用約50 keV。砷褚Λ从 >、、曲、 内植及擴散至一約4Χ1015公分_2 辰從，使用約60 keV。源極 形成及具有較汲極區對該爲、 及極區更深入該基底 々护4 ^ Λ 土展表面更陡之側面。源極侧面 之程式規劃能使各元件較 速之程式。 及極側面之程式規劃完成更迅 本發明在若干方面乃伤古 憶體係對多位準之儲存作業二首先根據本發明之快閃記 儲存較i位元更多之資訊 …適應，其中每-元件 在敗目“ 丁母一圓柱形區域（304)之獨立 存取則提供對儲存於浮閘 > ^ , , U〇6)上 < 電壓達成更精確控制 之此力。須為多位準之儲在 制。s ,A + <儲存對所存儲且電壓作更精確之控 而提供一種用期對母一位元線獨立存取， 越量之处 又正在一位元之程式規劃期間之任何過 儲存所：、’程式規劃算法可使用此種能力以獲得多位準 斤而 < 更正確電壓位準 ^ 控制所儲存電壓…、 外，本發明提供在 除兩 、準上 < 另増正確性，因為程式規劃及抹 i a利用—透納機構代替一注入裝置之故。 將小於-爭固柱形區域（3〇4)之每一區之獨立存取提供 骆,…正 區之快閃記憶體面積-次抹除之能力。可 册夕件祇有——、 —一 或兩子疋線（或稱橫列）者一次抹除，所用方 法為施加—> 合^ 阿負電壓於所選擇字元線之控制閘極（108)及
施加 一 ΓΡ ^ 1ST ^ 电壓於未選用字元線之控制閘極（108)，以及施 ” fP—雷 、 f 鉻於有效基底區（304)。並許可源極（1〇4)及汲極 84073-951107.doc -16- 1291229 (13) . ' (102)浮控。在此例中，相當於所選用」 源極線路（504)浮控至接近有效基底區 位準。因此，如若每一字元線具有其本 則可一次抹除字元線。另一方式，如若 用一公共源極線路（504)則可一次抹除词 又甚至較一或兩字元線為更小者，可 元件，即施加高負電壓於所選字元線 ，將相當於一特定位元線之圓柱形有效 ，及許可汲極（102)及源極（104)浮控。在 源極線路（504)中無感應電壓發生。因此 〇 最後，因為程式規劃及抹除均經由來 區域（304)之冷電子隧道效應完成，毋須 (102)或源極（104)。如可從表1看到者， 間之最咼電壓在讀出操作期間發生，並 可減少元件衝穿所需之最小距離，因此 沿圓拄形方向予以縮小。結果，可獲得 密度。 在另一實例中’圓柱形有效基底區域 形有效區以增加抹除與程式作業。次圓 結構面積提供與較大圓柱形有效基底 電與放電。雖然下列各實例說明一圓柱 分成二個次圓柱形有效區，在其他實例 二個或更多之次圓柱形有效區。 84073-951107.doc
字元線（108)之η極性 域（304)正電壓之一 身之源極線路（504) 兩鄰接之字元線共 每鄰接之字元線。 用下法抹除單一之 中之控制閘極（108) 基底區域（304)接地 此例中，該浮控之 可抹除單一之元件 自圓柱形有效基底 將兩壓施加於沒極 施加於汲極與源極 係小於一伏特。此 ’該元件之尺寸可 閃電記憶體之較高 分成為多個次圓柱 柱形有效區之較小 區比較為更快之充 形有效基底區域被 中’該區域可分成 -17- 1291229 圖6A顯示一快閃記憶體裝置（6〇〇)之俯視簡略布置。該裝 置包括各深溝道（602，604，606及608)，多個次圓柱形有效 區（610及612)以及多個連接區（614)。每一連接區（614)使上面 之次圓枉形有效區域6 1 〇與下面之次圓柱形有效區6丨2電 耦合，如下文中更詳述者。 在一實例中’有效區（610及612)係P阱及連接區（614)係N 陈。在相同或不同之實作中，多個快閃記憶體元件係設於 次圓柱形有效區上一 NAND(與非）閘結構中。該NAND閘結 構通常佔有遠較供可比較之儲存容量用之一 N〇r(或非） 閘結構為小之面積。 圖6B顯示沿箭頭AA所取之該裝置（6〇〇)之簡略截面圖。 由一接觸阱（620)分開之各通路電晶體（616及618)係在該連 接區（614)上形成。該接觸阱（62〇)係耦合於第二金屬層M2 或球形位元線之一 P阱，該球形位元線係耦合於及施加電 壓於多數位元線。該電晶體（616)之一擴散區（622)係耦合於 次圓柱形有效區（610)之一擴散區（624)。各該擴散區（622及 624)係與第一金屬層Ml或供給電壓於次圓柱形有效區（61〇) 之局部互連耦合。該有效區（610)包括多個以NAND閘結構 形成於其上面之快閃記憶體元件（未圖示）。 相似者，電晶體（618)之一擴散區（626)，係耦合於次圓柱 形有效區612之一擴散區（628)。各該擴散區（626及628)係耦 合於供應電壓至次圓柱形有效區（612)之第一金屬層，該有 效區（612)包括多個以NAND閘結構形成於其上面之快閃記 憶體元件（未圖示）。 84073-951107.doc -18 - 1291229 (15)
操作時，各通路電晶體係用以調節至次圓柱形有效區之 電流，例如電晶體（616)被接通以施加一特疋電壓於次圓拄 形有效區（610)或被關閉以切斷該電壓供應。相似者，電晶 體（618)被接通或關閉以調節施加於次圓柱形有效區（612) 之電壓。施加於次圓柱形有效區之電壓相當於第二金屬層 M2經由接觸阱（620)施加之電壓。 在一實作中，連接區（6 1 4)係一 N阱及次圓柱形有效區 (610及 614)係 P 阱。 在一實作中，次圓柱形有效區（610及612)之擴散區624及 628係一 N + /P+區，故可使用單一之N阱於兩個鄰接之快閃 記憶體。圖6C舉例說一此種N+/P+區630之實例。 經已使用上列之各明確實例完整敘述本發明，實施本發 明之其他相等式代替方法對熟諳本技藝之人員乃係顯然 可知。因此，本發明並非意指受上列各特定實例及實作之 限制。故本發明之範圍應使用所附之申請專利範圍解釋之。 圖式簡單說明 圖【是舉例說明一習用單電晶體快閃電晶體元件之截面 簡圖。 圖2是舉例說明一習用三阱基底結構之截面簡圖。 圖3A是舉例說明一種三阱基底結構之截面簡圖，該結 構包括根據本發明一實例之深溝隔離（DTI) ^ 圖3B是舉例說明一種三阱基底結構之截面簡圖，該結 構包括根據本發明一實例之淺溝隔離（STI)。 圖3C是舉例說明根據本發明一實例之各溝及有效基底 84073-951107.doc -19-
1291229 (16) 區之俯視簡要布置。 圖4 A是舉例說明根據本發明一實例之沿一位元線之單 電晶體快閃記憶體元件之截面簡圖。 圖4B是舉例說明根據本發明一實例之沿一字元線之單 電晶體快閃記憶體元件之截面簡圖。 圖5 A是舉例說明根據本發明一實例之對各快閃記憶體 元件之連接層及接觸層之第一俯視簡要布置。 圖5B是舉例說明根據本發明一實例之對各快閃記憶體 元件之連接層及接觸之第二俯視簡要布置。 圖5 C是舉例說明根據本發明一實例之對各快閃記憶體 元件之連接層及接觸之第三俯視簡要布置。 圖6 A是舉例說明根據本發明一實例之各溝道及有效區 之俯視簡要布置。 圖6B是沿箭頭AA所取之圖6A之橫斷面圖。 圖6C是舉例說明一 N+/P+接觸區之簡要布置俯視圖。 圖式代表符號說明 101 基底，P阱 102 n+掺雜之沒極 104 n+掺雜之源極 106(FG) 浮閘 108 控制閘 WL 字元線 BL 位元線 202 p掺雜之基底 84073-951107.doc -20- 1291229 (17) 204 n摻雜之陈 DTI 深溝隔離 302, 602, 604, 606, 608 深溝道 304 基底區域 STI 淺溝隔離 306 n+内植 308 淺溝道 402 導電連接 402 導電接觸 poly 1，2, 3 多晶矽層 112 沒極接觸 502 [BL] 汲極線路 504 源極線路 506 [WL] 控制線路 402 P阱接觸 508 基底線路 600 快閃記憶裝置 610,612,614 圓柱形有效區 614 連接區 616,618 通道電晶體 620 連接阱 622, 624, 626, 628 擴散區 630 N+/P+區域 84073-951107.doc -21 -
Claims (1)
1291229
拾、申請專利範圍 1. 一種快閃記憶體裝置，包含： 一基底，其具有第一及第二阱，該第一阱被界定在 該第二阱内； 複數個沿著一第一方向提供之第一類型之溝道，其 將該基底界定成複數個圓柱形有效區，該等第一類型 之溝道係在該第一阱内形成及延伸進入該第二阱； 複數個沿著一第二方向提供之第二類型之溝道，其 將各該等圓柱形有效區界定成複數個次圓柱形有效區 及一或多個連接區域，該等第二類型之溝道係在第一 阱内形成及延伸進入第二阱；及 複數個快閃記憶體元件，乃在各該等次圓柱形有效 區上形成， 其中該等連接區域之一係界定於第一及第二次圓柱 形有效區以電連接該等第一及第二次圓柱形有效區。 2. 如申請專利範圍第1項之記憶體裝置，其中各快閃記憶 體元件係配置於一 NAND閘結構中，該等次圓柱形有效 區係P阱及該連接區域係一 N阱。 3. 如申請專利範圍第1項之記憶體裝置，其中該等第二類 型之溝道包含用氧化物填塞之深溝。 4. 如申請專利範圍第1項之記憶體裝置，其中該等第二類 型之溝道包含用氧化物所填塞之淺溝下面之深離子内 植0 84073-951107.doc 1291229 ::魏爵翁電 5. 如申請專利範圍第1項之記憶體裝置，其中該等第一及 第二方向係彼此實質地正交，該等連接區域係由該等 第一類型之溝道及第二類型之溝道所界定。 6. 如申請專利範圍第5項之記憶體裝置，其中各該等連接 區包括至少兩個通路電晶體以調節電流至屬於相同圓 柱形有效區之第一及第二次圓柱形有效區之流動，其 中各該等連接區域具有一第一導電性及各該等次圓柱 形有效區具有一不同於該第一導電性之第二導電性。 7. 如申請專利範圍第1項之記憶體裝置，其中對各快閃記 憶體元件源極之連接係連接至一局部互連。 8. 如申請專利範圍第1項之記憶體裝置，其中在抹除期間 位元線之個別存取係經由該等次圓柱形有效區域所提 供。 9. 如申請專利範圍第8項之記憶體裝置，其中在程式規劃 期間一種算法使用該對位元線之個別存取以修正過越量。 10. 如申請專利範圍第9項之記憶體裝置，其中資料之一個 以上位元係由每一記憶體元件予以儲存。 11. 如申請專利範圍第1項之記憶體裝置，其中一次抹除小 於一整個扇形區之一區域。 12. 如申請專利範圍第1項之記憶體裝置，其中該第一阱係P 阱及該第二阱係N阱。 13. 如申請專利範圍第1項之記憶體裝置，其中該等次圓柱 形有效區係P阱及該等連接區域係N阱。 14. 一種快閃記憶體裝置，包含： 84073-951107.doc -2-
1291229 一基底，其具有第一阱及第二阱，第一阱被限定於第 二阱内； 複數個沿著一第一方向提供之第一類型之溝道，其將 該基底界定成複數個位元線區域，該等第一類型之溝道 係在該第一阱内形成，並延伸進入該第二阱，各位元線 區域包括： 至少由一沿著一第二方向之第二類型之第一溝道界 定之一第一有效區域，該第一有效區域提供複數個快閃 記憶體元件，及 至少由一沿著一第二方向之第二類型之第二溝道界 定之一第二有效區域，該第二有效區域提供複數個快閃 記憶體元件； 提供於該等第二類型之第一及第二溝道之間之一連 接區，其具有第一及第二通路電晶體以調節至該等第一 及第二有效區域之電流流動， 其中該等第二類型之第一及第二溝道係在該第一阱 内形成及延伸進入該第二阱。 15. 如申請專利範圍第1 4項之裝置，其中該等第一及第二通 路電晶體係耦合於一球形位元線。 16. 如申請專利範圍第1 5項之裝置，其中該等第一及第二通 路電晶體共享耦合於該球形位元線之一公共擴散區。 17. 如申請專利範圍第1 4項之裝置，其中各位元線包括該連 接區。 18. 如申請專利範圍第1 4項之裝置，其中該等第一區域及第 84073-951107.doc
1291229 二有效區域包括耦合於該等第一及第二通路電晶體之 N+/P+接觸區。 19. 一種快閃記憶體裝置，包含： 一基底，其具有第一及第二阱，該第一阱被界定在 該第二阱内； 複數個沿著一第一方向提供之第一類型之溝道，其 將該基底界定成複數個圓柱形有效區，該等第一類型 之溝道係在該第一阱内形成及延伸進入該第二阱，各 圓柱形有效區包括： 至少由一沿著一第二方向之第二類型之第一溝 道界定之一第一有效區域，該第一有效區域提供複 數個快閃記憶體元件，及 至少由一沿著一第二方向之第二類型之第二溝 道界定之一第二有效區域，該第二有效區域提供複 數個快閃記憶體元件； 提供於該等第二類型之第一及第二溝道之間之一連 接區，其具有第一及第二通路電晶體以調節至該等第一 及第二有效區域之電流流動， 其中該等第二類型之第一及第二溝道係在該第一阱 内形成及延伸進入該第二阱， 其中該等次圓柱形有效區係P阱及該等連接區域係N 陈0 84073-951107.doc -4- 1291229 β 陸、η :、賊麻 :丨:y (二）、本代表圖之元件代表符號簡單說明：
麵麵藝_藝___廳_議 柒Λ本案若有化學式時，請揭示 —曰 腸.4樣麵號二 ''V，尤深
204 N阱 101 P阱 302 深溝隔離 304 圓柱形有效基底區域 202 P摻雜基底 84073-951107.doc
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