JP2012033216A - 半導体記憶装置の動作方法 - Google Patents
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Abstract
【解決手段】実施形態によれば、半導体記憶装置の動作方法は、基板上に積層された複数の電極層と交差して前記基板の上方に延びるチャネルボディを通じて直列に接続された複数のメモリセルのうち、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかに、読み出し専用データを格納し、前記読み出し専用データが格納された読み出し専用メモリセルのデータ消去動作は禁止する。
【選択図】図1
Description
図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。
図3は、図1におけるメモリストリングMSの等価回路図である。図3には、例えば4つのメモリストリングMSを示す。
図5は、同半導体記憶装置におけるメモリセルアレイ100の1ブロックの回路図である。
Claims (5)
- 基板上に積層された複数の電極層と交差して前記基板の上方に延びるチャネルボディを通じて直列に接続された複数のメモリセルのうち、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかに、読み出し専用データを格納し、
前記読み出し専用データが格納された読み出し専用メモリセルのデータ消去動作は禁止することを特徴とする半導体記憶装置の動作方法。 - 前記チャネルボディの一方の端部に設けられた第1の選択トランジスタと、前記チャネルボディの他方の端部に設けられた第2の選択トランジスタと、前記複数のメモリセルとが直列接続されたストリングを複数含むブロック単位で、前記読み出し専用メモリセル以外のメモリセルのデータ消去動作を一括して行い、
消去対象として選択された前記ブロックの消去動作時、前記読み出し専用メモリセルの電極層と前記チャネルボディとの電位差が、前記読み出し専用メモリセル以外のメモリセルの電極層と前記チャネルボディとの電位差よりも小さくなるようにすることを特徴とする請求項1記載の半導体記憶装置の動作方法。 - 前記ブロックの消去動作時、
前記読み出し専用メモリセル以外のメモリセルの電極層に0Vを与え、
前記読み出し専用メモリセルの電極層には、0Vより大きく、前記読み出し専用メモリセルに前記読み出し専用データを書き込む時に前記読み出し専用メモリセルの電極層に与える書き込み電位より小さい中間電位を与えることを特徴とする請求項2記載の半導体記憶装置の動作方法。 - 前記読み出し専用データは、動作不良メモリセルを含むブロックのアドレス情報を含むことを特徴とする請求項2または3に記載の半導体記憶装置の動作方法。
- 前記読み出し専用データは、前記メモリセルを動作させるための設定値情報を含むことを特徴とする請求項1〜3のいずれか1つに記載の半導体記憶装置の動作方法。
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