JPH07287985A - 画一的に集積された記憶装置 - Google Patents

画一的に集積された記憶装置

Info

Publication number
JPH07287985A
JPH07287985A JP29488294A JP29488294A JPH07287985A JP H07287985 A JPH07287985 A JP H07287985A JP 29488294 A JP29488294 A JP 29488294A JP 29488294 A JP29488294 A JP 29488294A JP H07287985 A JPH07287985 A JP H07287985A
Authority
JP
Japan
Prior art keywords
programmable memory
column
once
line
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP29488294A
Other languages
English (en)
Other versions
JP2617095B2 (ja
Inventor
Giovanni Campardo
カンパルド ジョバンニ
Costa Raffaele
コスタ ラファエル
Piero Torricelli
トリセーリ ピエーロ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL, SGS Thomson Microelectronics SRL filed Critical STMicroelectronics SRL
Publication of JPH07287985A publication Critical patent/JPH07287985A/ja
Application granted granted Critical
Publication of JP2617095B2 publication Critical patent/JP2617095B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】 一回プログラム可能（ＯＴＰ）読取専用メモ
リ素子を含んだ、電気的にプログラム可能で且つ消去可
能なメモリ素子を有する一体化された装置を提供する。 【構成】 ユーザメモリ素子のマトリックスが他の素子
と行選択ラインを共有する一回プログラム可能（ＯＴ
Ｐ）素子の少なくとも一列を加えられる。前記他の素子
と類似して、これらのＯＴＰ素子は列選択ラインへ接続
された選択端子を有している。前記列内のそのようなＯ
ＴＰ素子のソース端子は、同じ列選択ラインから駆動さ
れる共通選択トランジスタを通して装置大地へ接続され
る。 【効果】 選択トランジスタがＯＴＰ列デコードライン
から制御されるので、そのＯＴＰ素子の選択トランジス
タを駆動するために、付加的な外部制御信号に対する必
要性が回避される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特に、電気的に消去可
能な読取／書込メモリ素子に加えて消去不可能な一回プ
ログラム可能（ＯＴＰ）メモリ素子を具えている、電気
的にプログラム可能な不揮発性記憶素子装置に関するも
のである。
【０００２】
【従来の技術】不揮発性記憶装置（EEPROM, EPROM 及び
FLASH EEPROM）はユーザによりアクセスできない記憶範
囲内に情報を書き込まれ得る。
【０００３】そのような情報は製造者による装置試験手
順の間に通常書き込まれ、且つ個別の装置の歴史に関係
する。
【０００４】前記情報は、例えば、動作速度クラス、あ
らゆる使用される重複、製造データとバッチ、及び同様
の情報の項目を含み得る。
【０００５】メモリ素子を具えている不揮発性記憶装置
はマトリックス型の体系に典型的に組み立てられる。こ
の種類の体系においては、素子の列及び行が１個の列内
の素子と１個の行内の素子とを相互接続するためのライ
ンにより構成される。幾つかの態様においては、ユーザ
メモリ素子がアクセスされることを許容する列デコード
設備により駆動される列にマトリックス内の一回プログ
ラム可能（ＯＴＰ）素子の少数の列を加えることが便利
であり得る。
【０００６】これらの列は読取及び書込動作のためのユ
ーザメモリマトリックスと同じ回路を使用し、且つ列デ
コード設備を通して適当な信号により使用可能にされ
る。
【０００７】この種の回路体系は概念的に単純で且つ効
果的であるが、電気的に消去可能な不揮発性記憶素子装
置、特にFLASH EEPROMについての厳しい信頼性問題を作
りだし得る。
【０００８】メモリ素子内に書き込まれた情報を電気的
に消去する可能性は数千の書込／消去サイクルが実行さ
れることを許容する。これらの広範な書込／消去サイク
ルの結果として、そのような装置内の回路要素、特にメ
モリ素子は、高度に圧迫され且つ誤動作を発展させ得
る。
【０００９】実際には、消去が装置の接地電位へクラン
プされたゲートを有するメモリ素子電界効果トランジス
タのソースに動作することにより電気的に実行され、一
方ドレイン電位は浮動することを許容され、且つソース
電位はソース範囲内でトンネル効果を生じるために必要
な電界を発生し得る大地に対する値へ持ち上げられる場
合には、一回プログラム可能（ＯＴＰ）素子のソースが
接続されねばならない基準電位の選択は臨界的な選択と
なる。
【００１０】消去動作がＯＴＰ素子も消去する結果とな
るので、マトリックス仮想大地を構成しているユーザメ
モリ素子のソースへ接続されたＯＴＰ素子のソース側を
残すことは不可能である。
【００１１】装置の真の大地へＯＴＰ素子のソース側を
接続することも実際的ではない。書込動作中にドレイン
が高電位に上昇するのでそのような接続は実際的ではな
い。高電位にあるドレインと大地へ接続されたソースと
を有するＯＴＰ素子は、サブしきい電流の創出によって
偶然に消去されにようになり得る。このサブしきい電流
も同じ行内のユーザメモリ素子の信頼性を害する減損を
生じる。
【００１２】これらの問題点が設計者をFLASH EEPROM型
のユーザメモリ素子を有する素子マトリックスへのＯＴ
Ｐ素子の列の含有を回避することへ導いていた。
【００１３】
【課題を解決するための手段】本発明の好適な一態様
は、ＯＴＰ素子の列が信頼性又は動作の問題無しに電気
的に消去可能な記憶装置のメモリ素子マトリックス内に
含まれることを許容することである。
【００１４】この問題はマトリックス型体系内の電気的
に消去可能なメモリ素子の回路で、且つ本願明細書の特
許請求の範囲に記載された特徴部分に規定された回路に
より解決される。
【００１５】本発明による、ＯＴＰ型のメモリ素子を用
いる電気的に消去可能な記憶素子装置の特徴と利点と
は、実例により且つ添付の図面の参照により制限無しに
与えられたそれの一実施例の以下の既述から明らかにな
るであろう。
【００１６】
【実施例】図１は電気的に消去可能な不揮発性記憶装置
のメモリ素子用のマトリックス型回路配置を図解してい
る。この装置は、一回プログラム可能（ＯＴＰ）メモリ
の列と同時に、プログラム可能で且つ消去可能なユーザ
メモリ素子の列を具えている。この一回プログラム可能
（ＯＴＰ）メモリはプログラム可能で且つ消去不可能な
メモリであり、且つOTP1及びOTP2として表されている。
【００１７】一つの行内の、ＯＴＰを含んだ、全部トラ
ンジスタ構造のメモリ素子のドレイン端子は、共通行選
択ライン、D1, D2, …、すなわちそのメモリ内に書き込
まれたワードのビットにそれらの行が関係するビットラ
インへ接続されている。
【００１８】これに反して、一つの列内の、ＯＴＰを含
んだ、全部のメモリ素子のゲート端子は、共通列デコー
ドラインR1, R2, …, OTP1及びOTP2へ接続されている。
【００１９】全部の再プログラム可能で且つ電気的に消
去可能なユーザメモリ素子のソース端子は制御ラインへ
接続されている。そのような素子のソースは消去‐状態
電位又は書込／プログラム‐状態電位のいずれかを印加
されている。
【００２０】素子が列部門（S1, S2, …）により制御さ
れる態様においては、１個以上の制御ラインが設けられ
得る。本発明の図示された態様によると、一つの列内の
消去不可能なＯＴＰメモリ素子の全部のソース端子が共
通ラインへ接続されている。今度は、この共通ラインが
基準電位GND 、好適には装置の大地へ、スイッチングト
ランジスタ（M1, M2）を具えている電子スイッチを通し
て接続されている。
【００２１】ＯＴＰ素子の各列に対して１個のスイッチ
ングトランジスタが必要である。本発明によると、図示
のように電界効果トランジスタであるそのようなトラン
ジスタの制御端子は、それぞれの列、OTP1及びOTP2に対
して同じ列デコードラインへ接続さている。
【００２２】ＯＴＰ素子のそれぞれのデコードラインを
通るＯＴＰ素子の列を使用可能にすることにより、それ
らの素子のソースがデコードラインにより操作されるト
ランジスタヲ通って大地電位へもたらされる。かくし
て、そのような素子を読み取ること又は最初にそれらを
プログラムすることが許容される。
【００２３】ユーザメモリ素子消去ステップの間はその
ＯＴＰ素子を消去することはオフ状態に選択トランジス
タを維持することにより回避される。この方法では、Ｏ
ＴＰ素子は実際に大地に遭遇し得ない。大地電位へＯＴ
Ｐ列デコードラインをクランプすることによりこれが達
成される。
【００２４】それに加えて、ドレイン電位が上げられた
場合にＯＰＴ素子が書き込みステップの間に疑似的に消
去される場合には、（その発生は、原理的には、ドレイ
ン範囲内のホットホールの出現から起こり得る）そのＯ
ＰＴ素子が直接に大地へ接続されないで、むしろ介在す
るトランジスタを通して接続され、且つ電流流路を形成
できないので、ユーザメモリ素子読取は達成されないま
まであろう。
【００２５】顕著な利点は、選択トランジスタがＯＴＰ
列デコードラインから制御されるので、そのＯＴＰ素子
の選択トランジスタを駆動するための付加的な外部制御
信号に対する必要性が回避されることである。
【００２６】要素の修正、一体化及び代用は、本願特許
請求の範囲の保護範囲から離れることなく、図解により
且つ制限無しに上述された態様になされ得ることは理解
されねばならない。
【図面の簡単な説明】
【図１】電気的に消去可能で且つＯＴＰ型メモリ素子も
含んでいる記憶装置のメモリ素子マトリックスを示して
いる。
【符号の説明】
D1〜D5 共通行選択ライン GND 基準電位 M1, M2 スイッチングトランジスタ OTP1, OTP2 プログラム可能で且つ消去不可能なメモリ R1〜R3 共通列デコードライン S1〜S3 列部門
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラファエル コスタ イタリア国 イ−16124 ジェノバ ベル ヴェデーレ ルイジ モンタルド エッセ ／４ (72)発明者 ピエーロ トリセーリ イタリア国 ミラノ イ−20040 カヴェ ナーゴ ブリアンツァ ヴィア プッチー ニ 89

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも素子状態をその素子が含まれ
    る列から制御するための制御ラインへ接続されている第
    １端子と、その素子を含んでいる行に対する選択ライン
    へ接続された第２端子、及びその素子を含んでいる列に
    対するデコードラインへ接続された選択端子を有する各
    素子により、素子列と素子行とのマトリックス構成に相
    互接続された、電気的にプログラム可能な不揮発性メモ
    リ素子を具えている画一的に一体化された記憶装置であ
    って、前記素子マトリックス構成は少なくとも１列の電
    気的に消去可能な読取／書込素子と少なくとも１列の消
    去不可能な読取専用素子とを有する画一的に一体化され
    た記憶装置において、 電子スイッチが基準電位と前記消去不可能な読取専用素
    子の状態を制御する制御ラインとの間に接続され、前記
    スイッチが消去不可能な読取専用素子の列に対するデコ
    ードラインへ接続された制御端子を有することを特徴と
    する画一的に集積された記憶装置。
  2. 【請求項２】 前記電子スイッチが前記読取専用素子列
    デコードラインへ接続されたゲート端子を有する電界効
    果トランジスタであることを特徴とする請求項１記載の
    画一的に集積された記憶装置。
  3. 【請求項３】 前記基準電位がこの装置の大地電位であ
    ることを特徴とする請求項２記載の画一的に集積された
    記憶装置。
  4. 【請求項４】 前記基準電位がこの装置の大地電位であ
    ることを特徴とする請求項１記載の画一的に集積された
    記憶装置。
  5. 【請求項５】 行及び列様式で配置された複数のメモリ
    素子により形成されたマトリックス体系において、記憶
    装置が、 複数の一回プログラム可能メモリ素子の各々が、それぞ
    れの行選択ラインへ接続された第１通路端子と、基準電
    位へ選択的に結合されている第２通路端子、及びそれぞ
    れの列デコードラインへ接続されている制御端子を有す
    る、複数の一回プログラム可能メモリ素子により形成さ
    れた列を具えていることを特徴とする画一的に集積され
    た記憶装置。
  6. 【請求項６】 前記第２通路端子が選択スイッチを介し
    て基準電位へ選択的に結合され、前記選択スイッチが、
    基準電位へ接続された第１通路端子と、複数の一回プロ
    グラム可能メモリ素子の第２通路端子へ接続された第２
    通路端子、及びそれぞれの列デコードラインへ接続され
    ている制御端子とを有することを特徴とする請求項５記
    載の画一的に集積された記憶装置。
  7. 【請求項７】 一回プログラム可能メモリ素子を選択的
    にプログラムするための方法において、一回プログラム
    可能メモリ素子は複数のメモリ素子により形成されてい
    る記憶装置において具体化され、それら複数のメモリ素
    子はそれぞれの列及び行内に配置されており、ここで一
    回プログラム可能メモリ素子が少なくとも１列の一回プ
    ログラム可能メモリ素子を形成し、ここで一回プログラ
    ム可能メモリ素子の列が更に選択スイッチを具え、該選
    択スイッチは基準電位へ接続された第１通路端子と、第
    ２通路ラインへ接続されている第２通路端子、及び一回
    プログラム可能メモリ素子の列のための列デコードライ
    ンへ接続された制御端子を具え、ここで一回プログラム
    可能メモリ素子の列の各一回プログラム可能メモリ素子
    が、それぞれの行選択ラインへ接続された第１通路端子
    と、第２通路ラインへ接続された第２通路端子、及び一
    回プログラム可能メモリ素子の列のための列デコードラ
    インへ接続された制御端子を有し、前記方法が、 ‐ 列デコードライン上に導電性電位を置くことにより
    一回プログラム可能メモリ素子の列を使用可能にし、前
    記一回プログラム可能メモリ素子の第２通路端子と前記
    選択スイッチの第２通路端子とを基準電位へ結合するよ
    うに、前記導電性電位が一回プログラム可能メモリ素子
    と前記選択スイッチとを導通の状態に置く工程、及び ‐ 一回プログラム可能メモリ素子の列が使用できる間
    に所望の一回プログラム可能メモリ素子のそれぞれの行
    選択ライン上にプログラミング電位を置くことにより、
    所望の一回プログラム可能メモリ素子をプログラムする
    工程、を具えていることを特徴とする一回プログラム可
    能メモリ素子を選択的にプログラムするための方法。
  8. 【請求項８】 更に、所望の一回プログラム可能メモリ
    素子をプログラムした後に、所望の一回プログラム可能
    メモリ素子の第２通路端子との基準電位の結合を防止す
    るように、非導通電位を前記列デコードライン上に置く
    ことにより、所望の一回プログラム可能メモリ素子の消
    去を抑制する工程を具えていることを特徴とする請求項
    ７記載の一回プログラム可能メモリ素子を選択的にプロ
    グラムするための方法。
JP29488294A 1993-11-30 1994-11-29 画一的に集積された記憶装置 Expired - Fee Related JP2617095B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
IT93830481:3 1993-11-30
EP93830481A EP0655742B1 (en) 1993-11-30 1993-11-30 Integrated device with electrically programmable and erasable memory cells
US08/347,653 US5535157A (en) 1993-11-30 1994-11-30 Monolithically integrated storage device

Publications (2)

Publication Number Publication Date
JPH07287985A true JPH07287985A (ja) 1995-10-31
JP2617095B2 JP2617095B2 (ja) 1997-06-04

Family

ID=26134914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29488294A Expired - Fee Related JP2617095B2 (ja) 1993-11-30 1994-11-29 画一的に集積された記憶装置

Country Status (3)

Country Link
US (1) US5535157A (ja)
EP (1) EP0655742B1 (ja)
JP (1) JP2617095B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033216A (ja) * 2010-07-29 2012-02-16 Toshiba Corp 半導体記憶装置の動作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69632574D1 (de) * 1996-03-29 2004-07-01 St Microelectronics Srl Datenleseverwaltungsarchitektur für eine Speichervorrichtung, besonders für nichtflüchtige Speicher
FR2771839B1 (fr) * 1997-11-28 2000-01-28 Sgs Thomson Microelectronics Memoire non volatile programmable et effacable electriquement
US6606265B2 (en) * 2000-10-30 2003-08-12 Virtual Silicon Technology, Inc. Common source EEPROM and flash memory
US7777281B2 (en) * 2004-03-26 2010-08-17 Atmel Corporation Non-volatile transistor memory array incorporating read-only elements with single mask set
US10090840B1 (en) * 2017-06-29 2018-10-02 Intel Corporation Integrated circuits with programmable non-volatile resistive switch elements

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6236800A (ja) * 1985-08-09 1987-02-17 Hitachi Ltd Ｉｃメモリ装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US5001670A (en) * 1987-02-06 1991-03-19 Tektronix, Inc. Nonvolatile memory protection
KR890001099A (ko) * 1987-06-08 1989-03-18 미다 가쓰시게 반도체 기억장치
JPH022435A (ja) * 1988-06-15 1990-01-08 Seiko Instr Inc 半導体不揮発性記憶装置
JPH07114077B2 (ja) * 1989-06-01 1995-12-06 三菱電機株式会社 不揮発性半導体記憶装置
JPH0378195A (ja) * 1989-08-21 1991-04-03 Mitsubishi Electric Corp Ｅｐｒｏｍを内蔵したマイクロコンピュータ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6236800A (ja) * 1985-08-09 1987-02-17 Hitachi Ltd Ｉｃメモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033216A (ja) * 2010-07-29 2012-02-16 Toshiba Corp 半導体記憶装置の動作方法

Also Published As

Publication number Publication date
EP0655742A1 (en) 1995-05-31
JP2617095B2 (ja) 1997-06-04
US5535157A (en) 1996-07-09
EP0655742B1 (en) 1999-02-10

Similar Documents

Publication Publication Date Title
KR100555243B1 (ko) 반도체 기억장치 및 그 제어방법
JP2561851B2 (ja) プログラマブル論理アレー
US4543647A (en) Electrically programmable non-volatile semiconductor memory device
US7355903B2 (en) Semiconductor device including memory cells and current limiter
CN101154463B (zh) 包括高电压产生电路的半导体器件及产生高电压的方法
KR880011903A (ko) 반도체 집적회로와 그 시험방법
US7336537B2 (en) Handling defective memory blocks of NAND memory devices
KR100241993B1 (ko) 과 소거 방지 수단을 가진 1트랜지스터 셸 플래쉬 메모리 어레이
KR870009397A (ko) 불휘발성 반도체기억장치
KR920006980A (ko) 메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리
EP0277152A1 (en) One-time programmable data security system for programmable logic device
JPH08263996A (ja) 半導体メモリ装置の動作モード制御方法とその回路
JPH01298600A (ja) 半導体記憶装置
JPS63175300A (ja) 半導体集積回路装置
JPH07287985A (ja) 画一的に集積された記憶装置
US4823320A (en) Electrically programmable fuse circuit for an integrated-circuit chip
JP2003110029A (ja) 半導体装置、そのトリミング方法およびデータ記憶回路
US5696716A (en) Programmable memory element
US5880992A (en) Electrically erasable and programmable read only memory
KR0182868B1 (ko) 플래쉬 메모리셀의 리페어 회로 및 리페어 방법
JPH07254294A (ja) メモリセルプログラミング用集積回路
JPH11213680A (ja) 半導体記憶装置
KR0139889B1 (ko) 플래쉬 메모리 장치
US6678185B1 (en) Programmable non-volatile data storage circuit and a method for programming a non-volatile data storage circuit
JPS62177796A (ja) バイアス回路とバイアス方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees