JP2561851B2

JP2561851B2 - プログラマブル論理アレー

Info

Publication number: JP2561851B2
Application number: JP62503482A
Authority: JP
Inventors: ジョセフソン、グレッグ・アール; ターナー、ジョン・イー
Original assignee: RATEISU SEMIKONDAKUTAA CORP
Current assignee: RATEISU SEMIKONDAKUTAA CORP
Priority date: 1986-06-05
Filing date: 1987-06-03
Publication date: 1996-12-11
Anticipated expiration: 2011-12-11
Also published as: JPS63503503A; US4766569A; WO1987007753A1; EP0270617A4; EP0270617A1

Description

【発明の詳細な説明】発明の技術分野本発明は、装置のプログラマブル論理アレーをプログ
ラミングするための二目的プログラム回路と電気的消去
自在なアレースイッチとを用いたプログラマブル論理ア
レー、および、電気的消去自在アレーセルを用いたプロ
グラマブル論理アレーを試験する方法とに関する。

発明の背景従来の電界型プログラマブル論理アレーは、２つのア
レーで構成されている。これらのアレーが行う論理関数
は、「アンド・オア」論理関数であって、それが故に、
これらのアレーはそれぞれアンドアレーとオアアレーと
呼称するのが通常である。

アンドアレーは従来、入力線が行列配置になっている
マトリックスとして配置されている。（所望の論理アー
キテクチャーにもよるが、）各行の入力線は、アンドア
レーのスイッチを導通状態にすることにより、列の入力
線に接続されるようになっている。従来の装置にあって
はバイポーラ技術が使われていた、スイッチ類は、高レ
ベルの電流を流すことにより選択的に断線するヒューズ
ないしリンクで構成されていることから、限時プログラ
マブル装置（one-time programmable devices）であ
る。

金属酸化物半導体（MOS）装置のアレーを構成する好
ましい方法としては、共通のドレインをもたせることで
ある。従って、アンドアレーとオアアレーとにドレイン
を共通とするトランジスターを利用するにあたっては、
所望の「アンド・オア」論理を達成するのにド・モルガ
ン（DeMorgan）の定理が適用されている。つまり、アン
ドアレーの出力（「積項（product terms）」）のみな
らず、アンドアレーの入力をも反転させることにより、
オアゲートとして構成した２つのアレーで「アンド・オ
ア」論理関数を果すことができるのである。このような
方法は、「反転オアー反転オア」論理（“invert OR-in
vert OR"logic）と言われている。

アレー間に介在させたインバーターは、論理関数を行
う、即ち、「アンド・オア」論理を行うとともに、積項
とオアアレー列との間のバッファーとして作用する。こ
の反転段のバッファー特性からして、「反転オアー反転
オア」法におけるオアアレーのプログラミングが、プロ
グラマブル論理アレーの純粋な「アンド・オア」法ない
し「反転オア・アンド」アレーにおけるプログラミング
よりも、複雑になっている。そこで、インバーターがた
めに、アンドアレーの列をプログラミングするのに使う
高電圧を、オアアレーの列に直接供給することができな
いことから、種々の問題がある。そのため、アンドアレ
ーとオアアレーとを夫々プログラミングするのに、それ
なりの列アドレスデコード回路が必要となっている。

このようにプログラマブル論理アレーが大型になる
と、装置の試験も複雑、かつ、時間のかかるものとな
る。電気的消去自在セルを用いた装置の場合では、セル
のプログラミングに要する時間は、試験時間の大部分を
占めているのが通常である。

従って、アンドアレーとオアアレーに対する別個の行
デコーダ回路を必要としないプログラマブル論理アレー
が得られるのであれば、これこそ技術の進歩に他ならな
い。

また、プログラマブル論理アレーに、基板に占める面
積を少なくして、基板を節約するべくアンドアレーとオ
アアレーの両方をプログラミングする二目的ブログラム
回路を設けるのも望ましいことである。

本発明の別の目的は、電気的消去自在セルを用いたプ
ログラマブル論理アレーを試験する方法であって、試験
時間を最少限にしうる方法を提供することにある。

発明の要旨本発明によれば、前述の利点などは、行列配置された
複数のセルを有し、列におけるセルに夫々対応する第１
アレー論理出力を出す第１アレーと、行列配置された複
数のセルを有し、列におけるセルに夫々対応する第２ア
レー論理出力を出す第２アレーとを備えたプログラマブ
ル論理アレーにより達成される。

第１アレー論理出力は各行のセルの論理入力の論理的
な組合せであって、これらの論理的な組合せは、第１ア
レーの夫々の列の選択的にプログラムされたセルの論理
的な組合せからなる。他方、再２アレー論理出力は、第
２アレーの各行の論理入力として供給された第１アレー
論理出力の論理的な組合せであって、これらの論理の組
合せは、第２アレーの夫々の列の選択的にプログラムさ
れたセルの論理的な組合せからなる。

（ａ）第１アレー行アドレス情報および第１アレープ
ログラミング情報と、（ｂ）第２アレー列アドレス情報
および第２アレープログラミング情報とのいづれか一方
を選択的に記憶するために、シリアルシフトレジスター
が設けられている。第１アレーに対応し、第１アレー行
アドレス情報に応答する行アドレスデコード回路が、第
１アレーの行を選択して、シリアルシフトレジスターに
記憶されている第１アレー行プログラミング情報が、選
択されたセルにプログラミングされる。

プログラマブル論理アレーは、第１アレーの論理出力
を制御して第２アレー行アドレス情報を第１アレー論理
出力として代替的に出力させるスイッチング回路を、第
１アレーの列におけるセルに夫々対応して備えている。
第１アレー論理出力の第２アレーアドレス情報に第２ア
レーが応答することによって、シリアルシフトレジスタ
ーに記憶されている第２アレープログラミング情報が、
第２アレーの選択された行のセルにプログラミングされ
る。

前述のプログラマブル論理アレーの長所の中でも重要
なのは、別に行アドレスデコーダーを用いなくとも、第
２アレーをプログラミングすることができる点にある。

アンドアレーに供給される装置の真の、または補数の
バージョン（true/compl ement version）データでプロ
グラマブル論理アレー試験する方法もここに開示してあ
る。この方法を行うにあたっては、第１段階として、１
行おきの（例えば、奇数行）の全てのセルは診断（inte
rrogated）されたとき論理出力に関与し、残りの行（偶
数行）の全てのセルは診断たとき論理出力に関与しない
ように、アレーのセルを一回のプログラミングサイクル
でプログラミングする。その後、次段として、装置入力
を供給して、この信号を以て、論理出力に関与する行に
セルを診断しない行入力信号を供給する一方、診断する
行入力信号を論理出力に関与しない行のセルに供給す
る。アレーの列論理出力が続出されて、予測される出力
信号のパターンと比較照合される。その後、装置の入力
信号の状態を順次変える。即ち、トグルし、得られた出
力信号のパターンと予測されるパターンとを比較照合し
て、論理出力に関与するセルと対応する装置の入力回路
との作用を確認する。以上のステップを、奇数行に代っ
て偶数行を関与状態にプログラミングして繰返す。これ
により、全てのアレーのセルと行入力回路の作用状況を
確認することができるのである。

図面の簡単な説明本発明の前述した利点やその他の利点などは、添付図
面に示した典型的な実施例についての詳細な説明から一
層明らかになるであろう。

第１図は、ここに開示するプログラマブル論理アレー
の概略ブロック図である。

第２図は、第１図のプログラマブル論理アレーにおけ
る或る列のアンドアレーに対応するプログラム回路の簡
単な概略図である。

第３図は、第１図のプログラマブル論理アレーにおけ
る或る行のオアアレーに対応するプログラム回路の簡単
な概略図である。

第４図は、第１図のプログラマブル論理アレーのため
のアンドアレー行デコーダーとバッファー回路の簡単な
概略図である。

発明の詳細な説明これから説明する詳細な説明と添付図面とにおいて
は、同一部品には同一符号を用いている。

また、符号に付した星印（＊）とプラス記号（＋）
は、夫々、アンド機能とオア機能を表わすものである。

第１図において、図示されているのは本発明によるプ
ログラマブル論理アレー10の概略ブロック図であって、
このプログラマブル論理アレーには、複数の論理入力A0
〜ANが入力されるようになっている入力回路が含まれて
いる。この入力回路11からは、出力として論理入力A0〜
ANとそれらの補数出力、即ち、▲▼,A0,▲▼,A
1…で出力される。

入力回路11の出力は、アンドアレー15の入力線13に入
力として夫々供給され、かくてアンドアレー15からは、
入力線13上の反転（逆相（negated））論理入力のうち
の選ばれた論理入力の論理オアが出力される。アンドア
レー15の出力は出力線17を介して複数の出力インバータ
ー19に供給され、かくて、インバーター19からは、積項
（product terms）として知られている出力B0〜BMが得
られる。

入力線13は水平線として、また、出力線17は垂直線と
して概略的に図示してある。第１図の特定の例に示して
あるように、入力線13と出力線17との交点における
「ｘ」は、その特定の入力線13における入力が、その出
力が対応する出力線17上に入力されるオアの組合せにお
ける項であることを示している。従って、例えば積項B0
は、（ａ）論理入力▲▼と▲▼のために入力線
13と、（ｂ）積項B0のための出力線との交点においてｘ
で示した（A0^*A1）と等しい。入力信号A0とA1の補完信
号（complements）がここで利用されているのは、後述
するように、所望のアンド組合せを得るためには、入出
力信号について或るブール演算を施す必要があるためで
ある。

アンドアレー15は、入力回路11,アンドアレー15（事
実上、オア組合せを出力する。）、出力インバーター19
の組合せが、プログラマブル論理アレー10のアンド面
（AND plane）20を構成していることから、「アンド」
アレーと呼称されている。よく知られているように、プ
ログラマブル論理アレーは一般に、アンド面とオア面で
説明されている。論理アレー10のオア面30については後
述する。

ド・モルガンの定理として知られている一種のブール
代数の恒等式に従ってよく知られているように、アンド
関数に従って組み合すべき論理項を反転し、この反転し
た論理項をオア関数に従って組み合せ、而して、オア関
数の結果を反転することにより、アンド関数と等価な関
数が得られる。この等価関数は、アンド面20の入力回路
11と、アンドアレー15と、出力インバーター19とにより
得られる。

積項B0が（A0^*A1）である例について更に説明すれ
ば、アンドアレー15から得られる対応するオア関数によ
る組合せは（▲▼＋▲▼）である。ド・モルガ
ンの定理によれば、▲▼＋▲▼は、とも書きあらわすことができる。出力インバーター19に
よりこれを反転すると積項（A0^*A1）が得られる。

行デコーダー回路21の制御出力は、アンドアレー15の
夫々の入力線13に接続されている。後述するように、行
デコーダー回路21は、アンドアレー15をプログラミング
するのに利用されている。

積項B0〜BMは入力回路23の入力となり、入力回路23か
らは、オアアレー27の入力線25に積項B0〜BMと等価な信
号が供給される。後述するように、入力回路23は、出力
インバーター19をプログラミング用高電圧から隔離すべ
く作用する。

オアアレー27からは、積項B0〜BNのうち、選ばれたも
ののオア組合せが得られる。オア組合せの結果は、和項
（sum terms）と呼ばれていて、オアアレー27の出力線2
9に出力される。入力線25と出力線29との交点における
「ｘ」は、アンドアレー15におけるそれについて説明し
たのと同様に、特定の入力線25上の入力が、その出力が
出力線29に出力されるようになっているオア関数による
組合せにおける項であることを示している。従って、第
１図に示した例においては、和項C0は（B0＋B1）と等し
く、アンドアレー15への入力からして、（B0＋B1）は
［（A0^*A1）＋（A1^*▲▼）］で表わされる。

オアアレー27は、プログラマブル論理アレー10のオア
面30を構成している。

アンドアレー15とオアアレー27とにおいて、入出力線
に接続されているものは、選んだ入力を出力により得ら
れるオア組合せに含ませるべく選択的にプログラミング
するプログラマブルセルの行列である。各アレーにおけ
るセルは、入出力線の交点に夫々対応している。従っ
て、アンドアレー15には、Ｍ＋１列のセルがあり、各列
には２（Ｎ＋１）個のセルがある。

アレー15,27のセルは、直列接続したセクション31A,3
1B,31Cを備えたシリアルシフトレジスター形ラッチ（SR
L）31に直列記憶されているプログラミング情報と行ア
ドレス情報に従って、個別的にプログラミングされるよ
うになっている。SRLセクション31Aには、行デコーダー
回路21にアドレス情報を出力する段SA0〜SAJがあり、SR
Lセクション31Bには、アンドアレー15のプログラマブル
セルの列に夫々接続した段SB0〜SBMがある。SRLセクシ
ョン31Cには、オアアレー27のプログラマブルセルの列
と接続した段SC0〜SCLがある。

SRL31の各段への入力データをSDIN、その各段からの
出力をSDOUTと称する。すると、SRLセクション31Aの段S
AJからの出力SDOUTは、SRLセクション31Bの段SB0の入力
SDINとなる。SRL31のシリアルデータは、SRLセクション
31Aの段SA0にSDINデータとして入力される。

簡単に説明すれば、アンドアレー15の個々のセルは、
行ごとにプログラミングされる。行アドレス情報とプロ
グラミング情報とは、SRL31のセクション31A,31Bとに夫
々直列入力される。行アドレス情報により選ばれた行の
セルは、後述の所定の手順によりプログラミングされ
る。そして、次の行のセルについて前記手順をくり返す
ことで、そのセルをプログラミングする。

このようにアンドアレーをプログラミングした後、行
ごとにオアアレー27をプログラミングする。しかし、オ
アアレー27には行デコーダーが別に設けられている訳で
もないから、プログラミングすべき行を選択するのに積
項B0〜BMを利用できるように、SRL段31Bの内容を制御す
る。オアアレーの選ばれた行についてのプログラミング
情報は、SRLセクション31Cに記憶される。従って、オア
アレー27の或る行をプログラミングするためには、SRL3
1のセクション31B,31Cにプログラミング情報と行識別情
報とを直列入力させる。適当な情報が存在すれば、選ば
れた行のセルが、後述の手順に従ってプログラミングさ
れる。

アンドアレー15の一つのセル列に於ける４個の100,11
0,120,130を第２図に示す。この第２図には、入力回路1
1の一部分と、行デコーダー回路21の一部分をも併せて
示してある。

各セル100,110,120,130は、直列接続したＮチャンネ
ルセレクトトランジスター101と浮動ゲートセンストラ
ンジスター（floating gate sense transister）103と
で構成されている。各列の全てのセルにおけるセレクト
トランジスター101のドレインは、アレーの列ごとの接
地線105に接続されており、また、その列のセンストラ
ンジスター103のソースは、列ごとのセンス増幅器107に
接続されている。各セル100,110,120,130につき、セレ
クトトランジスター101のソースはセンストランジスタ
ー103のドレインに、また、センストランジスター103の
ゲートはノードMCGに接続されている。

入力回路11には、各入力A0〜ANごとに、三状態入力ド
ライバーが設けられており、入力A0,ANに対応する三状
態入力ドライバーのみ、それぞれ118,128を以って示
す。この入力ドライバー118,128は、エディット信号EDT
により制御されるようになっていて、このエディット信
号EDTがハイレベル状態になれば、入力ドライバーは非
導通状態になる。ところが、エディット信号EDTがロー
レベル状態になると、入力ドライバー118,128からは、
夫々の入力信号の非反転（論理「真」）信号と反転信号
（補数信号）が夫々出力される。

入力ドライバー118は、入力信号A0の反転出力▲
▼をセル100のＮチャンネルセレクトトランジスター101
のゲートに供給するとともに、入力信号A0の非反転出力
をセル110のＮチャンネルセレクトトランジスター101の
ゲートに供給する。他方、入力ドライバー128は、入力
信号ANの反転出力▲▼をセル120のＮチャンネルセ
レクトトランジスター101のゲートに、また、入力信号
▲▼の非反転出力をセル130のＮチャンネルセレク
トトランジスター101のゲートに供給する。

入力線13は、アンドアレー15のその他の列のセルにも
夫々接続されているのは言うまでもない。

センス増幅器107の出力は、第２図に示した列のセル
に対応するインバーター19（第１図にも示されてい
る。）に入力される。このインバーター19の出力は、ア
ンド面20（第１図）の積項の一つである。

行デコーダー回路21には、各入力線13ごとに、エディ
ット信号EDTがハイレベル状態にあるとイネーブルされ
る多入力三状態ノアゲートが設けられている。この三状
態ノアゲートは、エディット信号EDTがローレベル状態
にあると、非導通状態になる。ことに、３状態ノアゲー
ト106,116,126,136の出力は、セル100,110,120,130に対
応する入力線13に夫々接続されている。これらのゲート
としては、例えば78行（或いは最大で128行）の夫々を
アドレスする場合、入力端を７本有する78個のノアゲー
トを用いてもよい。

前述したように、アンドアレー15（第１図）における
各列のセルには、SRLセクション31B（第１図）における
シフトレジスター段が備わっている。第２図に示したセ
ル列に対応するシフトレジスター段は160を以って示し
てある。前述したように、プログラミングデータはSRL3
1に直列入力されるが、第２図に示した各セルのプログ
ラミング情報は、シフトレジスター段160のラッチノー
ド（latched node）163に出る。

161と166は、第２図に示したセル列に対応するプログ
ラミング用トランジスターであって、トランジスター16
6は、ハイレベル状態になると20ボルトに達するプログ
ラム信号により開閉される。トランジスター166のドレ
インは、列接地線105に、また、ソースは高電圧プルア
ップ回路165に夫々接続されている。プログラミング用
トランジスター161は、ハイレベル状態になると５ボル
トに達するPGM信号により開閉されるようになってお
り、そのソースとドレインとは、夫々、シフトレジスタ
ー段160のラッチノード163と列接地線105に接続されて
いる。

引続き第２図に示した回路を説明すれば、センス増幅
器の入力端と列接地線105との間に、デコード用トラン
ジスター109を設けている。第１図のオアアレー27のプ
ログラミングに関連して後述するようにトランジスター
109はデコード用オア信号DECORにより選択的にイネーブ
ルされるようになっているとともに、プログラミングす
べきオアアレーの行を選択するのに使われる。

尚、第２図に示した回路の構成要素は、アンドアレー
15（第１図）の各セル列、および、SRLセクション31B
（第１図）を構成するのにも用いられているのは言うま
でもない。

装置が「エディット」モードにあれば、▲▼信
号はローレベル状態になって、入力ドライバー118,128
をディスエーブル（非動作状態に）し、行デコーダーの
ゲート106,116,126,136をイネーブル（動作状態に）す
る。シフトレジスター段31Aから行デコーダーへの入力
は、いづれかの行を選択し、選ばれた行のセレクトトラ
ンジスター101を導通状態にする行アドレスワードで構
成されている。バルク消去するには（To bulk eras
e）、MCGノードを＋20ボルトにし、シフトレジスター段
160のデータノード163をローレベル状態にする。そし
て、高PGM信号でトランジスター161を導通状態にする。
各セルで、センストランジスター103のゲートは＋20ボ
ルトになり、また、ドレインは接地されるので、電子が
ドレインから浮動ゲートへと貫流し、ゲートの導通閾値
電圧が６〜８ボルト（「消去」状態）となってセンスト
ランジスターをエンハンスメントモードに設定するよう
になる。装置の通常ユーザモード・確認モード（device
normal user and verify mode）（後述する）時に、こ
のセンストランジスター103は、定格値＋2.5ボルトであ
る診断電圧（interrogation voltage）が、MCGノードを
介してそのゲートに印加された時、導通しない。

選ばれたセルをプログラミングするには、行デコーダ
ーでセレクトトランジスターのゲートを20ボルトに引き
上げ、MCGノードを接地させ、そしてノード163における
データをハイレベルにする。PGM信号（＋５ボルト）と
プログラム信号（＋20ボルト）を夫々印加されることで
両方のトランジスター161,166を導通状態とすると、プ
ルアップ回路165の作用により線105が、＋20ボルトから
トランジスター166の導通閾値電圧であるVTを引いた電
位に引き上げられる。かくて、センストランジスター10
3の制御ゲートが接地されると共にドレインが＋20-VTボ
ルトになれば、センストランジスター103の浮動ゲート
からドレインへ電子が流れ、かくてセンストランジスタ
ーがデプレションモードに設定される。通常ユーザモー
ドまたは確認モードにあっては、ゲートに印加される定
格値2.5ボルトの診断電圧によって、デプレションモー
ドのセンストランジスターは導通状態となる。

プログラマブル論理アレー10を通常ユーザー・モード
で使っていると、▲▼信号はハイレベルとなっ
て、行デコーダーのゲート106,116,126,136をディスエ
ーブルするとともに、入力ドライバー118,128をイネー
ブルする。このモードにあっては、PGM信号とプログラ
ム信号とは共にローレベルになっているので、トランジ
スター161,166は非導通となり、電流リミッター155はイ
ネーブルされて、線105は接地されるようになる。

センス増幅器107からは、夫々の積線（product lin
e）における記憶セルの状態に依存する二状態出力信号
が出力される。第２図からわかるように、特定の列にお
ける各センストランジスター103は、センス増幅器107の
入力端と列接地線105との間において並列接続（対応す
るセレクトトランジスター101を介して）されている。
そこで全てのセンストランジスター103が、センストラ
ンジスターのゲートに印加される線MCG上の診断電圧に
より診断された時に消去されているならば、即ち、非導
通状態ならば、センス増幅器107と列接地線105との間に
は電流が流れない。１つか、またはそれ以上のセンスト
ランジスター103が導通状態に設定されていれば、セン
ス増幅器107と接地線105との間に１本またはそれ以上の
電流路が形成される。

通常ユーザモードにおいては、アンドアレー15の特定
の列の積項のハイレベルは、その列の読出し動作が行わ
れるプログラミングされたセルに基いている。

オアアレー27についてではあるが、その或る列におけ
るセル200,210,220,230のみを第３図に示すが、同図に
は、入力回路23の一部分をも併せて図示してある。

各セル200,210,220,230は、直列接続したＮチャンネ
ルセレクトトランジスター201と浮動ゲートセンストラ
ンジスター203とで構成されている。各列の全てのセル
におけるセレクトトランジスター201のドレインは、ア
レーの列ごとの接地線205に接続されており、また、そ
の列のセンストランジスター203のソースは、列ごとの
センス増幅器207に接続されている。各セル200,210,22
0,230につき、セレクトトランジスター201のソースはセ
ンストランジスターのドレインに、センストランジスタ
ー203のゲートはノードMCG1に接続されている。

センス増幅器207の出力は、出力線29に出力されるオ
ア面30（第１図）の和項の一つである。

入力回路23は、各入力B0〜BMごとに、セル200,210,22
0,230に対応する入力線25に接続したアイソレーション
トランジスター218,228,238,248で構成されている。こ
のアイソレーショントランジスター218,228,238,248の
ゲートは、５ボルトのハイレベル信号が印加されるよう
になっている。入力線25は、オアアレー27をプログラミ
ングする時に入力線25の電圧を20ボルトまで選択的に昇
圧するのに用いる行用高電圧プルアップ回路219,229,23
9,249に接続されている。

入力線25は、オアアレー27のその他の列のセルにも夫
々接続されているのは言うまでもない。

各アイソレーショントランジスター218,228,238,248
は下記のように作用する。アイソレーショントランジス
ターに供給される積項がローレベルであれば、対応する
高電圧プルアップ回路から20ボルトが供給されていたと
しても、対応する入力線25はローレベルのままである。
ところが、その積項がハイレベルになれば、対応する入
力線25もハイレベルになるものの、実際の電圧は、高電
圧プルアップ回路が作用しているかどうかによって変
る。もし、その高電圧プルアップ回路がオアアレー27を
プログラミングする時とかに、その時作用しておれば、
積項のハイレベル化に伴って入力線25に20ボルトのハイ
レベル信号が生ずる。反対に、高電圧プルアップ回路が
作用していない場合では、積項がハイレベルになって
も、入力線25は20ボルトにはならず、５ボルトとＮチャ
ンネル閾値電圧の差に相当する電圧のハイレベル信号が
でるのみである。

前述したように、オアアレー27（第１図）の各セル列
には、SRLセクション31C（第１図）のシフトレジスター
段が含まれている。第３図には、図示のセル列に対応す
るものとしてのシフトレジスター段260が示されてい
る。それまた前述したように、SRLセクション31B,31Cに
行アドレス情報と列プログラミング情報とが夫々直列入
力されるようになっているとともに、第３図の各セルご
とのプログラミング情報がシフトレジスター段260のノ
ード263に出現する。

第３図の列のセルには、プログラミング用トランジス
ター261,266も接続してある。トランジスター266は、ハ
イレベル状態になると20ボルトになるプログラム１信号
により開閉されるようになっていて、そのドレインとソ
ースとは夫々、列接地線205と高電圧プルアップ回路265
に接続されている。他方、プログラミング用トランジス
ター261は、ハイレベルの状態になると５ボルトになるP
GM1信号により開閉されるようになっているとともに、
そのソースとドレインとは夫々、シフトレジスター段26
0のノード263と列接地線205とに接続されている。

尚、第３図に示した回路の構成要素は、オアアレー27
（第１図）の各セル列、および、SRLセクション31C（第
１図）を構成するのにも用いられているのは言うまでも
ない。

オアマトリックス行用プルアップ回路219,229,239,24
9は、プログラミングサイクル時にプログラミングすべ
きオアアレー27の行を選択すべく積項と協働して作用す
る。積項インバーター19によりハイレベルに駆動された
行は、プルアップ回路により定まる高プログラミング電
圧へとプルアップされるが、同じインバーターによりロ
ーレベルに駆動された行は、ローレベルのまま、即ち、
選択されなかった状態のままである。プルアップ回路
は、インバーター19がそれらを高速駆動（outdrive）で
きるように、弱プルアップ回路（weak pull-up circui
t）として構成されている。

オアアレー27は、下記のようにしてプログラミングさ
れる。先ず、アレー27のセルをバルク消去（bulk eras
e）して非導通状態にする。即ち、アレーの全てのセル
の浮動ゲートトランジスターを一回のプログラミングサ
イクルで非導通状態に消去してしまう。このように消去
するには、MCG1ノードを＋20ボルトにし、SRL31Cの段26
0にデータをロードして、その段のデータノード263をロ
ーレベルにする。併せて、SRL31Bの段160にもデータを
ロードして、各段のデータノード163をローレベルにす
る。第２図の回路を再び参照して、DECOR信号がハイレ
ベルにあると、トランジスター109が導通して、ノード1
63のデータをセンス増幅器107とインバーター19へ供給
するので、積項B0〜BMの夫々にハイレベル信号が生ず
る。各セレクトトランジスター201（第３図）のゲート
は、対応するプルアップ回路219,229,239,249により＋2
0ボルトに引き上げられるから、各トランジスター201は
導通（選択された）状態になる。アレー27の各セルにつ
き、センストランジスター203のゲートは＋20ボルト
に、また、そのドレインは接地されることから、ドレイ
ンから浮動ゲートへと電子が貫流し、かくて、センスト
ランジスターがエンハンスメントモードに設定される。
その時のゲート導通閾値電圧は６〜８ボルトである。こ
の状態でのセンストランジスターは、定格値＋2.5ボル
トである診断電圧が装置の通常ユーザモードまたは確認
モード時に印加されても、導通しない。

オアアレーを所望のパターンにプログラミングするに
は、SRL31Cに、プログラミングすべき第１行のセル状態
をあらわすデータをロードする。他方、SRL31Bに、プロ
グラミングするべき行のための１ビットの論理「０」以
外は全て論理「１」からなるデータをロードする。そし
て、DECOR信号をハイレベルにすることでトランジスタ
ー109を導通状態にし、これによりSRL31Bのデータノー
ド163におけるデータ条件を対応するセンス増幅器107に
供給するとともに、インバーター19で反転する。従っ
て、反転した後は、１つだけの積項がハイレベルにな
り、これによりプログラミングすべきオアアレーの行が
選択されるのである。ローレベルになっている積項につ
いては、対応する入力線25が接地レベルになるから、そ
れらの行（選ばれなかった行）の対応するセレクトトラ
ンジスター201は非導通状態にあって、対応するセンス
トランジスターをプログラミング回路から断絶してい
る。

ハイレベルにある前記積項について説明すれば、入力
線25は、対応する行用プルアップ回路により＋20ボルト
に引き上げられるので、選択された行における各セルの
セレクトトランジスター201が導通状態になる。導通状
態となったセレクトトランジスター201に対応するセン
ストランジスター203のドレインは、SRL31Cの対応する
段260のデータノード263と接続される。そのセルを導通
状態に設定するならば、この段のデータノード263はハ
イレベルにされる。プルアップ回路265は線205を＋20-V
Tボルトに引き下げる。MCG1ノードは接地される。制御
ゲートが接地され、ドレインが＋20-V_Tボルトになる
と、浮動ゲートからドレインへと電子が貫流するので、
センストランジスターはデプレションモードに設定され
る。通常ユーザーモードまたは確認モードにあれば、そ
して、ゲート診断電圧が名目上2.5ボルトにあればデプ
レションモードのセンストランジスターは、導通する。
診断時には非導通状態にあるように、セルを消去したま
まにするのであれば、SRL31Cの段260のデータノード263
はローレベルで、線205は接地レベルになっている。こ
のようにゲートとドレインとが接地されると、トランジ
スターの浮動ゲートの電荷レベルは不変なので、そのト
ランジスターはエンハンスモードのままになる。

本発明のプログラマブル論理アレーの通常ユーザモー
ドについて説明する。この通常ユーザモードとは、装置
の通常稼働モードのことであって、その時は、装置は、
アレーに供給される論理入力信号に基いて論理演算を行
うとともに、この論理演算の結果をあらわす論理出力を
出力する。通常ユーザモード時には、セルのセンストラ
ンジスターが、＋2.5ボルトのMCGおよびMCG1信号により
夫々診断される。EDT信号,CLR信号（第４図）,VERIFY信
号，プログラム信号、PGM信号,VERIFY1信号,DECOR信号
は、通常ユーザモード時にはローレベルにあって不作用
（inactive）であるが、▲▼信号はハイレベルに
ある。従って、このモード時には、入力ドライバーは作
用しており、SRL段はアレーから外され、行デコーダは
ディスエーブルされ、高電圧プルアップ回路は全て不作
用となっている。

確認モードは、アレーにおけるセンストランジスター
の状態を読み出して、所期のデータパターンと比較照合
するに備えてそのデータをSRLから外部SDOUTポートへと
送り出すのに使われる。この確認モード時において、ア
ンドアレーのセルを確認するには、MCGおよびMCG1信号
はセル診断レベル（＋2.5ボルト）になっており、エデ
ィット信号とVERIFY1信号とは作用状態（active）,CLR
信号とプログラム信号とPGM信号とプログラム１信号とP
GM1信号とDECOR信号とは不作用状態になっている。ま
た、入力ドライバーも不作用状態にあり、行デコーダー
は作用状態にあって、読み出すべきセルのある行を選択
する。SRL31BのSRL段160のパストランジスター162は導
通して、対応するセンス増幅器107の出力状態をSRL段16
0の入力に伝える。この状態は、選択した行におけるセ
ルの導通／非導通状態を反映している。その時、SRLの
非オバーラップクロック（SRL non-overlapping clock
s）SCLK,▲▼が作用するので、SRL31Bの内容が
SDOUTポートから読み出される。

確認モード時でも、オアアレーのセルの状態を確認す
ることができる。その場合でも、前述と同様に該当する
制御信号を用いるが、プログラミングについて説明した
のと同様に、確認すべきオアアレーの行を選択するのに
DECOR信号が作用状態になり、データがSRL31Bにシフト
される点が異っている。従って、確認モード時には、▲
▼，プログラム，プログラム1,PGM1,VERIFY信号
が全てローレベルになり、PGM,DECOR,VERIFY1信号がハ
イレベルとなって、選ばれたオアアレーの行におけるセ
ルの状態をSRL31Cに読み込むことになる。その後、SRL3
1Cの内容がSDOUTポートから取り出されて、予期された
データパターンと比較照合されることになる。

第１図から第３図を参照しながら説明したプログラマ
ブル論理アレーの試験性（testability）を一層向上さ
せるには、アンドアレーのセルをバルクストライププロ
グラミングする手段を設ければ良い。バルクストライプ
プログラミング（bulk stripe programming）とは、こ
こでは、１回のプログラミングサイクル中にアンドアレ
ー15の全体の半分の行のセルを全てプログラミングする
ことを意味する。

バルクストライププログラミング法を用いれば、プロ
グラマブル論理アレーを試験するのに要する時間を実質
的に減少させることができる。アンドアレー15の入力線
が、装置の入力信号の真論理と補数論理（true and com
plement）信号により駆動されるようになっているか
ら、所定時に行の半分が選択されるので、アンドアレー
の各列におけるセルの半数が「読み取られる」のであ
る。どの行を選択するかは装置への入力信号の極性で定
まるので、読み出すセルの半数がどれであるかも、その
極性で定まる。従って、試験の目的上、アンドアレーに
導通セルのストライプ（stripes of conductive cell
s）があることは非常に有用である。

バルクストライププログラミング手段は、アンドアレ
ー15の各行につき１基の行アドレスデコーダー回路21
と、デコーダーを駆動するバッファー回路とで構成され
ている。第４図にはそのうちの２基のデコーダーを200
と220を以って示しているが、これらのデコーダーは、
デコーダーへの全ての入力がローレベルにある時のみ、
デコーダーの出力がハイレベルとなるノアデコード機能
（NOR decode function）を行うようになっている。即
ち、バッファー回路はSRL31Aからの行アドレス情報によ
り駆動されるが、この行アドレス情報は複数のデータビ
ットからなる。データビットの数は、行数によって変
る。例えば、アンドアレーの行数が78あれば、78行のう
ちの１行を選択するには、７ビット必要である。SRLセ
クション31Aは、各段のデータノードからその段の特定R
AGビットが出力されるようになっていて、セクション31
B,31Cと類似のものである。

第４図に代表的な行デコーダー200,220と、それに対
応する行アドレスバッファー論理回路240を示す。図示
のデコーダーは、装置への特定の入力信号の真論理およ
び相補論理信号により選択されるセルがある相補的な関
係にある一対の行に接続されたデコーダ対をなしてい
る。第４図には２行に対応するデコーダーのみ図示して
いるものの、他の行についても第４図と同様の構成が採
られているのは言うまでもない。例えば、アレーの行数
が78もあれば、行デコーダー200,220からなるデコーダ
ー対が39対設けられ、78行から１行を定めるのに７ビッ
トからなるRAGワードが必要である。

行デコーダー200は、デコーダー出力線208とアースと
の間に接続された、トランジスター202,204,206を含む
複数のＮ型トランジスターで構成されている。出力線20
8には、高インピーダンス高電圧プルアップ回路210が接
続されている。同様に、デコーダー220も、デコーダー
出力線228とアースとの間に接続された、トランジスタ
ー222,224,226を含む複数のＮ型トランジスターで構成
されている。トランジスターの数は、RAGワードにおけ
るビット数によって定まり、例えばRAGワードが７ビッ
トを有するものであれば、トランジスターの数は７個で
あって、各ビットないし各相補ビット（bit complemen
t）により各トランジスターの導通・非導通状態が制御
されることになる。

デコーダー出力線208,228は、特定の行における記憶
セルに対応する全てのセレクトトランジスターのゲー
ト、即ち、入力線13に接続してある。従って、例えば、
出力線208上のデコーダ出力信号Riが、列１に対応する
全てのセレクトトランジスター101のゲートを駆動する
ことになり、他方、出力線228上のデコーダー出力信号
▲▼が、列２に対応する全てのセレクトトランジス
ター101のゲートを駆動することになる。この例におい
ては、行１及び行２を駆動するアレー入力信号は、装置
への第１入力、例えばA0の真論理と補数論理との値をあ
らわすものと仮定している。

行デコーダー出力が行を選択すべく作用状態にある時
は、その出力線は高電圧プルアップ回路の電位、一般に
20ボルトになっていて、選択した行のセレクトトランジ
スター101を導通状態にしている。行デコーダーが作用
状態にない場合ではデコーダー出力線はアース電位にあ
るので、その行のセレクトトランジスターは非導通であ
る。

バッファ回路240は、RAGワード、制御論理信号▲
▼，クリアー信号CLR,バルクストライプイネーブル信
号BSEからなる夫々のビットを入力して、行デコーダー
を駆動する信号を出力する。

78行からなるアレーの場合は、RAGワードはビットRAG
0〜RAG6からなり、RAG0はRAGワードの最下位ビットをあ
らわし、RAG1〜RAG6はその上位ビットをあらわす。しか
し、説明を簡単にするために、RAG0ビットとRAG1ビッ
ト、および、夫々に対応するバッファー回路のみを第４
図に示す。信号RAG0は、インバーター242,244を介して
ノアゲート246に供給される。▲▼信号とCLR信号
とが入力されるオアゲート249の出力は、ノアゲート246
の入力として供給される。従ってノアゲート246からの
出力▲▼はデコーダー200のトランジスター2
02のゲートに印加されるようになっているとともに、一
方の入力端にオアゲート249の出力が供給されるオアゲ
ート248の他端にも供給されるようになっている。ゲー
ト248の出力LSRAGは、デコーダー220のトランジスタ222
のゲートに供給される。

RAGワードのビットRAG1はインバーター250,252を介し
てノアゲート254に入力され、ノアゲート254の出力▲
▼は、デコーダー200のトランジスター204を
制御するとともに、ゲート256にも供給される。信号▲
▼,CLR,BSEが入力されるゲート258の出力は、ノ
アゲート254,256に供給される。さらに、ゲート256の出
力MSRAG1は、行デコーダー220のトランジスター224のゲ
ートに供給される。

デコーダー200,220のトランジスター206,226は、RAG1
の代りにRAG2が論理回路を駆動するようになっている点
を除けば、インバーター250,252オアゲート258,ノアゲ
ート254,256により形成される論理回路と等しい論理回
路から生ずる夫々の信号（図示せず）により制御される
ようにしてある。この論理回路は、各ビットRAG3〜RAG6
に対しても設けられていて、それに応じて出力信号MSRA
Gi,▲▼（但し、ｉ＝3,4,5,6）が得られる
ようになっている。

バッファー回路240とデコーダー回路200,220は下記の
ように協稼する。装置が通常ユーザーモードのとき、▲
▼信号はハイレベルにあるので、ノアゲート246,
248,254,256の出力は全てローレベルにある。この場
合、BSE信号もCLR信号もローレベルにあって、各行デコ
ーダーは不作用状態にあり、従って、夫々のデコーダー
のトランジスターは非導通状態にあるとともに、高電圧
プルアップ回路210,230も不作用状態にあって、行出力
線から絶縁されている。行出力線はこの時三状態になっ
ている（tristated）、即ち、高インピーダンス状にな
っているので、行デコーダーは、入力ドライバー118,12
8と競合（contention）していない。

プログラミングモード時には、▲▼とCLRとは
ローレベルにあり、ノアゲート246,248,254,256の出力
は、RAG0とRAG1ビットで定まる夫々の論理レベルを反映
している。行デコーダーは、プログラミング、確認など
のためのRAGワードの値に応じていづれかのアンドアレ
ー行を選択する。バルクストライププログラミングモー
ド時には、BSE信号はハイレベルにあって、RAG1ビット
の状態に関係なく、ノアゲート254,256の出力▲
▼とMSRAG1とをローレベルにしている。BSE信号
はノアゲート246,248を制御しないので、バルクストラ
イププログラミングモード時には▲▼とLSRA
G信号とは依然と作用状態にある。従って、SRL31Aにお
ける行アドレス情報の最下位ビットの状態に応じて、ア
ンドアレーの偶数行か奇数行のいずれかが選択される。
そして、プログラミングサイクルが行なわれて、１回の
プログラミングサイクル中に選択された偶数行もしくは
奇数行のセルが全て導通状態に設定されるのである。

アンドアレー15の偶数行及び奇数行を導通状態にする
ようにバルクストライププログラミングを一たん実施す
れば、和項C0〜CL（第１図）を構成するオアアレー27の
全てのセルが導通状態になる。このように導通状態にな
ったセルは、診断がおこなわれたとき論理出力の形成に
関与するが、非導通状態になったセルは診断が行なわれ
たとき論理出力の形成に関与しない。アンドアレー15へ
の装置からの入力は、診断されたとき導通状態にあるセ
ルが存在する全ての行がローレベルで駆動れ、診断され
たとき非導通状態にあるセルが存在する全ての行がハイ
レベルで駆動されるように選定されている。この状態で
は、論理出力の形成に関与するようにプログラミングさ
れたセルは診断されず、論理出力の形成に関与しないよ
うにプログラミングされたセルが診断される。アンドア
レーの全てのセンス増幅器107の出力はローレベルとな
るはずであり、インバーター19の出力がハイレベルにな
ると、装置の全ての和項出力もハイレベルになる。

装置の入力回路（入力レジスターなど）を試験するに
は、各入力信号を、偶数行がバルクストライププログラ
ミングされたか、または、奇数行がバルクストライププ
ログラミングされたかに応じて、ローレベルからハイレ
ベルへ、その後ハイレベルからローレベルへと切り替
え、それにより導通したセルの存在する行を以て、装置
の全ての和項出力がロー→ハイ→ローへとレベルを変え
るはずである。その後、残りの装置の入力を夫々同様に
切り替えて、プログラミングした残りの行について試験
を行う。このように、アンドアレーの奇数行が装置の入
力の真論理信号により駆動され、他方では、偶数行が同
じく補数論理信号により駆動されるのであれば、装置の
入力は全てローになって、ハイレベルとローレベルに順
次切り替えられる。他方、偶数行がプログラミングされ
たのであれば、装置の全ての入力は当初ハイレベルにあ
り、それがローレベル、次にハイレベルに順次切り替え
られる。そして、アンドアレーのセルのバルク消去を行
い、バルクストライププログラミングを用いて残りの半
数のセルについてバルクストライププログラミングを施
した上で、前述の試験手順を繰返す。

プログラマブル論理アレーでは、時として記憶した入
力を利用することがある、即ち、装置の入力パッド（in
put pad）と行ドライバーとの間にレジスターを用いる
ことがある。リセットを行えば、電源投入時（on devic
e power-up）にレジスターに記憶された既知の入力が装
置に供給される。バルクストライププログラミング法を
用いれば、製造業者としては、前述の試験法を用い、か
つ、プログラムしたオアアレーのデータに応じた装置の
出力状態を観察することにより、入力レジスターが適切
な状態にパワーアップしたことを確めることができる。

また、バルクストライププログラミング法でなら、２
回のプログラムサイクルと２回の消去サイクルで入力バ
ッファーと行の欠陥を確認することができる。このよう
なバルクストライププログラミング法を用いない場合で
は、各行ごとの別のプログラミングサイクルと２回の消
去サイクルとが必要になる。プログラムサイクルに要す
る時間が10ミリ秒であるとし、アレーの行数が78もあれ
ば、バルクストライププログラミングを使った場合での
試験時間は約40ミリ秒であるのに対し、そうでない場合
は約800ミリ秒もかかる。

尚、ここまで説明した実施例は本発明の原理的なもの
を例示するものであって、当業者にはこの原理に立脚す
れば本発明の範囲から逸脱することなく、その他の構成
を採用できるものである。

フロントページの続き (56)参考文献特開昭60−46125（ＪＰ，Ａ) 特開昭59−188234（ＪＰ，Ａ) ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＩ．ＳＣ−16，ｎｏ．５，Ｏｃｔｏｂｅｒ（1981），Ｐ．570−577

Claims

(57)【特許請求の範囲】

【請求項１】プログラマブル論理アレイであって、行及び列に配列された第１の複数のセルからなる第１ア
レイであって、前記行の各々の論理入力を前記列の各々
の選択的にプログラムされたセルのプログラミング状態
に基づいて論理的に組み合わせた第１の論理組み合わせ
からなる第１の論理出力を前記列毎に出力する前記第１
アレイと、行及び列に配列された第２の複数のセルを有する第２ア
レイであって、前記第２にセルの行の各々に供給された
前記第１アレイ論理出力を前記列の各々の選択的にプロ
グラムされた前記第２セルのプログラミング状態に基づ
いて論理的に組み合わせた第２の論理組み合わせを前記
列毎に出力する前記第２アレイと、第１アレイの行アドレス情報を格納するための第１記憶
手段と、第１アレイの行プログラミング情報若しくは第２アレイ
の行アドレス情報を選択的に格納するための第２記憶手
段と、第２アレイの行プログラミング情報を格納するための第
３記憶手段と、前記第２記憶手段に格納された前記第１アレイの行プロ
グラミング情報に従って、選択された前記第１アレイの
行をプログラムするために前記第１アレイのアドレス情
報に対応する前記第１アレイの前記行を選択的にイネー
ブルするべく、前記第１アレイの行アドレス情報に応答
すると共に、前記第１アレイに接続された行デコーダ手
段と、プログラミングのために前記第２アレイの対応する１つ
の行をイネーブルするべく、前記第２記憶手段から前記
第２アレイへ前記第２アレイの行アドレス情報をロード
するべく、前記第１アレイの前記列の各々に接続された
スイッチング手段と、前記第３記憶手段に格納された前記第２アレイの行プロ
グラミング情報に基づいて前記第２アレイの選択された
前記行をプログラムする手段とを有することを特徴とす
るプログラマブル論理アレイ。
【請求項２】前記第１アレイの各セルが、MOSセレクト
トランジスターとMOS浮動ゲート型トランジスターとか
ら構成されており、前記MOSセレクトトランジスターには、前記論理入力の
一つが入力され、前記浮動ゲート型トランジスターは、導通状態若しくは
非導通状態に選択的にプログラムされることを特徴とす
る請求の範囲第１項に記載のプログラマブル論理アレ
イ。
【請求項３】前記第２アレ−の各セルが、MOSセレクト
トランジスターとMOS浮動ゲート型トランジスターとか
ら構成されており、前記MOSセレクトトランジスターには、前記論理入力の
一つが入力され、前記浮動ゲート型トランジスターは、導通状態若しくは
非導通状態に選択的にプログラムされることを特徴とす
る請求の範囲第１項に記載のプログラマブル論理アレ
イ。
【請求項４】前記第１記憶手段が、シリアルシフトレジ
スターの第１部分（31A）を有し、前記第２記憶手段が、前記シリアルシフトレジスターの
第２部分（31B）を有し、前記第３記憶手段が、前記シリアルシフトレジスターの
第３部分（31C）を有することを特徴とする請求の範囲
第１項に記載のプログラマブル論理アレイ。
【請求項５】前記シリアルシフトレジスターの第２部分
が、前記第１アレイに対する行プログラミング情報若し
くは前記第２アレイに対する行アドレス情報を記憶する
ための前記第１アレイのセルからなる前記各列に対応す
る段を含むことを特徴とする請求の範囲第４項に記載の
プログラマブル論理アレイ。
【請求項６】前記スイッチング手段は、前記シルアルシ
フトレジスターの前記第２部分の前記情報によって前記
第１アレイの論理出力の論理状態を選択的に制御するた
めの各々のスイッチングトランジスタを含むことを特徴
とする請求の範囲第４項に記載のプログラマブル論理ア
レイ。