JPS59188234A - 半導体集積回路装置及びその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、論理用半導体集積回路技術、たとえば小量多
品種のカスタムないしセミカスタム半導体集積回路に特
に適する半導体集積回路技術に関するものである。

〔背景技術〕

カスタムないしはセミカスタムエ０．ＬＳＩのような少
量多品種の１０．ＬＳＩヲ皇ソ造する技術としてマスタ
ースライス技術やゲートアＶイ技術が知られている。こ
の種の技術は例えは、日経エレクトロニクス（１９Ｂ１
．４．１３，１２２頁ないし１４４頁、２Ｏ３＊ないし
２１２頁）、■。

子技術（第２２巻第４号１３３頁ないし１４０頁）に記
載されている。この種の技術に従うと、半導体基板上に
予め適当な回路や素子が形成され、その後これら回路間
や素子間を接続するためのアルミニウム層からなるよう
な配線層のパターンが決定される。しかしながら、かか
る方式で工Ｃ等を製造しようとする場合、はんの軽微な
仕様変更ケする時も配線パターン等ケ決定するためのマ
スクを新しく製作するとともに、そのマスクを使用する
製造工程よυも後の処理をしなければならない。

その為、はんの軽微々仕様差を有する非常に多品種＠量
のＩＣ等を製造する場合であっても、それぞれの仕様毎
に別のマスクを作ることが必要となるとともに、製造に
時間がかかった。又、比較的コスト高になった。

なお以下の説明で、マスタースライス型集積回路装置と
は、はとんどの工程を共通にして、一部の工程たとえば
Ａｔ配線工程を各所望の個別仕様で行なうことによって
、複数の仕様をもつようにした半導体集積回路すべてを
意味するものとする。

〔発明の目的〕

従って本発明の一つの目的は、個々の集積回路毎に異な
る仕様を有する低コストの工０．ＬＳＩを提供すること
にある。

本発明の一つの目的は、プロセスに起因するばらつき拳
不艮等に対応して最適の特性を選択できる工０．Ｌ８工
を提供することにある。

本発明の一つの目的は、プロセスに起因するばらつき・
不良等に対応して最適の特性を選択できるマスタースラ
イス方式のＩＣ，Ｉ、日工合提供することにある。

本発明の一つの目的は、仕様の変更に対して迅速に対応
でき、所望の特性ケ有する半導体集積回路を提供するこ
とにある。

本発明の一つの目的は、同一ウエーノ・よシ仕様の相異
する半導体集積回路を容易製造しうる手段？提供するこ
とにある。

本発明の一つの目的は、半導体集積回路ケよυ広い分野
に応用できる製造枝術會提供することにある。

本発明の前記力らびに、そのほかの目的と新規な特徴は
、本明細書の記述および添付図面からあきらかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれは、下記のとおシである。

すなわち、半導体集積回路装置上に搭載せる不揮発性メ
モリにより半導体集積回路の動作を変更できるようにし
たものである。

〔実施例〕

以下実施例に従って本発明の飲明を行なう。第２図は、
本発明に関わる半導体集積回路装置の製造工程の概略を
示す流れ図である。同図において、共通前工程・１は一
般の２層多結晶Ｓ１配線プロセスの表面酸化からＡｔ配
線形成前までの工程を示す。ＡＩ配線形成はＡＬ蒸着か
ら不要なＡＬケ除去する工程までを示す。この工程で、
各個別のパターンを有するマスクによシフオドエツチン
グすることによシ、同一の工程を経たウェーハよシ所望
の動作特性を有するｘｃ２得ることができる。

ヌ、この時の配線側斜はＡｔの他にモリブデン・シリサ
イド等Ａｔ以外の材料をつかってもよい。

共通前工８・２はファイナル・パッシベーション形取、
パッド部の穴あけ等の工程を示す。Ａｌボンディング・
パッドの穴あけ完了後ウエーノ・状態での個別ＩＣの電
気的特性を調べる為に、各ＩＣ毎にウェーハ状態で電気
的テストを行なう。本実旋例では、論理回路の１部ｉＭ
Ｏ８ＦＦｊＴｇ用い７’ｖｌＰＲＯＭによ多構成してい
る為、テストヲ実行する前に所望の動作ケするようにプ
ログラムしておく必要がある。このプログラムすなわち
ＢＦＲＯＭへの書込みは、ウェーハテストヲ行なうプＯ
−バ（測定器）によって書込むと便利でおる。

電気的特性を測定した後、先に■込んだプログラムを消
去する１、消去は紫外線による。共通彼工程はウェーハ
をチ、ツブに切り出す工程からパリケージ工程までを示
す。この工程の後、再び所望の論理動作をさせる為に所
定のプログラム情報ケ上記ＰＲＯＭ部に書込みを行ない
同時にファイナルテストすなわち、ＩＣの電気的特性の
テストを行ない最終製品となる。

第１図は、実施例の回路図である。同図において、ＬＧ
Ｉ、ＬＧ２は論理回路である。論理回路Ｔ、ＩＧ＋は、
マトリクス配置されたプログラム可能な論理画数決定素
子Ｍｌｌ、Ｍｌｌ　　ないしＭｎｍ％７品と、複数の入
力線（ワード線）”ｌ　％　Ｗｌ　ないしＷＸｎ、Ｗｍ
と、複数の出力線（データ線）Ｄｔ　ないしＤｒ＋とか
ら構成されている。同様に、論理回路ＬＧ２は、プログ
ラム可能な複数の論理画数決定素子ｍ１．ないしｍｎｍ
と、入力ａｗ１ないしｗｎと複数の出力線ｄ１ないしｄ
ｍとがら構成されている。

論理回路ＬＧ１及びＬＧ２における論理画数決定素子は
、特に制限さなないが、この実施例ではＦＡＭＯ８）ラ
ンジスタから構成される。ＦＡＭＯＳトランジスタは、
予め比較的低いしきい値電圧ケ持ち、後で説明するよう
なプログラム時に書き込み電圧が加えられることによっ
て高いしきい（ｉ＆電電圧持持ようになる。高いしきい
値電圧金持つＦＡＭＯ８）ランジスタは、そのゲートに
読み出しレベルケ持つ電１圧が加えられてもオフ状態を
維持し、従ってそれが存在しないと等価になる。論理回
路ＬＧ、及びＬＧ、は、ＰＬＡ（ブａグラマプルａジヅ
クアレイ）を構成する。。

ＤＲ，ないしＤＲｎは、出力線駆動回路であシ論理回路
ＬＧ、内のＦＡＭＯＥＩ　）ランジスタに所望データを
書き込むべきときはソロボルトのロウレベル又ははソ書
き込み電圧■　のレベルのハイレベｐＴ） ルを出力する。出力線駆動回路ＤＲ，ないしＤＲｎは、
論理回路ＬＧ、から通常の出力レベルの信号を出力させ
るべきときに出力線り、ないしＤｎに対してバイアス電
圧？与えるための９荷素子を含む。

負荷素子は、例えば駆動回路ＤＲ，に示されているよう
に、電源端子■。０と出力線ＤＩとの間に直列接続され
たスイッチＭＯ８ＦＥＴＴ？　とゲート・ソースが結合
でれたディプレッションＭＯ８ＦＥＴＴ６　とから構成
される。

ＤＷＩＸＤＷ、等は入力線駆動回路であシ、論理回路Ｌ
Ｇ、内のＦＡＭＯ８）ランジスタに所望データケ書き込
むべきときはソロボルトのロウレベル又ははソ書き込み
電圧Ｖ　のレベルのハイレベルｐ を出力し１、論理回路ＬＧＩから通常の出力レベルの信
号全出力させるべきときにはｖＯボルトのロウレベル又
ハはソ電源電圧Ｖ。０のレベルのハイレベルを出力する
。

入力線駆動回路ＤＷ、、ＤＷ、ないしＤＷ　　ＤＷｍｌ
　　　　　「 の入力側に配置されたＭｏ５ｙｚＴＴｚｓ＆いしＴ２＋
１は切替えゲートを＃ｌ￥成している。論理回路ＬＧ、
から通常の出力レベルの信号を出力させるべきときには
、ＭＯ８ＦＫＴＴ２．ないしＴ２１１　　をオン状態に
させるように制御信号ｗｍがハイレベルにされる。従っ
てこのときは、同一半導体チップ土に形成される図示し
たい信号形成回路から出力される信号が端子工、ないし
工□及びＭＯ８ＦＦｉＴＴ２５ないしＴ２Ｏを介して上
記入力線駆動回路に供給される。論理回路ＬＧ、内のＦ
ＡＭＯ８）ランジスタのしきい値電圧を適当に制御ない
しは変更すべきときけ、ＭＯ８Ｆ’ＢＴＴ２７ないしＴ
２８ケオン状態にさせるように制御信号ＷＺがロウレベ
ルにされる。このときは、シフトレジスタＳＲ２の出力
信号が上記入力線駆動回路に供給される。

論理回路ＬＧ、の出力線ＤＩないしり。は、スイ２．チ
ＭＯ８ＦＥＴＴ、□ないしＴＩ３　　を介して論理回路
ＬＧ２の入力ｋｗＨないし、Ｗｏに結合でれている。ス
イッチＭＯ８ＦＩｎＴＴ＋２ないしＴｌｍ　は、制御信
号φ。。によってスイッチ制御され、論理回路ＬＧ、か
ら通常のレベルの信号を出力させるべきときオン状態に
される。スイッチＭＯ８ＰＫＴＴ＋２ないし１口は、論
理回路ＬＧ、及びＬＧ２のＦＡＭＯＥＩ）ランジスタの
しきい値電圧？制御すべきときオフ状態にされる。

論理回路ＬＧ２の入力線ｗ１ないしＷ。には、駆動回路
ｄｗｌないしｄｗｎが結合されており、出方線（１＋　
ないしａｍには、駆動回路ｄｒＩないしｄｒｍが結合さ
れている。駆動回路ｄｒｌないしｄｒｍは、論理回路Ｌ
Ｇ２から通常のレベルの信号を出力させるべきときに出
力ｍａ＋ないしａｍにはソ電源電圧ｖ０．のレベルのバ
イアス電圧を供給するためのスイッチＭＯ８ＦＥＴＴ１
４及びディブレ、ッションＭ０８ＦＫＴＴ＋６からなる
負荷素子を含む。

論理回路ＬＧ、の入力線ｗｌとｗｌ　は対とされ、同様
にＷｒｎとＷｒｎは対とされる。論理回路ＬＧ。

から通常のレベルの信号を出力させるべきときは、それ
ぞれの対の入力線には、入力線駆動回路ＤＷ、。

し工、に供給される信号と対応された真及び相補レベル
の信号が供給される。

論理回路における論理伯叔決定素子とし７てのそれぞれ
のＦＡＭＯ８）ランジスタは、後で説明するような書き
込み動作によってそれぞれのしきい値電圧が制御される
。出方線Ｄ＋　ｋ端子Ｉ、の信号にのみ応答させるべき
ときには、ＭｌｌとＭｌｌのうちの一方のみが高しきい
値電圧にされ　他方が低しきい値電圧のま５にされる。

出力線Ｄ１に結合された残りのＦＡＭＯ８）ランジスタ
は高ｔ、きい値電圧にされる。との場合、高しきい値電
圧が入力線Ｗ重、可ないしＷ。、Ｗ需に加えられる断み
出しレベルのハイレベルよυも大きい値にされることに
よって、高しきい値電圧を持っＦＡＭＯ８）ランジスタ
は、オフ状態を維持し、スイッチ動作を行なわない。低
しきい値電圧のＦＡＭＯＥ！）ランジヌタはそのゲート
に加えられる信号によってスイッチ動作をする。従って
上記のようにＭｌｌとＭ口　の一方のみケ低しきい値電
圧にすると、出力線り、は、端子工、の信号が所定レベ
ルにされたときだけロウレベルにされる。一般のアドレ
スデコーダと同様に、端子工１ないし王□に加わる信号
の組合せのうちの所定の組み合せのときのみ出力線ＤＩ
をロウレベルにさせるためには、ＭｌｌとＭ　ｌ　１−
、　Ｍ　Ｉｍと”Ｉ！ｎのような対のＦＡＭＯ８）ラン
ジスタの一方が低しきい値電圧のままにされ、他方が高
しきい値電、圧にされる。

論理回路ＬＧ、及びＬＧ２を通常動作させる場合、論理
回路ＬＧ、の各出力線Ｄ１ないしＤｎのそれぞれの出力
レベルは、端子工１ないしＩｍの信号によって、はｖＯ
ボルトのロウレベル又ははソ電淵電圧Ｖ。Ｃのレベルの
ハイレベルにされ、論理回路ＬＧ２の各出力線ａ、ない
しａｍの出力レベルは、論理回路ＬＧ、から供給される
信号に応答して同゛様にロウレベル又はハイレベルにさ
れる。

図示の実施例の回路は、論理回路ＬＧ、及びＬＧ４のＦ
ＡＭＯ８トランジスタのしきい値電圧２制御するために
、上記したような種々の駆動回路とともに、制御回路ａ
Ｃ，シフトレジスタＳＲ，、ＳＲ２，Ｓｒ１．、ｓｒ、
、フリップフロップ回路Ｆ１、Ｆ２に含む。シフトレジ
スタＳＲ２及びＳｒ２には、ＩＣの外部端子ＤＩｎ′に
介してＦＡＭＯＳ　）ランジスタのしきい値電圧を制御
するためのデータ信号が供給される。外部端子Ｄ＋ｎに
供給でれる直列データ信号は、シフトレジスタＳＲ２又
はＳｒ２によって並列データ信号に変換される。このｍ
成に従うと、工Ｃの外部端子の大幅な増加？防ぐことが
できるようになるとと本に、ＦＡＭＯ８）ランジスタの
しきい値電圧の匍制御１動作すなわち書き込み動作ケ高
速化することができるようになる。

制御回路ＯＯは、ＩＣの外部端子を介して＠き込み電、
圧■。ゆ及び周期パルスを受ける。制御￥ｔ１回路ＣＣ
は、書き込み電圧■ｒ、いが供＃＠でれていないとき、
シフトレジスタＳＲ，及び”ｒｚｋリセット状態に維持
させるパルス信号φ。０、フリップフロ、２プ回路’Ｉ
、’２をリセット状態に維持略せるパルス信号Ｒ？出力
している。乙のとｅＫｌ−いては、またパルス信号φｗ
　ｔ％　φｗｔはロウレベルに維持され、パルス信号φ
１ｏ、φ。。、ｗＥＨハイｖ−ｄルに維持されている。

従って、このときにおいてけ出力線駆動回路ＤＲ，にお
けるＭＯ８ＦＩ！！Ｔ　Ｔ２、Ｔ３けオフ状態に維持さ
れる。入力線駆動回路ＤＷ、　、　’ＤＷ、ないしＤＷ
ｍ、ＤＷｍのディプレッションＭＯ８ＦＥＴＴｇｌｄ、
フリップフロップ回路Ｆ、から出力される反転信号（Ｑ
）によって良好にオン状態にされる。そのため入力線駆
動回路ＤＷ、、ＤＷ、ないしＤ　Ｗ　ｍ、　Ｄ　ｙ　ｍ
内のＭＯ８ＦＫＴＴ、ｏ、Ｔ目から構成されたインバー
タ回路の出力がＭＯｅＦＢＴＴ９を介して対応する入力
線Ｗ、　、Ｗ、ないしＷｍＸ１に供給される。

制御回路ＣＣは、また、書き込み電圧■　を検ｐ 出する検出回路及びその検出回路によって動作が制御さ
れる適邑な順序回路を含む。これに応じて、制御回路Ｃ
Ｏは、書き込む電圧Ｖ　が供給されたｐ とき、同期信号φｓ８に同期した種々のパルス信号音形
成する。

次に上記第２図の回路の書込み動作を説明する。

同図において、■　端子にはソ２５ボルトのよｐ うな書込電圧が印加されると制御回路ｃ’ｃは■ｐ の立上シを検出することによって、所定パルス幅のオー
ルセット信号をシフトレジスタＳＲ，に出力する。同時
に定常的な“０”　ンにルにされている書込タイミング
制御クロ、りφ、、Ｔｋ定常的な”　ｉ　”レイルにす
る。また、負荷制律１信号φ、。が′″０″０″レベル
る。また、カットオフスイッチ制御信号φ、。が“０″
　　し〆ルに設定される。また、ＷＥがローレイルにさ
れる。

その後、次のような動作手段に従って、まず、論理回路
ＬＧ、への書込みが行なわれる。

（１）データ入力端子Ｄｉｎにデータ？直列に供給する
とと本に、そのデータに同期した同期パルスφｓｓ’に
同期端子に供給することによって、制御回路ＣＣからシ
フトパルスφＢＨｋｍ力させる。これによってシフトレ
ジスタＢＲ２にシーケンスデータがセットされる。

（２）　　ソフトレジスタＳＲ２内のすべての位置゛に
データがセットされた後の同期パルスφ８Ｓと同期して
フリップフロップＦ１の出力Ｑ　ｋ　”　（３”にζせ
るとともに、シフトレジスタＳＲ，の１ビツト目の出力
Ｑｚ？ｆ−０”にさせるパルス信号Ｓ及びφ８Ｉが制御
回路ＯＣから出力される。これにより、全てのワード線
対のどちらか一方が裏型１位となり、データ線り、は選
択可能となる。

（３）、同期パルスφ８８の適当なタイミング例えば立
下りに同期して書込タイミング制御パルスφ１゜を０″
にする。シフトレジスタＢＲ，の１ビツト目の出力Ｑ＋
＋が０″　にされているのでデータ線Ｄ＋ｕ、パルスφ
ＷＴが０”にされることによって高電位にされる。その
結果データ線Ｄ１に接続された全てのメモリセルが所望
の状態に設定づわる。すなわち、書込みが行なわれる。

（４）以上の後、第２のデータ線Ｄ２に接続されたメモ
リセルに書込まれるべきシリーズデータが再びＳＲ，に
入力される。

（５）上記（２）と同様にして、シフトレジスタＳＲ１
の出力Ｑ２を０″にする。

（６）上記（３）と同様の動作によシデータ線Ｄ２に接
続されたメモリセルへの書込みが行なわれる。

（７）以下同様の巡虜返しで、全てのデータ線に接続さ
れたメモリセルに書込が完了する。

（８）論理回路ＬＧ、における全てのメモリセルへの■
込完了の後、制御回路Ｃｏは、同期パルスφＳ８が再び
供給されるとフリップフロップＦ、にセット信号ケ、１
９Ｒ，にオールセット信号を出力する。

書込タイミング制御りａワクφ７．が定常的な″′０″
０″にされ、ＷＥがハイレベルにされる。

（９）匂上の後、論理回路ＬＧ、同様の動作によシ論理
回路ＬＧ２の書込みが行彦われる。

０Ｃ１ｌｖい。がローレベルにされると、その立下りが
検出されることによって、ＳＲ２の出力Ｑ２がセ。

）　、　Ｓｒ、の出力ｑ目ないし−ｑＬｍ　がリセ、ト
される。

０［Ｆ］　書込タイミング制御りａ、ツクφＷｔが定常
的な０″にされ、力１．ｊト用ＭＯ日ＦＢＴがオンにさ
れることによって読出しが可能となる。

ここで、読出し動作は前記のように入力端子■１ないし
工ｍ、出力端子０＋＆いしＯｍにより通常のＰＬＡと全
く同様に行なわれる。すなわち、入力端＋１１ないＬＩ
ｍに加えられた信号により、論理回路ＴＪＧ、の各デー
タ線Ｄ１ないしＤｎの電位が決定され、その電位が論理
回路ＬＧ２へ出力寧れる。論理回路ＬＧ２では同様に各
ワード線Ｗ１ないし１によって各データ線ｄ１ないしａ
ｍの電位が決定され上記２段ＲＯＭの出力信号として端
子０＋ｆｆいしＯｍから出力づわる。

〔効果〕

ｙノ上実施例について説明した如く本発明によれば、マ
スタースライス型ＩＣに於て少量多品種の生産を容量か
つ迅速に行なうことができる。すなわち、例えばワンチ
ップ・マイコンヲ例にとれは最大公約数の仕様は従来の
マスタースライスの工程で作りつけておき、それよシも
多程にわたる仕様はチップ上に作られたＥＰＲＯＭに最
終的にハｉ望の情報を書込むことによって実現できる。

本発明の上記実施例では、２層多結晶シリコンプロセス
を使用している為、チップ上に高速のダイナミックＲＡ
Ｍ　、５１度の高いキャパシタ、Ｑ　容量のスタックド
・キャパシタ、ＣＯＤ等全全全余分−程を付加すること
なく容易に作成することができる。

又、いく分工程を付加して、ｇＥＰＲＯＭｉチッブ上に
搭載することもできる。この場合は、電気的に簡岸に情
報及び半導体装置自体の仕様の変更が行なえるので非常
に有用なものとなる。

次に書込シーケンスについては、実施例において説明し
た如く、データ線毎にパラレルに行なうので、１ピ、ノ
ド毎に書込していたのに比較し、て、大幅に書込時間を
低減することができる。

又、本発明の製法に於ては、ウェーノ・テストでプロセ
スの影響を受けやすいパラメータケ測定した後、おる程
度自由にプロセスのばらつきに合せて最適の条件ケ選択
することができる。例えは、あらかじめ抵技値の異なる
拡散抵抗を複数作っておき、ウェーハテストの結果にも
とすいて、第１図の書込・２０工程で最適の拡散抵抗？
回路に取り込む、あるいは不要なものを力、トオフする
等の処理が簡岸に行なえる為、高精度の必要なＩＣ１Ｌ
ＥＩ■の製造に有効である。

又、本発明に関わる製法によれは、従来困歎であった１
つのウェーノ・上に仕様の異なるＩＣを製作するに適し
た手段を提供する。す寿わち、従来例えば、１゛１の露
光装置により１つのウェーノ・上に仕様の異なる集積回
路チップラ製作する場合、はんの少しの仕様異でも少な
くとも１つの工程のマスクは、所望仕様に応じて１つの
マスク基鈑上に異なるパターンをもったものとなり、マ
スク製作上に問題があった。又、１０°１縮少露光の如
くレチクルを用いて同様な多仕様の工Ｃを製作する場合
は、ステッピングの途中でレチクル會複数の仕様に応じ
て取シ換る必要がありスループ、、トが低下せざるケ得
なかった。

しかしながら、本発明によれば最終的仕様の確定は工０
．ＬＳＩ等がチップに分けられた後に行なうことができ
る為、上記の如き製作上の問題が伴なわない。

又、本発明によれば従来全く考えられなかった、同一ウ
ェーハよシ作られたＩＣであって、しかも、どれ１つと
って見ても異なる仕様ケ有するものを安価に供給するこ
とができる。例えは、電子式ドアロツタ用１０．ゲーム
用１０力とへ応用することができる。従来、個別製品毎
に仕様の異なる場合などは、外付又はチップ上のＦｉＦ
ＲＯＭなどに個々に書込む場合が多かったが、かかる方
法では、例えばドア口、りの番号情報などは比較的容易
に第３渚によって知られる可能性があったが、本発明場
合は、第２図の書込・２工程の彼、書込回路自＃−ヲ動
作しないように設定することが比較的容易な為、この種
の危険性も排除した有力なドアロック用ＩＣ１提供する
ことができる。又、本発明にかかわる工Ｃをキャッシュ
カードの如きものに組み込めば、上記電子口、７りと同
様の効果が得られる。

以上の説明では、不揮発性メモリとして主にＦＡＭＯ８
’ｉ例にとって説明したが、先にも記載した如く、ＭＮ
ＯＳ　、ＭＡＯ８、ポリＥｌｉヒユーズＲＯＭ　、接合
破壊型ＲＯＭ等プログラマブルなＲＯＭ等が使用できる
。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨ケ逸脱しない範囲で種々変更可
能であることはいうまでもないっ例えば、本実雄側の不
揮発性メモリはＭＯＢＦＢＴによるＫＰＲＯＭばかりで
なくバイポーラＩＣであるヒユーズＲＯＭ又はＰＭ接合
破壊型等のＦＲＯＭでもよいし、ＭＯ８ＬｍＦＲＯＭ又
これらの組合せであってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるワンチ、、プマイコ
ン、ゲートアレー、マスタースライス論理工Ｃ等に適用
した場合について説明したが、それに限定されるもので
はなく、例えばバイポーラリニアＩＣ又はロジック、Ｄ
Ａ／ＡＤ変挿用工Ｃ１音声合成工０．ＭＯ８ＲＡＭ＠少
なくとも、チ。

プ上にＦＲＯＭを有し、チップ毎に異なる仕様又は回路
？有する半導体集積回路とその製造に適用できる。

【図面の簡単な説明】

第１図は本発明の要部のＫＦＲＯＭによるＰＬＡ及びそ
の書込回路の構成図である。 第２図は本発明の実施例を示す製造プロセスの流れ図で
ある。

Claims (1)

1. 【特許請求の範囲】 １、　プログラム可能な不揮発性メモリ素子ケ論理回路
   における論理画数決定用素子として用いてなることを特
   徴とする半導体集積回路装置。 ２、特許請求の範囲第１項記載の集積回路装置において
   、上記不揮発性メモリは上記基板上においてプログラマ
   ブル・ロジック・アレイケ形成してなることを特徴とす
   るマスタースライス型半導体集積回路装置１． ３　素子製造後に半導体素子形成用基板上に搭載せる不
   揮発性メモリに所望の情報ヲ１き込むことによって、論
   理の一部を変更ないしは確定させるようにしたマスター
   スライス型半導体集積回路装置の製造方法。 ４、特許請求の範囲第３項記載の半導体集積回路の製造
   方法において、上記不揮発性メモリは上記基板上におい
   てプログラマブル・ロジック・アレイケ形成してなるこ
   とに％徴とするマスタースライス型半導体集積回路装置
   の製造方法。