JPH05268069A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05268069A JPH05268069A JP4204717A JP20471792A JPH05268069A JP H05268069 A JPH05268069 A JP H05268069A JP 4204717 A JP4204717 A JP 4204717A JP 20471792 A JP20471792 A JP 20471792A JP H05268069 A JPH05268069 A JP H05268069A
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- logic circuit
- output
- logic
- circuit
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 多段論理回路のそれぞれへのプログラムを可
能とする回路構成を提供する。 【構成】 ＰＬＡ（プログラマブル・ロジック・アレ
イ）などの不揮発性メモリ素子で構成した論理回路ＬＧ
1 と論理回路ＬＧ2 との間にスイッチＭＯＳＦＥＴＴ12
とスイッチＭＯＳＦＥＴＴ13とからなる結合手段を設
け、プログラム時すなわち書込み時に上記スイッチＭＯ
ＳＦＥＴＴ12およびスイッチＭＯＳＦＥＴＴ13をオフと
することにより、上記論理回路ＬＧ1 の出力と論理回路
ＬＧ2 の入力とを電気的に分離するようにした。
能とする回路構成を提供する。 【構成】 ＰＬＡ（プログラマブル・ロジック・アレ
イ）などの不揮発性メモリ素子で構成した論理回路ＬＧ
1 と論理回路ＬＧ2 との間にスイッチＭＯＳＦＥＴＴ12
とスイッチＭＯＳＦＥＴＴ13とからなる結合手段を設
け、プログラム時すなわち書込み時に上記スイッチＭＯ
ＳＦＥＴＴ12およびスイッチＭＯＳＦＥＴＴ13をオフと
することにより、上記論理回路ＬＧ1 の出力と論理回路
ＬＧ2 の入力とを電気的に分離するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、論理用半導体集積回路
装置、例えば少量多品種のカスタムないしセミカスタム
半導体集積回路装置に特に適する半導体集積回路装置に
関するものである。
装置、例えば少量多品種のカスタムないしセミカスタム
半導体集積回路装置に特に適する半導体集積回路装置に
関するものである。
【０００２】
【従来の技術】カスタムないしはセミカスタムＩＣ、Ｌ
ＳＩのような少量多品種のＩＣ、ＬＳＩを製造する技術
として、マスタースライス技術やゲートアレイ技術が知
られている。
ＳＩのような少量多品種のＩＣ、ＬＳＩを製造する技術
として、マスタースライス技術やゲートアレイ技術が知
られている。
【０００３】この種の技術は、例えば日経エレクトロニ
クス（１９８１．４．１３．１２２頁ないし１４４頁、
２０３頁ないし２１２頁）、電子技術（第２２巻第４号
１３３頁ないし１４０頁）に記載されている。この種の
技術に従うと、半導体基板上に予め適当な回路や素子が
形成され、その後これら回路間や素子間を接続するため
のアルミニウム層からなるような配線層のパターンが決
定される。
クス（１９８１．４．１３．１２２頁ないし１４４頁、
２０３頁ないし２１２頁）、電子技術（第２２巻第４号
１３３頁ないし１４０頁）に記載されている。この種の
技術に従うと、半導体基板上に予め適当な回路や素子が
形成され、その後これら回路間や素子間を接続するため
のアルミニウム層からなるような配線層のパターンが決
定される。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
方式でＩＣ等を製造しようとする場合、ほんの軽微な仕
様変更をする時でも配線パターン等を決定するためのマ
スクを新しく製作すると共に、そのマスクを使用する製
造工程よりも後の処理をしなければならない。
方式でＩＣ等を製造しようとする場合、ほんの軽微な仕
様変更をする時でも配線パターン等を決定するためのマ
スクを新しく製作すると共に、そのマスクを使用する製
造工程よりも後の処理をしなければならない。
【０００５】そのため、ほんの軽微な仕様差を有する非
常に多品種少量のＩＣ等を製造する場合であっても、そ
れぞれの仕様毎に別のマスクを作ることが必要となると
共に、製造に時間がかかった。また、比較的コスト高に
なった。
常に多品種少量のＩＣ等を製造する場合であっても、そ
れぞれの仕様毎に別のマスクを作ることが必要となると
共に、製造に時間がかかった。また、比較的コスト高に
なった。
【０００６】なお、以下の説明でマスタースライス型半
導体集積回路装置とは、ほとんどの工程を共通にして一
部の工程、例えばＡｌ配線工程を各所望の個別仕様で行
うことによって、複数の仕様を持つようにした半導体集
積回路装置全てを意味するものとする。
導体集積回路装置とは、ほとんどの工程を共通にして一
部の工程、例えばＡｌ配線工程を各所望の個別仕様で行
うことによって、複数の仕様を持つようにした半導体集
積回路装置全てを意味するものとする。
【０００７】従って、本発明の一つの目的は、個々の半
導体集積回路毎に異なる仕様を有する低コストのＩＣ、
ＬＳＩを提供することにある。
導体集積回路毎に異なる仕様を有する低コストのＩＣ、
ＬＳＩを提供することにある。
【０００８】また、本発明の一つの目的は、プロセスに
起因するばらつき・不良等に対応して最適の特性を選択
できるＩＣ、ＬＳＩを提供することにある。
起因するばらつき・不良等に対応して最適の特性を選択
できるＩＣ、ＬＳＩを提供することにある。
【０００９】また、本発明の一つの目的は、プロセスに
起因するばらつき・不良等に対応して最適の特性を選択
できるマスタースライス方式のＩＣ、ＬＳＩを提供する
ことにある。
起因するばらつき・不良等に対応して最適の特性を選択
できるマスタースライス方式のＩＣ、ＬＳＩを提供する
ことにある。
【００１０】また、本発明の一つの目的は、仕様の変更
に対して迅速に対応でき、所望の特性を有する半導体集
積回路を提供することにある。
に対して迅速に対応でき、所望の特性を有する半導体集
積回路を提供することにある。
【００１１】また、本発明の一つの目的は、同一ウエハ
より仕様の相異する半導体集積回路を容易に製造しうる
手段を提供することにある。
より仕様の相異する半導体集積回路を容易に製造しうる
手段を提供することにある。
【００１２】また、本発明の一つの目的は、半導体集積
回路をより広い分野に応用できる製造技術を提供するこ
とにある。
回路をより広い分野に応用できる製造技術を提供するこ
とにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】すなわち、複数の論理函数決定素子を備
え、かかる複数の論理函数決定素子がプログラム可能な
不揮発性メモリ素子から構成されてなる第１論理回路
と、複数の論理函数決定素子を備え、かかる複数の論理
函数決定素子がプログラム可能な不揮発性メモリ素子か
ら構成されてなり、前記第１論理回路の出力を入力とし
て受ける第２論理回路と、前記第１論理回路の出力と前
記第２論理回路の入力との間に設けられ、少なくとも前
記第１論理回路と前記第２論理回路の前記プログラム可
能な不揮発性メモリ素子がプログラムされる時に前記第
１論理回路の出力と前記第２論理回路の入力とを切離す
ように制御される結合手段と、前記第１論理回路と前記
第２論理回路の前記プログラム可能な不揮発性メモリ素
子へのデータ信号のプログラムおよび前記結合手段の動
作を制御する制御手段とを備えてなる半導体集積回路装
置とするものである。
え、かかる複数の論理函数決定素子がプログラム可能な
不揮発性メモリ素子から構成されてなる第１論理回路
と、複数の論理函数決定素子を備え、かかる複数の論理
函数決定素子がプログラム可能な不揮発性メモリ素子か
ら構成されてなり、前記第１論理回路の出力を入力とし
て受ける第２論理回路と、前記第１論理回路の出力と前
記第２論理回路の入力との間に設けられ、少なくとも前
記第１論理回路と前記第２論理回路の前記プログラム可
能な不揮発性メモリ素子がプログラムされる時に前記第
１論理回路の出力と前記第２論理回路の入力とを切離す
ように制御される結合手段と、前記第１論理回路と前記
第２論理回路の前記プログラム可能な不揮発性メモリ素
子へのデータ信号のプログラムおよび前記結合手段の動
作を制御する制御手段とを備えてなる半導体集積回路装
置とするものである。
【００１６】
【作用】上記した手段によれば、第１論理回路の出力と
第２論理回路の入力との間に前者の出力と後者の入力と
を切離すように制御される結合手段を設けることによ
り、第１論理回路、第２論理回路のそれぞれへのプログ
ラムが可能となる。
第２論理回路の入力との間に前者の出力と後者の入力と
を切離すように制御される結合手段を設けることによ
り、第１論理回路、第２論理回路のそれぞれへのプログ
ラムが可能となる。
【００１７】
【実施例】以下、実施例に従って本発明の説明を行う。
図２は、本発明に関わる半導体集積回路装置の製造工程
の概略を示すフロー図である。
図２は、本発明に関わる半導体集積回路装置の製造工程
の概略を示すフロー図である。
【００１８】同図において、共通前工程・１は、一般の
２層多結晶Ｓｉ配線プロセスの表面酸化からＡｌ配線形
成前までの工程を示す。Ａｌ配線形成は、Ａｌ蒸着から
不要なＡｌを除去する工程までを示す。この工程で、各
個別のパターンを有するマスクを使ってフォトエッチン
グすることにより、同一の工程を経たウエハより所望の
動作特性を有するＩＣを得ることができる。
２層多結晶Ｓｉ配線プロセスの表面酸化からＡｌ配線形
成前までの工程を示す。Ａｌ配線形成は、Ａｌ蒸着から
不要なＡｌを除去する工程までを示す。この工程で、各
個別のパターンを有するマスクを使ってフォトエッチン
グすることにより、同一の工程を経たウエハより所望の
動作特性を有するＩＣを得ることができる。
【００１９】また、この時の配線材料は、Ａｌの他にモ
リブデン・シリサイド等Ａｌ以外の材料を使ってもよ
い。共通前工程・２は、ファイナル・パッシベーション
形成、パッド部の穴あけ等の工程を示す。Ａｌボンディ
ング・パッドの穴あけ終了後、ウエハ状態での個別ＩＣ
の電気的特性を調べるために、各ＩＣ毎にウエハ状態で
電気的テストを行う。
リブデン・シリサイド等Ａｌ以外の材料を使ってもよ
い。共通前工程・２は、ファイナル・パッシベーション
形成、パッド部の穴あけ等の工程を示す。Ａｌボンディ
ング・パッドの穴あけ終了後、ウエハ状態での個別ＩＣ
の電気的特性を調べるために、各ＩＣ毎にウエハ状態で
電気的テストを行う。
【００２０】本実施例では、論理回路の一部をＭＯＳＦ
ＥＴを用いたＥＰＲＯＭにより構成しているため、テス
トを実行する前に所望の動作をするようにプログラムし
ておく必要がある。このプログラムすなわちＥＰＲＯＭ
への書込みは、ウエハテストを行うプローバ（測定器）
によって書込むと便利である。電気的特性を測定した
後、先に書き込んだプログラムを消去する。消去は紫外
線による。
ＥＴを用いたＥＰＲＯＭにより構成しているため、テス
トを実行する前に所望の動作をするようにプログラムし
ておく必要がある。このプログラムすなわちＥＰＲＯＭ
への書込みは、ウエハテストを行うプローバ（測定器）
によって書込むと便利である。電気的特性を測定した
後、先に書き込んだプログラムを消去する。消去は紫外
線による。
【００２１】共通後工程は、ウエハをチップに切り出す
工程からパッケージ工程までを示す。この工程の後、再
び所望の論理動作をさせるために所定のプログラム情報
を上記ＥＰＲＯＭ部に書込み、同時にファイナルテス
ト、すなわちＩＣの電気的特性のテストを行い、最終製
品となる。
工程からパッケージ工程までを示す。この工程の後、再
び所望の論理動作をさせるために所定のプログラム情報
を上記ＥＰＲＯＭ部に書込み、同時にファイナルテス
ト、すなわちＩＣの電気的特性のテストを行い、最終製
品となる。
【００２２】図１は、本実施例の回路図である。同図に
おいて、ＬＧ1 、ＬＧ2 は論理回路である。論理回路Ｌ
Ｇ1 は、マトリクス配置されたプログラム可能な論理函
数決定素子Ｍ11、バーＭ11ないしＭnm、バーＭnmと、複
数の入力線（ワード線）Ｗ1、バーＷ1 ないしＷm 、バ
ーＷm と、複数の出力線（データ線）Ｄ1 ないしＤnと
から構成されている。同様に、論理回路ＬＧ2 は、プロ
グラム可能な複数の論理函数決定素子ｍ11ないしｍ
nmと、入力線ｗ1 ないしｗn と、複数の出力線ｄ1ない
しｄm とから構成されている。
おいて、ＬＧ1 、ＬＧ2 は論理回路である。論理回路Ｌ
Ｇ1 は、マトリクス配置されたプログラム可能な論理函
数決定素子Ｍ11、バーＭ11ないしＭnm、バーＭnmと、複
数の入力線（ワード線）Ｗ1、バーＷ1 ないしＷm 、バ
ーＷm と、複数の出力線（データ線）Ｄ1 ないしＤnと
から構成されている。同様に、論理回路ＬＧ2 は、プロ
グラム可能な複数の論理函数決定素子ｍ11ないしｍ
nmと、入力線ｗ1 ないしｗn と、複数の出力線ｄ1ない
しｄm とから構成されている。
【００２３】論理回路ＬＧ1 およびＬＧ2 における論理
函数決定素子は、特に制限されないが、この実施例では
ＦＡＭＯＳトランジスタにより構成される。ＦＡＭＯＳ
トランジスタは、予め比較的低いしきい値電圧を持ち、
後で説明するようなプログラム時に書込み電圧が加えら
れることによって、高いしきい値電圧を持つようにな
る。高いしきい値電圧を持つＦＡＭＯＳトランジスタ
は、そのゲートに読出しレベルを持つ電圧が加えられて
もオフ状態を維持し、従ってそれが存在しないことと等
価になる。論理回路ＬＧ1 およびＬＧ2 は、ＰＬＡ（プ
ログラマブル・ロジック・アレイ）を構成する。
函数決定素子は、特に制限されないが、この実施例では
ＦＡＭＯＳトランジスタにより構成される。ＦＡＭＯＳ
トランジスタは、予め比較的低いしきい値電圧を持ち、
後で説明するようなプログラム時に書込み電圧が加えら
れることによって、高いしきい値電圧を持つようにな
る。高いしきい値電圧を持つＦＡＭＯＳトランジスタ
は、そのゲートに読出しレベルを持つ電圧が加えられて
もオフ状態を維持し、従ってそれが存在しないことと等
価になる。論理回路ＬＧ1 およびＬＧ2 は、ＰＬＡ（プ
ログラマブル・ロジック・アレイ）を構成する。
【００２４】ＤＲ1 ないしＤＲn は出力線駆動回路であ
り、論理回路ＬＧ1 内のＦＡＭＯＳトランジスタに所望
データを書込むべき時、ほぼ０ボルトのロウレベルまた
はほぼ書込み電圧Ｖppのレベルのハイレベルを出力す
る。出力線駆動回路ＤＲ1 ないしＤＲn は、論理回路Ｌ
Ｇ1 から通常の出力レベルの信号を出力させるべき時、
出力線Ｄ1 ないしＤn に対してバイアス電圧を与えるた
めの負荷素子を含む。負荷素子は、例えば出力線駆動回
路ＤＲ1 に示されているように、電源端子Ｖccと出力線
Ｄ1 との間に直列接続されたスイッチＭＯＳＦＥＴＴ7
と、ゲート・ソースが結合されたディプレッションＭＯ
ＳＦＥＴＴ6 とから構成される。
り、論理回路ＬＧ1 内のＦＡＭＯＳトランジスタに所望
データを書込むべき時、ほぼ０ボルトのロウレベルまた
はほぼ書込み電圧Ｖppのレベルのハイレベルを出力す
る。出力線駆動回路ＤＲ1 ないしＤＲn は、論理回路Ｌ
Ｇ1 から通常の出力レベルの信号を出力させるべき時、
出力線Ｄ1 ないしＤn に対してバイアス電圧を与えるた
めの負荷素子を含む。負荷素子は、例えば出力線駆動回
路ＤＲ1 に示されているように、電源端子Ｖccと出力線
Ｄ1 との間に直列接続されたスイッチＭＯＳＦＥＴＴ7
と、ゲート・ソースが結合されたディプレッションＭＯ
ＳＦＥＴＴ6 とから構成される。
【００２５】ＤＷ1 、バーＤＷ1 ないしＤＷm 、バーＤ
Ｗm は入力線駆動回路であり、論理回路ＬＧ1 内のＦＡ
ＭＯＳトランジスタに所望データを書込むべき時、ほぼ
０ボルトのロウレベルまたはほぼ書込み電圧Ｖppのレベ
ルのハイレベルを出力し、論理回路ＬＧ1 から通常の出
力レベルの信号を出力させるべき時、ほぼ０ボルトのロ
ウレベルまたはほぼ電源電圧Ｖccのレベルのハイレベル
を出力する。
Ｗm は入力線駆動回路であり、論理回路ＬＧ1 内のＦＡ
ＭＯＳトランジスタに所望データを書込むべき時、ほぼ
０ボルトのロウレベルまたはほぼ書込み電圧Ｖppのレベ
ルのハイレベルを出力し、論理回路ＬＧ1 から通常の出
力レベルの信号を出力させるべき時、ほぼ０ボルトのロ
ウレベルまたはほぼ電源電圧Ｖccのレベルのハイレベル
を出力する。
【００２６】入力線駆動回路ＤＷ1 、バーＤＷ1 ないし
ＤＷm 、バーＤＷm の入力側に配置されたＭＯＳＦＥＴ
Ｔ25ないしＴ28は、切替えゲートを構成している。論理
回路ＬＧ1 から通常の出力レベルの信号を出力させるべ
き時は、ＭＯＳＦＥＴＴ25ないしＴ26をオン状態にさせ
るように制御信号バーＷＥがハイレベルにされる。
ＤＷm 、バーＤＷm の入力側に配置されたＭＯＳＦＥＴ
Ｔ25ないしＴ28は、切替えゲートを構成している。論理
回路ＬＧ1 から通常の出力レベルの信号を出力させるべ
き時は、ＭＯＳＦＥＴＴ25ないしＴ26をオン状態にさせ
るように制御信号バーＷＥがハイレベルにされる。
【００２７】従って、この時は、同一半導体チップ上に
形成される図示しない信号形成回路から出力される信号
が端子Ｉ1 ないしＩm およびＭＯＳＦＥＴＴ25ないしＴ
26を介して入力線駆動回路に供給される。論理回路ＬＧ
1 内のＦＡＭＯＳトランジスタのしきい値電圧を適当に
制御ないしは変更すべき時は、ＭＯＳＦＥＴＴ27ないし
Ｔ28をオン状態にさせるように制御信号バーＷＥがロウ
レベルにされる。この時は、シフトレジスタＳＲ2 の出
力信号が入力線駆動回路に供給される。
形成される図示しない信号形成回路から出力される信号
が端子Ｉ1 ないしＩm およびＭＯＳＦＥＴＴ25ないしＴ
26を介して入力線駆動回路に供給される。論理回路ＬＧ
1 内のＦＡＭＯＳトランジスタのしきい値電圧を適当に
制御ないしは変更すべき時は、ＭＯＳＦＥＴＴ27ないし
Ｔ28をオン状態にさせるように制御信号バーＷＥがロウ
レベルにされる。この時は、シフトレジスタＳＲ2 の出
力信号が入力線駆動回路に供給される。
【００２８】論理回路ＬＧ1 の出力線Ｄ1 ないしＤ
n は、スイッチＭＯＳＦＥＴＴ12ないしＴ13を介して論
理回路ＬＧ2 の入力線ｗ1 ないしｗn に結合されてい
る。スイッチＭＯＳＦＥＴＴ12ないしＴ13は、制御信号
φcoによってスイッチ制御され、論理回路ＬＧ1 から通
常のレベルの信号を出力させるべき時オン状態にされ
る。スイッチＭＯＳＦＥＴＴ12ないしＴ13は、論理回路
ＬＧ1 およびＬＧ2 のＦＡＭＯＳトランジスタのしきい
値電圧を制御すべき時オフ状態にされる。
n は、スイッチＭＯＳＦＥＴＴ12ないしＴ13を介して論
理回路ＬＧ2 の入力線ｗ1 ないしｗn に結合されてい
る。スイッチＭＯＳＦＥＴＴ12ないしＴ13は、制御信号
φcoによってスイッチ制御され、論理回路ＬＧ1 から通
常のレベルの信号を出力させるべき時オン状態にされ
る。スイッチＭＯＳＦＥＴＴ12ないしＴ13は、論理回路
ＬＧ1 およびＬＧ2 のＦＡＭＯＳトランジスタのしきい
値電圧を制御すべき時オフ状態にされる。
【００２９】論理回路ＬＧ2 の入力線ｗ1 ないしｗn に
は、駆動回路ｄｗ1 ないしｄｗn が結合されており、出
力線ｄ1 ないしｄm には、駆動回路ｄｒ1 ないしｄｒm
が結合されている。駆動回路ｄｒ1 ないしｄｒm は、論
理回路ＬＧ2 から通常のレベルの信号を出力させるべき
時に出力線ｄ1 ないしｄm にほぼ電源電圧Ｖccのレベル
のバイアス電圧を供給するためのスイッチＭＯＳＦＥＴ
Ｔ14およびディプレッションＭＯＳＦＥＴＴ16からなる
負荷素子を含む。
は、駆動回路ｄｗ1 ないしｄｗn が結合されており、出
力線ｄ1 ないしｄm には、駆動回路ｄｒ1 ないしｄｒm
が結合されている。駆動回路ｄｒ1 ないしｄｒm は、論
理回路ＬＧ2 から通常のレベルの信号を出力させるべき
時に出力線ｄ1 ないしｄm にほぼ電源電圧Ｖccのレベル
のバイアス電圧を供給するためのスイッチＭＯＳＦＥＴ
Ｔ14およびディプレッションＭＯＳＦＥＴＴ16からなる
負荷素子を含む。
【００３０】論理回路ＬＧ1 の入力線ｗ1 とバーｗ1 は
対とされ、同様にｗm とバーｗm は対とされる。論理回
路ＬＧ1 から通常のレベルの信号を出力させるべき時
は、それぞれの対の入力線には、入力線駆動回路Ｄ
Ｗ1 、バーＤＷ1 ないしＤＷm 、バーＤＷm を介して端
子Ｉ1 ないしＩm に供給される信号と対応された真およ
び相補レベルの信号が供給される。
対とされ、同様にｗm とバーｗm は対とされる。論理回
路ＬＧ1 から通常のレベルの信号を出力させるべき時
は、それぞれの対の入力線には、入力線駆動回路Ｄ
Ｗ1 、バーＤＷ1 ないしＤＷm 、バーＤＷm を介して端
子Ｉ1 ないしＩm に供給される信号と対応された真およ
び相補レベルの信号が供給される。
【００３１】論理回路における論理函数決定素子として
のそれぞれのＦＡＭＯＳトランジスタは、後で説明する
ような書込み動作によってそれぞれのしきい値電圧が制
御される。出力線Ｄ1 を端子Ｉ1 の信号にのみ対応させ
るべき時は、Ｍ11とバーＭ11のうちの一方のみが高しき
い値電圧にされ、他方が低しきい値電圧のままにされ
る。出力線Ｄ1 に結合された残りのＦＡＭＯＳトランジ
スタは、高しきい値電圧にされる。
のそれぞれのＦＡＭＯＳトランジスタは、後で説明する
ような書込み動作によってそれぞれのしきい値電圧が制
御される。出力線Ｄ1 を端子Ｉ1 の信号にのみ対応させ
るべき時は、Ｍ11とバーＭ11のうちの一方のみが高しき
い値電圧にされ、他方が低しきい値電圧のままにされ
る。出力線Ｄ1 に結合された残りのＦＡＭＯＳトランジ
スタは、高しきい値電圧にされる。
【００３２】この場合、高しきい値電圧が入力線ｗ1 、
バーｗ1 ないしｗm 、バーｗm に加えられる読出しレベ
ルのハイレベルよりも大きい値にされることによって、
高しきい値電圧を持つＦＡＭＯＳトランジスタは、オフ
状態を維持し、スイッチ動作を行わない。低しきい値電
圧のＦＡＭＯＳトランジスタは、そのゲートに加えられ
る信号によってスイッチ動作をする。
バーｗ1 ないしｗm 、バーｗm に加えられる読出しレベ
ルのハイレベルよりも大きい値にされることによって、
高しきい値電圧を持つＦＡＭＯＳトランジスタは、オフ
状態を維持し、スイッチ動作を行わない。低しきい値電
圧のＦＡＭＯＳトランジスタは、そのゲートに加えられ
る信号によってスイッチ動作をする。
【００３３】従って、上記のようにＭ11とバーＭ11の一
方のみを低しきい値電圧にすると、出力線Ｄ1 は端子Ｉ
1 の信号が所定レベルされた時だけロウレベルにされ
る。一般のアドレスデコーダと同様に、端子Ｉ1 ないし
Ｉm に加わる信号の組合せのうちの所定の組合せの時の
み出力線Ｄ1 をロウレベルにさせるためには、Ｍ11とバ
ーＭ11、Ｍ1mとバーＭ1mのような対のＦＡＭＯＳトラン
ジスタの一方が低しきい値電圧のままにされ、他方が高
しきい値電圧にされる。
方のみを低しきい値電圧にすると、出力線Ｄ1 は端子Ｉ
1 の信号が所定レベルされた時だけロウレベルにされ
る。一般のアドレスデコーダと同様に、端子Ｉ1 ないし
Ｉm に加わる信号の組合せのうちの所定の組合せの時の
み出力線Ｄ1 をロウレベルにさせるためには、Ｍ11とバ
ーＭ11、Ｍ1mとバーＭ1mのような対のＦＡＭＯＳトラン
ジスタの一方が低しきい値電圧のままにされ、他方が高
しきい値電圧にされる。
【００３４】論理回路ＬＧ1 、ＬＧ2 を通常動作させる
場合、論理回路ＬＧ1 の各出力線Ｄ1 ないしＤn のそれ
ぞれの出力レベルは、端子Ｉ1 ないしＩm の信号によっ
て、ほぼ０ボルトのロウレベルまたはほぼ電源電圧Ｖcc
のレベルのハイレベルにされ、論理回路ＬＧ2 の各出力
線ｄ1 ないしｄm の出力レベルは、論理回路ＬＧ1 から
供給される信号に応答して同様にロウレベルまたはハイ
レベルにされる。
場合、論理回路ＬＧ1 の各出力線Ｄ1 ないしＤn のそれ
ぞれの出力レベルは、端子Ｉ1 ないしＩm の信号によっ
て、ほぼ０ボルトのロウレベルまたはほぼ電源電圧Ｖcc
のレベルのハイレベルにされ、論理回路ＬＧ2 の各出力
線ｄ1 ないしｄm の出力レベルは、論理回路ＬＧ1 から
供給される信号に応答して同様にロウレベルまたはハイ
レベルにされる。
【００３５】図示の実施例の回路は、論理回路ＬＧ1 、
ＬＧ2 のＦＡＭＯＳトランジスタのしきい値電圧を制御
するために、上記したような種々の駆動回路と共に、制
御回路ＣＣ、シフトレジスタＳＲ1 、ＳＲ2 、Ｓｒ1 、
Ｓｒ2 、フリップフロップ回路Ｆ1 、Ｆ2 を含む。
ＬＧ2 のＦＡＭＯＳトランジスタのしきい値電圧を制御
するために、上記したような種々の駆動回路と共に、制
御回路ＣＣ、シフトレジスタＳＲ1 、ＳＲ2 、Ｓｒ1 、
Ｓｒ2 、フリップフロップ回路Ｆ1 、Ｆ2 を含む。
【００３６】シフトレジスタＳＲ2 およびＳｒ2 には、
ＩＣの外部端子Ｄinを介してＦＡＭＯＳトランジスタの
しきい値電圧を制御するためのデータ信号が供給され
る。外部端子Ｄinに供給される直列データ信号は、シフ
トレジスタＳＲ2 またはＳｒ2によって並列データ信号
に変換される。この構成に従うと、ＩＣの外部端子の大
幅な増加を防ぐことができるようになると共に、ＦＡＭ
ＯＳトランジスタのしきい値電圧の制御動作、すなわち
書込み動作を高速化することができる。
ＩＣの外部端子Ｄinを介してＦＡＭＯＳトランジスタの
しきい値電圧を制御するためのデータ信号が供給され
る。外部端子Ｄinに供給される直列データ信号は、シフ
トレジスタＳＲ2 またはＳｒ2によって並列データ信号
に変換される。この構成に従うと、ＩＣの外部端子の大
幅な増加を防ぐことができるようになると共に、ＦＡＭ
ＯＳトランジスタのしきい値電圧の制御動作、すなわち
書込み動作を高速化することができる。
【００３７】制御回路ＣＣは、ＩＣの外部端子を介して
書込み電圧Ｖppおよび周期パルスを受ける。制御回路Ｃ
Ｃは、書込み電圧Ｖppが供給されていない時、シフトレ
ジスタＳＲ1 およびＳｒ2 をリセット状態に維持させる
パルス信号φOR、およびフリップフロップ回路Ｆ1 、Ｆ
2 をリセット状態に維持させるパルス信号Ｒをそれぞれ
出力している。
書込み電圧Ｖppおよび周期パルスを受ける。制御回路Ｃ
Ｃは、書込み電圧Ｖppが供給されていない時、シフトレ
ジスタＳＲ1 およびＳｒ2 をリセット状態に維持させる
パルス信号φOR、およびフリップフロップ回路Ｆ1 、Ｆ
2 をリセット状態に維持させるパルス信号Ｒをそれぞれ
出力している。
【００３８】この時においては、またパルス信号φwt、
φwtはロウレベルに維持され、パルス信号φLC、φCO、
バーＷＥはハイレベルに維持されている。従って、この
時においては、出力駆動回路ＤＲ1 におけるＭＯＳＦＥ
ＴＴ2 、Ｔ3 はオフ状態に維持される。
φwtはロウレベルに維持され、パルス信号φLC、φCO、
バーＷＥはハイレベルに維持されている。従って、この
時においては、出力駆動回路ＤＲ1 におけるＭＯＳＦＥ
ＴＴ2 、Ｔ3 はオフ状態に維持される。
【００３９】入力駆動回路ＤＷ1 、バーＤＷ1 ないしＤ
Ｗm 、バーＤＷm のディプレッションＭＯＳＦＥＴＴ9
は、フリップフロップ回路Ｆ1 から出力される反転信号
（バーＱ）によって良好にオン状態にされる。そのた
め、入力駆動回路ＤＷ1 、バーＤＷ1 ないしＤＷm 、バ
ーＤＷm 内のＭＯＳＦＥＴＴ10、Ｔ11から構成されたイ
ンバータ回路の出力がＭＯＳＦＥＴＴ9 を介して対応す
る入力線Ｗ1 、バーＷ1ないしＤＷm 、バーＤＷm に供
給される。
Ｗm 、バーＤＷm のディプレッションＭＯＳＦＥＴＴ9
は、フリップフロップ回路Ｆ1 から出力される反転信号
（バーＱ）によって良好にオン状態にされる。そのた
め、入力駆動回路ＤＷ1 、バーＤＷ1 ないしＤＷm 、バ
ーＤＷm 内のＭＯＳＦＥＴＴ10、Ｔ11から構成されたイ
ンバータ回路の出力がＭＯＳＦＥＴＴ9 を介して対応す
る入力線Ｗ1 、バーＷ1ないしＤＷm 、バーＤＷm に供
給される。
【００４０】制御回路ＣＣは、また、書込み電圧Ｖppを
検出する検出回路およびその検出回路によって動作が制
御される適当な順序回路を含む。これに応じて、制御回
路ＣＣは、書込み電圧Ｖppが供給された時、同期信号φ
SSに同期した種々のパルス信号を形成する。
検出する検出回路およびその検出回路によって動作が制
御される適当な順序回路を含む。これに応じて、制御回
路ＣＣは、書込み電圧Ｖppが供給された時、同期信号φ
SSに同期した種々のパルス信号を形成する。
【００４１】次に上記図１の回路の書込み動作を説明す
る。
る。
【００４２】同図において、書込み電圧Ｖpp端子にほぼ
２５ボルトのような書込み電圧が印加されると、制御回
路ＣＣは書込み電圧Ｖppの立ち上がりを検出することに
よって、所定パルス幅のオールセット信号をシフトレジ
スタＳＲ1 に出力する。同時に定常的な“０”レベルに
されている書込タイミング制御クロックφWTを定常的な
“１”レベルにする。また、負荷制御信号φLCが“０”
レベルにされる。また、カットオフスイッチ制御信号φ
COが“０”レベルに設定される。また、バーＷＥがロー
レベルにされる。
２５ボルトのような書込み電圧が印加されると、制御回
路ＣＣは書込み電圧Ｖppの立ち上がりを検出することに
よって、所定パルス幅のオールセット信号をシフトレジ
スタＳＲ1 に出力する。同時に定常的な“０”レベルに
されている書込タイミング制御クロックφWTを定常的な
“１”レベルにする。また、負荷制御信号φLCが“０”
レベルにされる。また、カットオフスイッチ制御信号φ
COが“０”レベルに設定される。また、バーＷＥがロー
レベルにされる。
【００４３】その後、次のような動作手段に従って、ま
ず、その論理回路ＬＧ1 への書込みが行われる。
ず、その論理回路ＬＧ1 への書込みが行われる。
【００４４】(1) データ入力端子Ｄinにデータを直列に
供給すると共に、そのデータに同期した同期信号φSSを
同期端子に供給することによって、制御回路ＣＣからシ
フトパルスφS2を出力させる。これによって、シフトレ
ジスタＳＲ2 にシーケンスデータがセットされる。
供給すると共に、そのデータに同期した同期信号φSSを
同期端子に供給することによって、制御回路ＣＣからシ
フトパルスφS2を出力させる。これによって、シフトレ
ジスタＳＲ2 にシーケンスデータがセットされる。
【００４５】(2) シフトレジスタＳＲ2 内の全ての位置
にデータがセットされた後の同期信号φSSと同期してフ
リップフロップ回路Ｆ1 の出力バーＱを“０”にさせる
と共に、シフトレジスタＳＲ1 の１ビット目の出力Ｑ11
を“０”にさせるパルス信号ＳおよびφS1が制御回路Ｃ
Ｃから出力される。これにより、全てのワード線対のど
ちらか一方が高電位となり、データ線Ｄ1 は選択可能と
なる。
にデータがセットされた後の同期信号φSSと同期してフ
リップフロップ回路Ｆ1 の出力バーＱを“０”にさせる
と共に、シフトレジスタＳＲ1 の１ビット目の出力Ｑ11
を“０”にさせるパルス信号ＳおよびφS1が制御回路Ｃ
Ｃから出力される。これにより、全てのワード線対のど
ちらか一方が高電位となり、データ線Ｄ1 は選択可能と
なる。
【００４６】(3) 同期信号φSSの適当なタイミング、例
えば立下りに同期して書込みタイミング制御パルスφWT
を“０”にする。シフトレジスタＳＲ1 の１ビット目の
出力Ｑ11が“０”にされているので、データ線Ｄ1 は、
パルスφWTが“０”にされることによって高電位にされ
る。その結果、データ線Ｄ1 に設定された全てのメモリ
セルが所望の状態に設定される。すなわち、書込みが行
われる。
えば立下りに同期して書込みタイミング制御パルスφWT
を“０”にする。シフトレジスタＳＲ1 の１ビット目の
出力Ｑ11が“０”にされているので、データ線Ｄ1 は、
パルスφWTが“０”にされることによって高電位にされ
る。その結果、データ線Ｄ1 に設定された全てのメモリ
セルが所望の状態に設定される。すなわち、書込みが行
われる。
【００４７】(4) 以上の後、第２のデータ線Ｄ2 に接続
されたメモリセルに書込まれるべきシリーズデータが再
びシフトレジスタＳＲ2 に入力される。
されたメモリセルに書込まれるべきシリーズデータが再
びシフトレジスタＳＲ2 に入力される。
【００４８】(5) 上記(2) と同様の動作により、シフト
レジスタＳＲ1 の出力Ｑ2 を“０”にする。
レジスタＳＲ1 の出力Ｑ2 を“０”にする。
【００４９】(6) 上記(3) と同様の動作により、データ
線Ｄ2 に接続されたメモリセルへの書込みが行われる。
線Ｄ2 に接続されたメモリセルへの書込みが行われる。
【００５０】(7) 以下同様の繰り返しで、全てのデータ
線に接続されたメモリセルへの書込みが完了する。
線に接続されたメモリセルへの書込みが完了する。
【００５１】(8) 論理回路ＬＧ1 における全てのメモリ
セルへの書込み完了の後、制御回路ＣＣは、同期信号φ
SSが再び供給されるとフリップフロップＦ1 にセット信
号を、シフトレジスタＳＲ1 にオールリセット信号をそ
れぞれ出力する。書込みタイミング制御クロックφWTが
定常的な“０”レベルにされ、バーＷＥがハイレベルに
される。
セルへの書込み完了の後、制御回路ＣＣは、同期信号φ
SSが再び供給されるとフリップフロップＦ1 にセット信
号を、シフトレジスタＳＲ1 にオールリセット信号をそ
れぞれ出力する。書込みタイミング制御クロックφWTが
定常的な“０”レベルにされ、バーＷＥがハイレベルに
される。
【００５２】(9) 以上の後、論理回路ＬＧ1 と同様の動
作により、論理回路ＬＧ2 の書込みが行われる。
作により、論理回路ＬＧ2 の書込みが行われる。
【００５３】(10)書込み電圧Ｖppがローレベルにされる
と、その立下りが検出されることによって、シフトレジ
スタＳＲ2 の出力バーＱ2 がセット、シフトレジスタＳ
ｒ1 の出力ｑ11ないしｑ1mがリセットされる。
と、その立下りが検出されることによって、シフトレジ
スタＳＲ2 の出力バーＱ2 がセット、シフトレジスタＳ
ｒ1 の出力ｑ11ないしｑ1mがリセットされる。
【００５４】(11)書込みタイミング制御クロックφWTが
定常的な“０”にされ、カット用ＭＯＳＦＥＴがオンに
されることによって、読出しが可能となる。ここで、読
出し動作は前記のような入力端子Ｉ1 ないしＩm 、出力
端子Ｏ1 ないしＯm により通常のＰＬＡと全く同様に行
われる。
定常的な“０”にされ、カット用ＭＯＳＦＥＴがオンに
されることによって、読出しが可能となる。ここで、読
出し動作は前記のような入力端子Ｉ1 ないしＩm 、出力
端子Ｏ1 ないしＯm により通常のＰＬＡと全く同様に行
われる。
【００５５】すなわち、入力端子Ｉ1 ないしＩm に加え
られた信号により、論理回路ＬＧ１の各データ線Ｄ１
ないしＤn の電位が決定され、その電位が論理回路ＬＧ
2 へ出力される。論理回路ＬＧ2 では、同様に各データ
線ｄ1 ないしｄm の電位が決定され、上記２段ＲＯＭの
出力信号として、出力端子Ｏ1 ないしＯm から出力され
る。
られた信号により、論理回路ＬＧ１の各データ線Ｄ１
ないしＤn の電位が決定され、その電位が論理回路ＬＧ
2 へ出力される。論理回路ＬＧ2 では、同様に各データ
線ｄ1 ないしｄm の電位が決定され、上記２段ＲＯＭの
出力信号として、出力端子Ｏ1 ないしＯm から出力され
る。
【００５６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５７】前記実施例では、不揮発性メモリとして主
にＦＡＭＯＳを例にとって説明したが、ＭＯＳＦＥＴに
よるＥＰＲＯＭばかりでなく、バイポーラＩＣであるヒ
ューズＲＯＭまたはＰＮ接合破壊型等のＰＲＯＭでもよ
いし、ＭＯＳＦＥＴとこれらの組合せであってもよい。
にＦＡＭＯＳを例にとって説明したが、ＭＯＳＦＥＴに
よるＥＰＲＯＭばかりでなく、バイポーラＩＣであるヒ
ューズＲＯＭまたはＰＮ接合破壊型等のＰＲＯＭでもよ
いし、ＭＯＳＦＥＴとこれらの組合せであってもよい。
【００５８】以上の説明では主として本発明者によって
なされた発明をその利用分野であるワンチップマイコ
ン、ゲートアレイ、マスタースライス論理ＩＣ等に適用
した場合について説明したが、それに限定されるもので
はなく、例えばバイポーラリニアＩＣまたはロジックＩ
Ｃ、ＤＡ／ＡＤ変換用ＩＣ、音声合成ＩＣ、ＭＯＳＲＡ
Ｍ等、少なくともチップ上にＰＲＯＭを有し、チップ毎
に異なる仕様または回路を有する半導体集積回路装置と
その製造に適用できる。
なされた発明をその利用分野であるワンチップマイコ
ン、ゲートアレイ、マスタースライス論理ＩＣ等に適用
した場合について説明したが、それに限定されるもので
はなく、例えばバイポーラリニアＩＣまたはロジックＩ
Ｃ、ＤＡ／ＡＤ変換用ＩＣ、音声合成ＩＣ、ＭＯＳＲＡ
Ｍ等、少なくともチップ上にＰＲＯＭを有し、チップ毎
に異なる仕様または回路を有する半導体集積回路装置と
その製造に適用できる。
【００５９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６０】本発明によれば、マスタースライス型ＩＣ
において少量多品種の生産を容易、かつ迅速に行うこと
ができる。すなわち、例えばワンチップ・マイコンを例
にとれば、最大公約数の仕様は従来のマスタースライス
の工程で作りつけておき、それよりも多種にわたる仕様
はチップ上に作られたＥＰＲＯＭに最終的に所望の情報
を書き込むことによって実現できる。
において少量多品種の生産を容易、かつ迅速に行うこと
ができる。すなわち、例えばワンチップ・マイコンを例
にとれば、最大公約数の仕様は従来のマスタースライス
の工程で作りつけておき、それよりも多種にわたる仕様
はチップ上に作られたＥＰＲＯＭに最終的に所望の情報
を書き込むことによって実現できる。
【００６１】本発明の実施例では、２層多結晶シリコン
プロセスを使用しているため、チップ上に高速のダイナ
ミックＲＡＭ、精度の高いキャパシタ、高容量のスタッ
クド・キャパシタ、ＣＣＤ等を余分の工程を付加するこ
となく容易に作成することができる。
プロセスを使用しているため、チップ上に高速のダイナ
ミックＲＡＭ、精度の高いキャパシタ、高容量のスタッ
クド・キャパシタ、ＣＣＤ等を余分の工程を付加するこ
となく容易に作成することができる。
【００６２】また、いく分工程を付加して、ＥＥＰＲＯ
Ｍをチップ上に搭載することもできる。この場合は、電
気的に簡単に情報および半導体装置自体の仕様の変更が
行えるので非常に有用なものとなる。
Ｍをチップ上に搭載することもできる。この場合は、電
気的に簡単に情報および半導体装置自体の仕様の変更が
行えるので非常に有用なものとなる。
【００６３】次に、書込みシーケンスについては、実施
例において説明した如く、データ線毎にパラレルに行う
ので、１ビット毎に書込みしていたのに比較して、大幅
に書込み時間を低減することができる。
例において説明した如く、データ線毎にパラレルに行う
ので、１ビット毎に書込みしていたのに比較して、大幅
に書込み時間を低減することができる。
【００６４】また、本発明の製造方法においては、ウエ
ハテストでプロセスの影響を受けやすいパラメータを測
定した後、ある程度自由にプロセスのばらつきに合わせ
て最適の条件を選択することができる。
ハテストでプロセスの影響を受けやすいパラメータを測
定した後、ある程度自由にプロセスのばらつきに合わせ
て最適の条件を選択することができる。
【００６５】例えば予め抵抗値の異なる拡散抵抗を複数
作っておき、ウエハテストの結果に基づいて図２の書込
み・２の工程で最適の拡散抵抗を回路に取り込む、ある
いは不要なものをカットオフする等の処理が簡単に行え
るため、高精度の必要なＩＣ、ＬＳＩの製造に有効であ
る。
作っておき、ウエハテストの結果に基づいて図２の書込
み・２の工程で最適の拡散抵抗を回路に取り込む、ある
いは不要なものをカットオフする等の処理が簡単に行え
るため、高精度の必要なＩＣ、ＬＳＩの製造に有効であ
る。
【００６６】また、本発明の製造方法によれば、従来困
難であった１つのウエハ上に仕様の異なるＩＣを製作す
るのに適した手段を提供することができる。
難であった１つのウエハ上に仕様の異なるＩＣを製作す
るのに適した手段を提供することができる。
【００６７】すなわち、従来例えば１：１の露光装置に
より１つのウエハ上に仕様の異なる集積回路チップを製
作する場合、ほんの少しの仕様差でも少なくとも１つの
工程のマスクは、所望仕様に応じて１つのマスク基板上
に異なるパターンを持ったものとなり、マスクの製作上
に問題があった。
より１つのウエハ上に仕様の異なる集積回路チップを製
作する場合、ほんの少しの仕様差でも少なくとも１つの
工程のマスクは、所望仕様に応じて１つのマスク基板上
に異なるパターンを持ったものとなり、マスクの製作上
に問題があった。
【００６８】また、１０：１縮小露光の如く、レチクル
を用いて同様な多仕様のＩＣを製作する場合は、ステッ
ピングの途中でレチクルを複数の仕様に応じて取り換え
る必要があり、スループットが低下せざるを得なかっ
た。しかしながら、本発明によれば、最終的仕様の確定
はＩＣ、ＬＳＩ等がチップに分けられた後に行うことが
できるため、上記のような製作上の問題が伴わない。
を用いて同様な多仕様のＩＣを製作する場合は、ステッ
ピングの途中でレチクルを複数の仕様に応じて取り換え
る必要があり、スループットが低下せざるを得なかっ
た。しかしながら、本発明によれば、最終的仕様の確定
はＩＣ、ＬＳＩ等がチップに分けられた後に行うことが
できるため、上記のような製作上の問題が伴わない。
【００６９】また、本発明によれば、従来全く考えられ
なかった、同一ウエハより作られたＩＣであって、しか
もどれ１つとって見ても異なる仕様を有するものを安価
に供給することができ、例えば電子式ドアロック用Ｉ
Ｃ、ゲーム用ＩＣなどへ応用することができる。
なかった、同一ウエハより作られたＩＣであって、しか
もどれ１つとって見ても異なる仕様を有するものを安価
に供給することができ、例えば電子式ドアロック用Ｉ
Ｃ、ゲーム用ＩＣなどへ応用することができる。
【００７０】従来、個別製品毎に仕様の異なる場合など
は、外付けまたはチップ上のＥＰＲＯＭなどに個々に書
込む場合が多かったが、かかる方法では、例えばドアロ
ックの番号情報などは比較的容易に第三者によって知ら
れる可能性があった。
は、外付けまたはチップ上のＥＰＲＯＭなどに個々に書
込む場合が多かったが、かかる方法では、例えばドアロ
ックの番号情報などは比較的容易に第三者によって知ら
れる可能性があった。
【００７１】しかしながら、本発明の場合は、図２の書
込み・２工程の後、書込み回路自体を動作しないように
設定することが比較的容易なため、この種の危険性も排
除した有力なドアロック用ＩＣを提供することができ
る。
込み・２工程の後、書込み回路自体を動作しないように
設定することが比較的容易なため、この種の危険性も排
除した有力なドアロック用ＩＣを提供することができ
る。
【００７２】また、本発明に関わるＩＣをキャッシュカ
ードの如きものに組み込めば、上記電子ロックと同様の
効果が得られる。
ードの如きものに組み込めば、上記電子ロックと同様の
効果が得られる。
【図１】本発明の実施例であるＥＰＲＯＭによるＰＬＡ
およびその書込み回路の要部の構成図である。
およびその書込み回路の要部の構成図である。
【図２】本発明の実施例を示す製造プロセスのフロー図
である。
である。
ＣＣ 制御回路 ＬＧ1 論理回路 ＬＧ2 論理回路 Ｔ12 スイッチＭＯＳＦＥＴ Ｔ13 スイッチＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 複数の論理函数決定素子を備え、かかる
複数の論理函数決定素子がプログラム可能な不揮発性メ
モリ素子から構成されてなる第１論理回路と、 複数の論理函数決定素子を備え、かかる複数の論理函数
決定素子がプログラム可能な不揮発性メモリ素子から構
成されてなり、前記第１論理回路の出力を入力として受
ける第２論理回路と、 前記第１論理回路の出力と前記第２論理回路の入力との
間に設けられ、少なくとも前記第１論理回路と前記第２
論理回路の前記プログラム可能な不揮発性メモリ素子が
プログラムされる時に前記第１論理回路の出力と前記第
２論理回路の入力とを切離すように制御される結合手段
と、 前記第１論理回路と前記第２論理回路の前記プログラム
可能な不揮発性メモリ素子へのデータ信号のプログラム
および前記結合手段の動作を制御する制御手段と、 を備えてなることを特徴とする半導体集積回路装置。 - 【請求項２】 前記論理回路は、それぞれ互いに逆相の
データ信号が供給される複数対の入力線と、前記複数対
の入力線と交差される複数の出力線と、前記複数対の入
力線と前記複数の出力線との各交点に設けられてなる不
揮発性メモリ素子から構成されてなる複数の論理函数決
定素子を備えてなることを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項３】 前記不揮発性メモリ素子は、電気的に書
込みおよび消去が可能なＭＯＳトランジスタからなるこ
とを特徴とする請求項１または２記載の半導体集積回路
装置。 - 【請求項４】 前記制御手段は、外部端子を介して供給
される書込み動作指示の外部電圧と、外部端子を介して
供給される外部クロック信号とにより前記結合手段の動
作と前記プログラム動作を制御する複数のクロック信号
を形成する順序回路を備えてなることを特徴とする請求
項１、２または３記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4204717A JPH05268069A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4204717A JPH05268069A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6218383A Division JPS59188234A (ja) | 1983-04-11 | 1983-04-11 | 半導体集積回路装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268069A true JPH05268069A (ja) | 1993-10-15 |
Family
ID=16495146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4204717A Pending JPH05268069A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268069A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57502024A (ja) * | 1980-12-29 | 1982-11-11 |
-
1992
- 1992-07-31 JP JP4204717A patent/JPH05268069A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57502024A (ja) * | 1980-12-29 | 1982-11-11 |
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