JPS62248249A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62248249A JPS62248249A JP61092623A JP9262386A JPS62248249A JP S62248249 A JPS62248249 A JP S62248249A JP 61092623 A JP61092623 A JP 61092623A JP 9262386 A JP9262386 A JP 9262386A JP S62248249 A JPS62248249 A JP S62248249A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- cell
- ram
- inverter
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 abstract 2
- 238000005530 etching Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000012356 Product development Methods 0.000 description 2
- 230000004308 accommodation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＯＭ、ＲＡＭを含む半導体集積回路に関する
。
。
従来、半導体基板ＫＲ，ＡＭ 、ＲＯＭを含む回路を形
成するとき、ＲＡＭとＲＯＭはレイアウトパターンが全
く異っていたため、同一半導体チップ内でＲＯＭ用領域
とＲＡＭ用領域とが別々に設けられていた。
成するとき、ＲＡＭとＲＯＭはレイアウトパターンが全
く異っていたため、同一半導体チップ内でＲＯＭ用領域
とＲＡＭ用領域とが別々に設けられていた。
第４図は従来のＲ，ＡＭの一例の回路図である。
ＲＡＭの１ビット分の回路、即ち１メモリセルは二つの
インバータＧ、、Ｇ３と二つのトランスファゲートＧ！
、Ｇ４から成る。このようなメモリセルを符号ｃｏ−Ｃ
ｎで示す。
インバータＧ、、Ｇ３と二つのトランスファゲートＧ！
、Ｇ４から成る。このようなメモリセルを符号ｃｏ−Ｃ
ｎで示す。
第５図は従来のＲＯＭの一例の回路図である。
ＲＯＭ０Ｉビ、ト分の回路は一つのインバータと一つの
トランスファゲートとを用いて構成することができる。
トランスファゲートとを用いて構成することができる。
第５図のメモリセルＣ、／には２ビット分の回路が作ら
れる。
れる。
次に、第４図のＲＡＭの動作について説明する。
第６図は第４図のＲＡＭの書込み読出しのタイミングを
示すタイミング図である。
示すタイミング図である。
まず、書込み動作について説明する。
アドレス線（ワード線）Ａｏがゝゝ１“となシ、書込む
べきＲＡＭＡＭセルのトランスファゲートＧ１．Ｇ４が
導通となる。書込みの駆動回路Ｇ６の入力が１１“の時
、駆動回路Ｇ６の出力ＯＡが％％ １ ／／。
べきＲＡＭＡＭセルのトランスファゲートＧ１．Ｇ４が
導通となる。書込みの駆動回路Ｇ６の入力が１１“の時
、駆動回路Ｇ６の出力ＯＡが％％ １ ／／。
ＯＮがゝゝ０“となる。このため、メモリセルＣＯのイ
ンバータＧ！の入力が１１“となり、インバータＧ３の
入力がゝＯ“となシ、節点Ｎ、が１１“。
ンバータＧ！の入力が１１“となり、インバータＧ３の
入力がゝＯ“となシ、節点Ｎ、が１１“。
節点Ｎ３が“Ｏ“となる。書込みが終了し、アドレス線
Ａｏが“０“となってもインバータＧ２゜Ｇ３の帰還回
路は書込みデータを保持する。
Ａｏが“０“となってもインバータＧ２゜Ｇ３の帰還回
路は書込みデータを保持する。
次に、読出し動作について説明する。
書込み時同様、アドレス線Ａ、が１１“となるとトラン
スファゲートＧｌ、Ｇ４が導通となり、インバータＧ２
ｖ ＧＳで保持しているデータはデータ線Ｄ Ａ ＋
ＤＮに読出され、読出し回路Ｇ７の入力線ＩＡ＋ＩＮ経
由でデータ出力＃Ｏｎに読出される。
スファゲートＧｌ、Ｇ４が導通となり、インバータＧ２
ｖ ＧＳで保持しているデータはデータ線Ｄ Ａ ＋
ＤＮに読出され、読出し回路Ｇ７の入力線ＩＡ＋ＩＮ経
由でデータ出力＃Ｏｎに読出される。
次に、第５図のＲＯＭの動作について説明する。
インバータＧ、、Ｇ３の入力端は電源線ＶＤＤ又は接地
線ＧＮＤに接続する。アドレス信号Ａｏがゝゝ１″とな
ると、インバータＧ、、Ｇ３に記憶されているデータは
、Ｇ３→Ｑ １４ＤＡ→Ｇ、のＯｏ、Ｇ２→Ｇ４→ＤＮ
→Ｇ９のＯＩの経路で読出される。
線ＧＮＤに接続する。アドレス信号Ａｏがゝゝ１″とな
ると、インバータＧ、、Ｇ３に記憶されているデータは
、Ｇ３→Ｑ １４ＤＡ→Ｇ、のＯｏ、Ｇ２→Ｇ４→ＤＮ
→Ｇ９のＯＩの経路で読出される。
上述した従来の半導体集積回路は、Ｒ，ＯＭとＲＡＭの
構成が異っているので、レイアウトパターンも全く異っ
ており、従ってＲＯＭ用領域と几ＡＭ用領域とが別々に
設けられていたため、相互の融通ができなかった。その
ため用途に合せて製品開発をしなければならず、多大の
工数と時間と費用を要するという欠点があった。
構成が異っているので、レイアウトパターンも全く異っ
ており、従ってＲＯＭ用領域と几ＡＭ用領域とが別々に
設けられていたため、相互の融通ができなかった。その
ため用途に合せて製品開発をしなければならず、多大の
工数と時間と費用を要するという欠点があった。
本発明の目的は、ＲＯＭとＲＡＭとの変更を配線の変更
だけで行え、製品開発に要する工数９時間、費用を低減
できるマスタースライス方式の半導体集積回路を提供す
ることにある。
だけで行え、製品開発に要する工数９時間、費用を低減
できるマスタースライス方式の半導体集積回路を提供す
ることにある。
本発明の半導体集積回路は、ゲートがワード線に接続し
ソース（またはドレイン）がそれぞれ第１及び第２のビ
ット線に接続する第１及び第２のトランスファゲートと
前記第２のトランスファゲートのドレイン（またはソー
ス）に出力端が接続し入力端に配線接続用コンタクト孔
が設けられている第１のインバータと、前記第１のトラ
ンスファゲートのドレイン（またはソース）に出力端が
接続し入力端に配線接続用コンタクト孔が設けられてい
る第２のインバータとから成るメモリセルが複数個と、
論理回路と、周辺回路とが半導体基板に形成され配線の
接続の変更によりｆＬＡＭまたは几ＯＭを構成できるよ
うにしたものである。
ソース（またはドレイン）がそれぞれ第１及び第２のビ
ット線に接続する第１及び第２のトランスファゲートと
前記第２のトランスファゲートのドレイン（またはソー
ス）に出力端が接続し入力端に配線接続用コンタクト孔
が設けられている第１のインバータと、前記第１のトラ
ンスファゲートのドレイン（またはソース）に出力端が
接続し入力端に配線接続用コンタクト孔が設けられてい
る第２のインバータとから成るメモリセルが複数個と、
論理回路と、周辺回路とが半導体基板に形成され配線の
接続の変更によりｆＬＡＭまたは几ＯＭを構成できるよ
うにしたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図である。
半導体基板１にＰ型拡散層ＰＰ１〜ＰＰ３、Ｎ型拡散層
ＮＮ１−ＮＮ、を設ける。表面を絶縁膜で榎い、多結晶
シリコンでアドレス線Ａｏ、ゲート電極Ｐ８．．ＰＳ、
ｔ？設け、これらの表面も絶縁膜で覆い、コンタクト孔
Ｈ１−Ｈ，をあける。
ＮＮ１−ＮＮ、を設ける。表面を絶縁膜で榎い、多結晶
シリコンでアドレス線Ａｏ、ゲート電極Ｐ８．．ＰＳ、
ｔ？設け、これらの表面も絶縁膜で覆い、コンタクト孔
Ｈ１−Ｈ，をあける。
第４図及び第５図と対照させると、アドレス線Ａ、がゲ
ート電極を兼ねて、Ｎ型拡散層ＮＮ１とＮＮ、とでトラ
ンスファゲートＧ１が作られ、Ｎ型拡散層ＮＮ、とＮＮ
、とでトランスファゲートＧ４が作られる。ゲート電極
ＰＳ１とＰ型拡散層ＰＰ１．ＰＰ、とでＰ型に″に、Ｔ
１Ｎ型拡散層ＮＮ２とＮＮ、とでＮ型Ｆ’ Ｅ Ｔが作
られ、インバータＧ３が作られる。同様に、ゲート電極
ＰＳ２とその両側の拡散層ＰＰ、、に’Ｐ３．ＮＮ４．
ＮＮ、でインバータＧ！が形成される。これでマスター
スライスができ上る。
ート電極を兼ねて、Ｎ型拡散層ＮＮ１とＮＮ、とでトラ
ンスファゲートＧ１が作られ、Ｎ型拡散層ＮＮ、とＮＮ
、とでトランスファゲートＧ４が作られる。ゲート電極
ＰＳ１とＰ型拡散層ＰＰ１．ＰＰ、とでＰ型に″に、Ｔ
１Ｎ型拡散層ＮＮ２とＮＮ、とでＮ型Ｆ’ Ｅ Ｔが作
られ、インバータＧ３が作られる。同様に、ゲート電極
ＰＳ２とその両側の拡散層ＰＰ、、に’Ｐ３．ＮＮ４．
ＮＮ、でインバータＧ！が形成される。これでマスター
スライスができ上る。
第２図は第１図の実施例を用いて構成したｌ（、ＡＭセ
ルの平面図である。
ルの平面図である。
アルミ斤つムを蒸着し、選択エツチングして配線ＡＪｔ
、 ＡＪｚ 、 ＧＮ Ｄ 、 ＶＤｎ を形成スル
ト、ＬＬＡＭの１ビ、ト分のメモリセルが得られる。こ
れは第４図に示したメモリセルＣｏと等価である。
、 ＡＪｚ 、 ＧＮ Ｄ 、 ＶＤｎ を形成スル
ト、ＬＬＡＭの１ビ、ト分のメモリセルが得られる。こ
れは第４図に示したメモリセルＣｏと等価である。
第３図は第１図の実施例を用いて構成したｉ（，０Ｍセ
ルの平面図である。
ルの平面図である。
アルミニウムで配線Ａ ｌ ｓ ＋ Ａｌ ４ ｔ Ｇ
Ｎ Ｄ＋ ＶＤＤを形成することによりＲＯＭの２ビ
ット分のメモリセルが得られる。
Ｎ Ｄ＋ ＶＤＤを形成することによりＲＯＭの２ビ
ット分のメモリセルが得られる。
以上説明したように、本発明は、ＲＡＭセルとＲＯＭセ
ルを構成する素子とレイアウトとを揃えてコンタクト孔
、スルーホールのパターン形成までを形成したマスター
スライスを用意して、アルミニウム等の配線の変更のみ
でＩ（、ＡＭセルを構成することもＲＯＭセルを構成す
ることもできるようにしたので設計の自由度が増し、新
品種開発も少ない工数でかつ短時間で行えるという効果
がある。
ルを構成する素子とレイアウトとを揃えてコンタクト孔
、スルーホールのパターン形成までを形成したマスター
スライスを用意して、アルミニウム等の配線の変更のみ
でＩ（、ＡＭセルを構成することもＲＯＭセルを構成す
ることもできるようにしたので設計の自由度が増し、新
品種開発も少ない工数でかつ短時間で行えるという効果
がある。
第１図は本発明の一実施例の平面図、第２図は第１図の
実施例を用いて構成した）ＬＡＭＡＭセル面図、第３図
は第１図の実施例音用いて構成したＲＯＭセルの平面図
、第４図は従来の几ＡＭの一例の回路図、第５図は従来
のＲＯＭの一例の回路図、第６図は第４図のＲＡＭの書
込み読出しのタイミングを示すタイミング図である。 １・・・・・・半導体基板、Ａ０〜ＡＮ・・・・・・ア
ドレス線、Ａ ｌ ｒ 〜Ａ ｌ ａ ・・・・・・
配線、Ｃ０〜ＣＮ ・・す・・ＲＡＭセル、Ｃｏ／−Ｃ
Ｎ’−−−−−−ｋＬＯＭセル、ＤＡ ＋ ＩＪＮ ”
’・・°データｌ／ＥＫ Ｇｌ ・・・・・・トランス
ファゲート、Ｃ２゜Ｇ、・・・・・・インバータ、Ｇ４
・・・・・・トランスファゲート、Ｇ、・・・・・・読
出し回路、Ｇ６・・・・・・書込みの駆動回路、Ｕ、、
（）８・・・・・・読出し回路、ＧＮＤ・・・・・・接
地線、Ｈ１〜Ｈ６・・・・・・コンタクト孔ｓ’Ａ＋”
Ｎ・・・・・・入力、■Ｄ・・・・・・入力データ、Ｎ
１〜Ｎ４・・・・・・節点、ＮＮ、〜ＮＮ、・・・・・
・Ｎ型拡散層、０゜、０．。 ＯＡ、ＯＮ・・・・・・出力、ＯＤ・・・・・・データ
出力線、ＰＰ１〜ＰＰ３・・・・・・Ｐ型拡散層、ＰＳ
ｌ、Ｐ８．・・・・・・ゲートを極、几・・・・・・読
出し信号、■Ｃｃ・・・・・・電源線、Ｗ・・・・・・
書込み信号。 、／−
実施例を用いて構成した）ＬＡＭＡＭセル面図、第３図
は第１図の実施例音用いて構成したＲＯＭセルの平面図
、第４図は従来の几ＡＭの一例の回路図、第５図は従来
のＲＯＭの一例の回路図、第６図は第４図のＲＡＭの書
込み読出しのタイミングを示すタイミング図である。 １・・・・・・半導体基板、Ａ０〜ＡＮ・・・・・・ア
ドレス線、Ａ ｌ ｒ 〜Ａ ｌ ａ ・・・・・・
配線、Ｃ０〜ＣＮ ・・す・・ＲＡＭセル、Ｃｏ／−Ｃ
Ｎ’−−−−−−ｋＬＯＭセル、ＤＡ ＋ ＩＪＮ ”
’・・°データｌ／ＥＫ Ｇｌ ・・・・・・トランス
ファゲート、Ｃ２゜Ｇ、・・・・・・インバータ、Ｇ４
・・・・・・トランスファゲート、Ｇ、・・・・・・読
出し回路、Ｇ６・・・・・・書込みの駆動回路、Ｕ、、
（）８・・・・・・読出し回路、ＧＮＤ・・・・・・接
地線、Ｈ１〜Ｈ６・・・・・・コンタクト孔ｓ’Ａ＋”
Ｎ・・・・・・入力、■Ｄ・・・・・・入力データ、Ｎ
１〜Ｎ４・・・・・・節点、ＮＮ、〜ＮＮ、・・・・・
・Ｎ型拡散層、０゜、０．。 ＯＡ、ＯＮ・・・・・・出力、ＯＤ・・・・・・データ
出力線、ＰＰ１〜ＰＰ３・・・・・・Ｐ型拡散層、ＰＳ
ｌ、Ｐ８．・・・・・・ゲートを極、几・・・・・・読
出し信号、■Ｃｃ・・・・・・電源線、Ｗ・・・・・・
書込み信号。 、／−
Claims (1)
- ゲートがワード線に接続しソース（またはドレイン）が
それぞれ第１及び第２のビット線に接続する第１及び第
２のトランスファゲートと、前記第２のトランスファゲ
ートのドレイン（またはソース）に出力端が接続し入力
端に配線接続用コンタクト孔が設けられている第１のイ
ンバータと、前記第１のトランスファゲートのドレイン
（またはソース）に出力端が接続し入力端に配線接続用
コンタクト孔が設けられている第２のインバータとから
成るメモリセルが複数個と、論理回路と、周辺回路とが
半導体基板に形成され配線の接続の変更によりＲＡＭま
たはＲＯＭを構成できるようにしたことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092623A JPS62248249A (ja) | 1986-04-21 | 1986-04-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092623A JPS62248249A (ja) | 1986-04-21 | 1986-04-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248249A true JPS62248249A (ja) | 1987-10-29 |
Family
ID=14059564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092623A Pending JPS62248249A (ja) | 1986-04-21 | 1986-04-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248249A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214154A (ja) * | 1989-02-15 | 1990-08-27 | Matsushita Electric Works Ltd | 半導体メモリ |
| JP2013222801A (ja) * | 2012-04-16 | 2013-10-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1986
- 1986-04-21 JP JP61092623A patent/JPS62248249A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214154A (ja) * | 1989-02-15 | 1990-08-27 | Matsushita Electric Works Ltd | 半導体メモリ |
| JP2013222801A (ja) * | 2012-04-16 | 2013-10-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4780846A (en) | Master slice type semiconductor circuit device | |
| US6069834A (en) | Semiconductor IC device having a memory and a logic circuit implemented with a single chip | |
| US6347062B2 (en) | Semiconductor memory device | |
| US6404056B1 (en) | Semiconductor integrated circuit | |
| JPH073862B2 (ja) | 半導体記憶装置 | |
| JP2017055041A (ja) | 半導体装置 | |
| US4682200A (en) | Semiconductor memory device with matched equivalent series resistances to the complementary data lines | |
| KR0172426B1 (ko) | 반도체 메모리장치 | |
| JPH0358184B2 (ja) | ||
| US6538946B2 (en) | Semiconductor integrated circuit device | |
| JP2643953B2 (ja) | 集積メモリ回路 | |
| US20130001649A1 (en) | Semiconductor device employing circuit blocks having the same characteristics | |
| JPS62248249A (ja) | 半導体集積回路 | |
| JPH0252428B2 (ja) | ||
| US5644526A (en) | Integrated circuit with improved immunity to large metallization defects | |
| JPS6025251A (ja) | 半導体集積回路装置 | |
| US11410987B2 (en) | Chip and method for manufacturing a chip | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JPS60134435A (ja) | 半導体集積回路装置 | |
| US4627028A (en) | Memory decoder circuit | |
| KR900000178B1 (ko) | 마스터 슬라이스형 반도체 회로장치 | |
| JP3529473B2 (ja) | 半導体記憶装置 | |
| JPH0680807B2 (ja) | ゲートアレイｌｓｉ装置 | |
| JP2019083348A (ja) | 半導体装置 | |
| JPH0793364B2 (ja) | 半導体集積回路装置 |