JPS62248249A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS62248249A
JPS62248249A JP61092623A JP9262386A JPS62248249A JP S62248249 A JPS62248249 A JP S62248249A JP 61092623 A JP61092623 A JP 61092623A JP 9262386 A JP9262386 A JP 9262386A JP S62248249 A JPS62248249 A JP S62248249A
Authority
JP
Japan
Prior art keywords
rom
cell
ram
inverter
type diffusion
Prior art date
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Pending
Application number
JP61092623A
Other languages
English (en)
Inventor
Kenichi Motohashi
本橋 憲一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS62248249A publication Critical patent/JPS62248249A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
    • H01L27/11807CMOS gate arrays

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はROM、RAMを含む半導体集積回路に関する
〔従来の技術〕
従来、半導体基板KR,AM 、ROMを含む回路を形
成するとき、RAMとROMはレイアウトパターンが全
く異っていたため、同一半導体チップ内でROM用領域
とRAM用領域とが別々に設けられていた。
第4図は従来のR,AMの一例の回路図である。
RAMの1ビット分の回路、即ち1メモリセルは二つの
インバータG、、G3と二つのトランスファゲートG!
、G4から成る。このようなメモリセルを符号co−C
nで示す。
第5図は従来のROMの一例の回路図である。
ROM0Iビ、ト分の回路は一つのインバータと一つの
トランスファゲートとを用いて構成することができる。
第5図のメモリセルC、/には2ビット分の回路が作ら
れる。
次に、第4図のRAMの動作について説明する。
第6図は第4図のRAMの書込み読出しのタイミングを
示すタイミング図である。
まず、書込み動作について説明する。
アドレス線(ワード線)Aoがゝゝ1“となシ、書込む
べきRAMAMセルのトランスファゲートG1.G4が
導通となる。書込みの駆動回路G6の入力が11“の時
、駆動回路G6の出力OAが%% 1 //。
ONがゝゝ0“となる。このため、メモリセルCOのイ
ンバータG!の入力が11“となり、インバータG3の
入力がゝO“となシ、節点N、が11“。
節点N3が“O“となる。書込みが終了し、アドレス線
Aoが“0“となってもインバータG2゜G3の帰還回
路は書込みデータを保持する。
次に、読出し動作について説明する。
書込み時同様、アドレス線A、が11“となるとトラン
スファゲートGl、G4が導通となり、インバータG2
v GSで保持しているデータはデータ線D A + 
DNに読出され、読出し回路G7の入力線IA+IN経
由でデータ出力#Onに読出される。
次に、第5図のROMの動作について説明する。
インバータG、、G3の入力端は電源線VDD又は接地
線GNDに接続する。アドレス信号Aoがゝゝ1″とな
ると、インバータG、、G3に記憶されているデータは
、G3→Q 14DA→G、のOo、G2→G4→DN
→G9のOIの経路で読出される。
〔発明が解決しようとする問題点〕
上述した従来の半導体集積回路は、R,OMとRAMの
構成が異っているので、レイアウトパターンも全く異っ
ており、従ってROM用領域と几AM用領域とが別々に
設けられていたため、相互の融通ができなかった。その
ため用途に合せて製品開発をしなければならず、多大の
工数と時間と費用を要するという欠点があった。
本発明の目的は、ROMとRAMとの変更を配線の変更
だけで行え、製品開発に要する工数9時間、費用を低減
できるマスタースライス方式の半導体集積回路を提供す
ることにある。
〔問題点を解決するだめの手段〕
本発明の半導体集積回路は、ゲートがワード線に接続し
ソース(またはドレイン)がそれぞれ第1及び第2のビ
ット線に接続する第1及び第2のトランスファゲートと
前記第2のトランスファゲートのドレイン(またはソー
ス)に出力端が接続し入力端に配線接続用コンタクト孔
が設けられている第1のインバータと、前記第1のトラ
ンスファゲートのドレイン(またはソース)に出力端が
接続し入力端に配線接続用コンタクト孔が設けられてい
る第2のインバータとから成るメモリセルが複数個と、
論理回路と、周辺回路とが半導体基板に形成され配線の
接続の変更によりfLAMまたは几OMを構成できるよ
うにしたものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例の平面図である。
半導体基板1にP型拡散層PP1〜PP3、N型拡散層
NN1−NN、を設ける。表面を絶縁膜で榎い、多結晶
シリコンでアドレス線Ao、ゲート電極P8..PS、
t?設け、これらの表面も絶縁膜で覆い、コンタクト孔
H1−H,をあける。
第4図及び第5図と対照させると、アドレス線A、がゲ
ート電極を兼ねて、N型拡散層NN1とNN、とでトラ
ンスファゲートG1が作られ、N型拡散層NN、とNN
、とでトランスファゲートG4が作られる。ゲート電極
PS1とP型拡散層PP1.PP、とでP型に″に、T
1N型拡散層NN2とNN、とでN型F’ E Tが作
られ、インバータG3が作られる。同様に、ゲート電極
PS2とその両側の拡散層PP、、に’P3.NN4.
NN、でインバータG!が形成される。これでマスター
スライスができ上る。
第2図は第1図の実施例を用いて構成したl(、AMセ
ルの平面図である。
アルミ斤つムを蒸着し、選択エツチングして配線AJt
 、 AJz 、 GN D 、 VDn を形成スル
ト、LLAMの1ビ、ト分のメモリセルが得られる。こ
れは第4図に示したメモリセルCoと等価である。
第3図は第1図の実施例を用いて構成したi(,0Mセ
ルの平面図である。
アルミニウムで配線A l s + Al 4 t G
 N D+ VDDを形成することによりROMの2ビ
ット分のメモリセルが得られる。
〔発明の効果〕
以上説明したように、本発明は、RAMセルとROMセ
ルを構成する素子とレイアウトとを揃えてコンタクト孔
、スルーホールのパターン形成までを形成したマスター
スライスを用意して、アルミニウム等の配線の変更のみ
でI(、AMセルを構成することもROMセルを構成す
ることもできるようにしたので設計の自由度が増し、新
品種開発も少ない工数でかつ短時間で行えるという効果
がある。
【図面の簡単な説明】
第1図は本発明の一実施例の平面図、第2図は第1図の
実施例を用いて構成した)LAMAMセル面図、第3図
は第1図の実施例音用いて構成したROMセルの平面図
、第4図は従来の几AMの一例の回路図、第5図は従来
のROMの一例の回路図、第6図は第4図のRAMの書
込み読出しのタイミングを示すタイミング図である。 1・・・・・・半導体基板、A0〜AN・・・・・・ア
ドレス線、A l r 〜A l a  ・・・・・・
配線、C0〜CN ・・す・・RAMセル、Co/−C
N’−−−−−−kLOMセル、DA + IJN ”
’・・°データl/EK Gl ・・・・・・トランス
ファゲート、C2゜G、・・・・・・インバータ、G4
・・・・・・トランスファゲート、G、・・・・・・読
出し回路、G6・・・・・・書込みの駆動回路、U、、
()8・・・・・・読出し回路、GND・・・・・・接
地線、H1〜H6・・・・・・コンタクト孔s’A+”
N・・・・・・入力、■D・・・・・・入力データ、N
1〜N4・・・・・・節点、NN、〜NN、・・・・・
・N型拡散層、0゜、0.。 OA、ON・・・・・・出力、OD・・・・・・データ
出力線、PP1〜PP3・・・・・・P型拡散層、PS
l、P8.・・・・・・ゲートを極、几・・・・・・読
出し信号、■Cc・・・・・・電源線、W・・・・・・
書込み信号。 、/−

Claims (1)

    【特許請求の範囲】
  1. ゲートがワード線に接続しソース(またはドレイン)が
    それぞれ第1及び第2のビット線に接続する第1及び第
    2のトランスファゲートと、前記第2のトランスファゲ
    ートのドレイン(またはソース)に出力端が接続し入力
    端に配線接続用コンタクト孔が設けられている第1のイ
    ンバータと、前記第1のトランスファゲートのドレイン
    (またはソース)に出力端が接続し入力端に配線接続用
    コンタクト孔が設けられている第2のインバータとから
    成るメモリセルが複数個と、論理回路と、周辺回路とが
    半導体基板に形成され配線の接続の変更によりRAMま
    たはROMを構成できるようにしたことを特徴とする半
    導体集積回路。
JP61092623A 1986-04-21 1986-04-21 半導体集積回路 Pending JPS62248249A (ja)

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JP61092623A JPS62248249A (ja) 1986-04-21 1986-04-21 半導体集積回路

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JP61092623A Pending JPS62248249A (ja) 1986-04-21 1986-04-21 半導体集積回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214154A (ja) * 1989-02-15 1990-08-27 Matsushita Electric Works Ltd 半導体メモリ
JP2013222801A (ja) * 2012-04-16 2013-10-28 Fujitsu Semiconductor Ltd 半導体装置

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Publication number Priority date Publication date Assignee Title
JPH02214154A (ja) * 1989-02-15 1990-08-27 Matsushita Electric Works Ltd 半導体メモリ
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