JPH02214154A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02214154A JPH02214154A JP1035278A JP3527889A JPH02214154A JP H02214154 A JPH02214154 A JP H02214154A JP 1035278 A JP1035278 A JP 1035278A JP 3527889 A JP3527889 A JP 3527889A JP H02214154 A JPH02214154 A JP H02214154A
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- JP
- Japan
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- mos
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- Pending
Links
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- 230000015654 memory Effects 0.000 claims abstract description 23
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 5
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- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
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Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＲＡＭ領域およびＲＯＭ領域を有する半導体
メモリに関するものである。
メモリに関するものである。
［従来の技術］
従来、ＲＡＭ領域およびＲＯＭ領域を有するこの種の半
導体メモリは、センシングアンプを具備したＭＯＳメモ
リセルをマトリクス状に形成し、一部分をＲＡＭ領域と
するとともに他部分をＲＯＭ領域としたものがあり、各
領域のセンシングアンプを具備したＭＯＳメモリセルを
それぞれ異なった回路構成およびＭＯＳトランジスタに
て別々に設計するようになっていた。
導体メモリは、センシングアンプを具備したＭＯＳメモ
リセルをマトリクス状に形成し、一部分をＲＡＭ領域と
するとともに他部分をＲＯＭ領域としたものがあり、各
領域のセンシングアンプを具備したＭＯＳメモリセルを
それぞれ異なった回路構成およびＭＯＳトランジスタに
て別々に設計するようになっていた。
［発明が解決しようとする課題］
しかしながら、上述の従来例にあっては、両領域の回路
構成がそれぞれ異なる上、構成されるＭＯＳトランジス
タの個数および配置も全く異なっていたので、ＲＡＭ領
域、ＲＯＭ領域の構成比を変更する場合には、両領域の
メモリセルを構成する各ＭＯ３トランジスタの拡散マス
クから設計をし直して、全く異なった仕様の半導体メモ
リを製造するようになっていた。すなわち、用途に応じ
てＲＡＭ領域およびＲＯＭ領域の構成比の異なった半導
体メモリを製造するにあたって、異なった拡散マスクを
用いて各領域のＭＯＳトランジスタを形成するとともに
、異なった配線マスクを用いて各ＭＯＳトランジスタ間
の配線を行う必要があるので、ＲＡＭ領域およびＲＯＭ
領域の構成比の変更に伴うコストアップが大きくなって
しまうという問題があった。なお、ＲＡＭ、ＲＯＭ内蔵
の１チツプマイクロプロセツサを用途に応じて設計する
場合にあっても両領域の構成比の変更に伴うコストアッ
プが大きくなるという問題があった６本発明は上記の点
に鑑みて為されたものであり、その目的とするところは
、ＲＡＭ領域およびＲＯＭ領域の構成比の変更に伴うコ
ストアップを小さくすることができる半導体メモリを提
供することにある。
構成がそれぞれ異なる上、構成されるＭＯＳトランジス
タの個数および配置も全く異なっていたので、ＲＡＭ領
域、ＲＯＭ領域の構成比を変更する場合には、両領域の
メモリセルを構成する各ＭＯ３トランジスタの拡散マス
クから設計をし直して、全く異なった仕様の半導体メモ
リを製造するようになっていた。すなわち、用途に応じ
てＲＡＭ領域およびＲＯＭ領域の構成比の異なった半導
体メモリを製造するにあたって、異なった拡散マスクを
用いて各領域のＭＯＳトランジスタを形成するとともに
、異なった配線マスクを用いて各ＭＯＳトランジスタ間
の配線を行う必要があるので、ＲＡＭ領域およびＲＯＭ
領域の構成比の変更に伴うコストアップが大きくなって
しまうという問題があった。なお、ＲＡＭ、ＲＯＭ内蔵
の１チツプマイクロプロセツサを用途に応じて設計する
場合にあっても両領域の構成比の変更に伴うコストアッ
プが大きくなるという問題があった６本発明は上記の点
に鑑みて為されたものであり、その目的とするところは
、ＲＡＭ領域およびＲＯＭ領域の構成比の変更に伴うコ
ストアップを小さくすることができる半導体メモリを提
供することにある。
［課題を解決するための手段］
本発明の半導体メモリは、センシングアンプを具備した
ＭＯＳメモリセルをマトリクス状に形成し、一部分をＲ
ＡＭ領域とするとともに他部分をＲＯＭ領域とした半導
体メモリにおいて、ＭＯＳトランジスタにて形成される
各領域のＭＯＳメモリセルを同一素子数で形成するとと
もに各素子配置を同一とし、各素子間の配線パターンの
変更によってＭＯＳメモリセルを形成したものである。
ＭＯＳメモリセルをマトリクス状に形成し、一部分をＲ
ＡＭ領域とするとともに他部分をＲＯＭ領域とした半導
体メモリにおいて、ＭＯＳトランジスタにて形成される
各領域のＭＯＳメモリセルを同一素子数で形成するとと
もに各素子配置を同一とし、各素子間の配線パターンの
変更によってＭＯＳメモリセルを形成したものである。
［作 用］
本発明は上述のように構成されており、ＭＯＳトランジ
スタにて形成される各領域のセンシングアンプを具備し
たＭＯＳメモリセルを、同一素子数で形成するとともに
各素子配置を同一とし、各素子間の配線パターンの変更
によってＭＯＳメモリセルを形成したものであり、配線
マスクを変更するだけでＲＡＭセルおよびＲＯＭセルを
任意に形成することができるので、ＲＡＭ領域およびＲ
ＯＭ領域の構成比の変更に伴うコストアップを小さくで
きるようになっている。
スタにて形成される各領域のセンシングアンプを具備し
たＭＯＳメモリセルを、同一素子数で形成するとともに
各素子配置を同一とし、各素子間の配線パターンの変更
によってＭＯＳメモリセルを形成したものであり、配線
マスクを変更するだけでＲＡＭセルおよびＲＯＭセルを
任意に形成することができるので、ＲＡＭ領域およびＲ
ＯＭ領域の構成比の変更に伴うコストアップを小さくで
きるようになっている。
［実施例］
第１図は本発明一実施例を示すもので、センシングアン
プを具備したＭＯＳメモリセルをマトリクス状に形成し
、一部分をＲＡＭ領域とするとともに他部分をＲＯＭ領
域とした半導体メモリであり、ＲＡＭ用センシングアン
プは、第１図（ａ）に示すように、２個のＭｏ５）−ラ
ンジスタＱ、、Ｑ。
プを具備したＭＯＳメモリセルをマトリクス状に形成し
、一部分をＲＡＭ領域とするとともに他部分をＲＯＭ領
域とした半導体メモリであり、ＲＡＭ用センシングアン
プは、第１図（ａ）に示すように、２個のＭｏ５）−ラ
ンジスタＱ、、Ｑ。
にて形成され、ＲＯＭ用センシングアンプは、第１図（
ｂ）に示すように、同じく２個のＭｏ５）−ランジスタ
Ｑ、、Ｑ、を用いて形成されている。また、ＲＡＭ領域
のＭＯＳメモリセルのＳＲＡＭ部、ＲＯＭ領域のＭＯＳ
メモリセルのＲＯＭ部は、４個の同−ＭＯ９トランジス
タＱ、〜Ｑ４を用いたＣ−ＭＯ３構成となっている。さ
らにまた、両センシングアンプを具備したＲＡＭ領域お
よびＲＯＭ領域の各ＭＯＳメモリセルは、同一素子数で
、しかも、第２図（ａ）（ｂ）に示すように、素子配列
が同一に形成されており、各ＭＯＳ）ランジメタ０１〜
０６間の配線パターン（アルミ配線、ポリシリコン配線
）の変更によって形成されている。ここに、各ＭＯＳメ
モリセルを構成するＭｏＳトランジスタＱ、〜Ｑ６は、
シリコン基板上に同一拡散マスクを用いて形成される１
図中、斜線で囲んだ部分は拡散部分、太い実線はアルミ
配線部分、太い点線はポリシリコン配線部分、×はコン
タクト部分であり、短冊状部分はゲート電極である。
ｂ）に示すように、同じく２個のＭｏ５）−ランジスタ
Ｑ、、Ｑ、を用いて形成されている。また、ＲＡＭ領域
のＭＯＳメモリセルのＳＲＡＭ部、ＲＯＭ領域のＭＯＳ
メモリセルのＲＯＭ部は、４個の同−ＭＯ９トランジス
タＱ、〜Ｑ４を用いたＣ−ＭＯ３構成となっている。さ
らにまた、両センシングアンプを具備したＲＡＭ領域お
よびＲＯＭ領域の各ＭＯＳメモリセルは、同一素子数で
、しかも、第２図（ａ）（ｂ）に示すように、素子配列
が同一に形成されており、各ＭＯＳ）ランジメタ０１〜
０６間の配線パターン（アルミ配線、ポリシリコン配線
）の変更によって形成されている。ここに、各ＭＯＳメ
モリセルを構成するＭｏＳトランジスタＱ、〜Ｑ６は、
シリコン基板上に同一拡散マスクを用いて形成される１
図中、斜線で囲んだ部分は拡散部分、太い実線はアルミ
配線部分、太い点線はポリシリコン配線部分、×はコン
タクト部分であり、短冊状部分はゲート電極である。
いま、実施例にあっては、ＲＡＭ領域およびＲＯＭ領域
の各ＭＯＳメモリセルを、同一個数でシリコン基板上に
同一配置されたＭｏ８トランジスタＱ、〜Ｑ、を用いて
形成しているので、配線マスク（コンタクトウィンドウ
マスク、アルミ配線マスク、ポリシリコン配線マスク）
を変更するだけでＲＡＭ領域およびＲＯＭ領域を任意に
形成することができる。したがって、用途に応じてＲＡ
Ｍ領域およびＲＯＭ領域の構成比を変更する場合にあっ
ても、拡散マスクの変更を行う必要がなく、配線パター
ンのマスクを変更を行うだけで容易に対応することがで
き、両領域の構成比の変更に伴うコストアップを小さく
することができ、任意のＲＡＭ領域およびＲＯＭ領域を
有する半導体メモリを安価に提供できるようになってい
る。
の各ＭＯＳメモリセルを、同一個数でシリコン基板上に
同一配置されたＭｏ８トランジスタＱ、〜Ｑ、を用いて
形成しているので、配線マスク（コンタクトウィンドウ
マスク、アルミ配線マスク、ポリシリコン配線マスク）
を変更するだけでＲＡＭ領域およびＲＯＭ領域を任意に
形成することができる。したがって、用途に応じてＲＡ
Ｍ領域およびＲＯＭ領域の構成比を変更する場合にあっ
ても、拡散マスクの変更を行う必要がなく、配線パター
ンのマスクを変更を行うだけで容易に対応することがで
き、両領域の構成比の変更に伴うコストアップを小さく
することができ、任意のＲＡＭ領域およびＲＯＭ領域を
有する半導体メモリを安価に提供できるようになってい
る。
［発明の効果コ
本発明は上述のように構成されており、ＭＯＳトランジ
スタにて形成される各領域のセンシングアンプを具備し
たＭＯＳメモリセルを、同一素子数で形成するとともに
各素子配置を同一とし、各素子間の配線パターンの変更
によってＭＯＳメモリセルを形成したものであり、配線
マスクを変更するだけでＲＡＭセルおよびＲＯＭセルを
任意に形成することができるので、ＲＡＭ領域およびＲ
０Ｍ領域の構成比の変更に伴うコストアップを小さくで
きるという効果がある。
スタにて形成される各領域のセンシングアンプを具備し
たＭＯＳメモリセルを、同一素子数で形成するとともに
各素子配置を同一とし、各素子間の配線パターンの変更
によってＭＯＳメモリセルを形成したものであり、配線
マスクを変更するだけでＲＡＭセルおよびＲＯＭセルを
任意に形成することができるので、ＲＡＭ領域およびＲ
０Ｍ領域の構成比の変更に伴うコストアップを小さくで
きるという効果がある。
第１図（ａ）（ｂ）は本発明一実施例の要部回路図、第
２図（ａ）（ｂ）は同上の要部上面図であり、Ｑ＋〜Ｑ
、はＭＯＳトランジスタである。 代理人 弁理士 石 １）長 七 第１ 図 ＵＴ 第１ 第２図 Ｕ１
２図（ａ）（ｂ）は同上の要部上面図であり、Ｑ＋〜Ｑ
、はＭＯＳトランジスタである。 代理人 弁理士 石 １）長 七 第１ 図 ＵＴ 第１ 第２図 Ｕ１
Claims (1)
- （１）センシングアンプを具備したＭＯＳメモリセルを
マトリクス状に形成し、一部分をＲＡＭ領域とするとと
もに他部分をＲＯＭ領域とした半導体メモリにおいて、
ＭＯＳトランジスタにて形成される各領域のＭＯＳメモ
リセルを同一素子数で形成するとともに各素子配置を同
一とし、各素子間の配線パターンの変更によつてＭＯＳ
メモリセルを形成したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035278A JPH02214154A (ja) | 1989-02-15 | 1989-02-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035278A JPH02214154A (ja) | 1989-02-15 | 1989-02-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214154A true JPH02214154A (ja) | 1990-08-27 |
Family
ID=12437318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1035278A Pending JPH02214154A (ja) | 1989-02-15 | 1989-02-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214154A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60146345A (ja) * | 1984-01-09 | 1985-08-02 | Mitsubishi Electric Corp | マイクロコンピユ−タのメモリの製造方法 |
| JPS62248249A (ja) * | 1986-04-21 | 1987-10-29 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-02-15 JP JP1035278A patent/JPH02214154A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60146345A (ja) * | 1984-01-09 | 1985-08-02 | Mitsubishi Electric Corp | マイクロコンピユ−タのメモリの製造方法 |
| JPS62248249A (ja) * | 1986-04-21 | 1987-10-29 | Nec Corp | 半導体集積回路 |
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