JPH01220844A - 集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路の製造方法に関し、特にＣＭＯＳアレ
イにおいて無駄のない配線を実現し得るＣＭＯＳ型トラ
ンジスタの製造方法に関する。

［従来の技術］ 従来、この種のＣＭＯＳ型トランジスタは、第５図に示
すように、Ｎ型拡散領域５０と第１層ポリシリコン層に
より構成されるゲート５１を備えたＮ型ＭＯＳトランジ
スタ５２と、Ｐ型拡散領域５３と第１層ポリシリコン層
により構成されるゲート５４とを備えたＰ型ＭＯＳトラ
ンジスタ５５とを対にして配置形成し、更にＮ型ＭＯＳ
トランジスタ５２のゲート５１とＰ型ＭＯＳトランジス
タ５５のゲート５４とを第１層ポリシリコン層の配線部
５６によって接続することによって、ゲート５１゜５４
を共通とするように形成されている。

［発明が解決しようとする課題］ しかしながら、上述した従来のＣＭＯＳ型トランジスタ
は、Ｎ型拡散領域５０とＰ型拡散領域５３とを並べた方
向に第１層ポリシリコン層で構成されたゲート５１．５
４が形成され、これらのゲート５１．５４に対して配線
を行うための端子は、しばしばこれらのゲート５１．５
４の両端部に夫々設定される。

このために、第６図を参照して説明すると、例えば、こ
の種のＣＭＯＳ型トランジスタが基本セルとして用いら
れるＣＭＯＳゲートアレイにおいて、基本セル６０等は
しばしば配線チャネル領域６２゜６３の間に背中合わせ
に配置される。この場合、配線チャネル領域６２に面す
るＣＭＯＳ型トランジスタ６４のゲートに対して端子６
６から配線を行う際には、配線チャネル領域６３に面す
るＣＭＯＳ型トランジスタ６５の使用状況によっては、
配線６８のように、基本セル列６１を横切ってから配線
チャネル領域６２を通って０ＭＯ３型トランジスタ６４
のゲートの端子６７に接続しなければならない。

従って、ＣＭＯＳゲートアレイにおいて、異なる配線チ
ャネル領域６２．６３に面するＣＭＯＳ型トランジスタ
同士を接続する場合、配線６８を大きく迂回させなけれ
ばならないという問題が生じる。

本発明はかかる問題点に鑑みてなされてたものであって
、ＣＭＯＳアレイにおいて無駄のない配線を実現し得る
集積回路の製造方法を提供することを目的とする。

［課題を解決するための手段コ 本発明に係る集積回路の製造方法は、第１層ポリシリコ
ン層をゲートとする２層ポリシリコン構造を有するＮ型
及びＰ型ＭＯＳトランジスタの対から構成された集積回
路の製造方法において、前記Ｎ型及びＰ型トランジスタ
を構成する各能動領域を横切ってストライプ状に伸びる
と共に両端部にその伸長方向と交叉する突出部を有する
前記第１層ポリシリコン層を形成し、次いで絶縁膜を介
して、前記第１層ポリシリコン層と実質的に重畳して伸
長すると共に前記第１層ポリシリコン層と重畳しない両
端部を有する第２層ポリシリコン層を形成したことを特
徴とする。

［作用］ 以上のように構成された本発明によれは、集積回路を構
成する０ＭＯ８型トランジスタを並べて配置した場合、
一方のＣＭＯＳ型トランジスタのゲートに接続するため
の端子を、他方の０ＭＯ８型トランジスタの使用状況に
依存しないで、この他方のＣＭＯＳ型トランジスタの反
対側に設定することができる。

このために、無駄な配線を回避することができ、配線を
容易に行うことができる。

［実施例］ 以下、添付の図面を参照して、本発明をＣＭＯＳ型トラ
ンジスタの製造方法に適用した実施例について具体的に
説明する。

第１図は、本実施例方法を示す模式的な平面図である。

先ず、第１図を参照して、ＣＭＯＳ型トランジスタの要
部の構成について説明する。

Ｓｉ基板（図示せず）には、Ｎ型拡散領域１１及びＰ型
拡散領域１２が夫々形成されている。また、図示はしな
いが、Ｎ型拡散領域１１及びＰ型拡散流域１２中には、
Ｐ＋型のソース・ドレイン拡散領域及びＮ＋型のソース
・トレイン領域が夫々形成されている。Ｓｉ基板の表面
上にはゲート絶縁膜（図示せず）が形成されており、こ
のゲート絶縁膜上に第１層ポリシリコン層１３が形成さ
れ、更に絶縁膜（図示せず）を介して第２層ポリシリコ
ン層１４が形成されている。

ここで、第１層ポリシリコン層１３は、その両端部にお
いて上層の第２層ポリシリコン層１４と相互に重量せず
互いに逆向きの突出部１３ａ、１３ｂを夫々有している
。また、第２層ポリシリコン層１４も、その両端部にお
いて、下層の第１層ポリシリコン層１３と相互に重量し
ない突出部１４ａ、１４ｂを有している。これらの突出
部１４ａ、１４ｂは、第１層ポリシリコン層１３の突出
部１３ａ、１３ｂと夫々逆向きに形成されている。

１５及び１６は、Ｎ型拡散領域１１及びＰ型拡散領域１
２を夫々の能動領域とするＮ型ＭＯ３トランジスタ及び
Ｐ型ＭＯＳトランジスタである。

次に、以上のように構成された本実施例に係る０ＭＯ８
型トランジスタの要部の製造方法について説明する。

先ず、Ｓｉ基板（図示せず）の表面に絶縁膜を形成し、
この絶縁膜の所定領域に開口部を夫々形成する。そして
、これらの開口部を介してＮ型不純物及びＰ型不純物を
夫々拡散させて、Ｎ型拡散領域１１及びＰ型拡散領域１
２を夫々形成する。

その後、上記絶縁膜を除去してゲート絶縁膜を形成する
。

次に、このゲート絶縁膜上にポリシリコン膜を形成し、
このポリシリコン膜をパターニングすることにより、両
端部に相互に逆向きの突出部１３ａ、１３ｂを有する第
１層ポリシリコン層１３を得る。

次いで、上記ゲート絶縁膜の所定箇所に開口部を設けて
、Ｎ型及びＰ型の不純物の拡散を夫々行うことにより、
Ｎ型拡散領域１１内にＰ＋型のソース・トレイン領域（
図示せず）を、またＰ型不純物領域１２内にＮ＋型のソ
ース・ドレイン領域（図示せず）を夫々形成する。

その後、第１層ポリシリコン層１３上に絶縁膜（１２１
示せず）を形成した後、この絶縁股上にポリシリコン膜
を形成し、このポリシリコン膜をパターニングすること
により、両端部において第１層ポリシリコン層１３の突
出部１３ａ、１３ｂとは夫々逆向きの突出部１４ａ、１
４ｂを有する第２層ポ、リシリコン層１４を得る。次い
で、周知の製法を用いて、層間パッシベーション膜、コ
ンタクトホール、配線膜、及びパッド保護用パッシベー
ション膜等を夫々形成することにより、Ｎ型拡散層領域
１１及びＰ型拡散層領域１２を夫々の能力領域とするＮ
型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタから
構成されるＣＭＯ３型Ｏ３ンジスタを得る。

次に、第２図を参照して、上述の如く、構成及びその製
造方法について説明した本実施例に係るＣＭＯ３型Ｏ３
ンジスタを並べた場合の接続構成について説明する。

並べて配置されている２つのＣＭＯＳ型トランジスタ２
１．２５において、一方のＣＭＯＳ型トランジスタ２１
の第１層ポリシリコン層２２上の端子２３と他方のＣＭ
ＯＳ型トランジスタ２５の第２層ポリシリコン層２６上
の端子２７とが、コンタクト部２４．２８を通して金属
配線３０により接続されている。

このために、一方のＣＭＯ３型Ｏ３ランジスタ２１の使
用、不使用、及びこのＣｅ１ｌｏｓ型トランジスタ２１
上における他方のＣＭＯＳ型トランジスタ２５のゲート
との等電位点の有無にかかわらず、他方の０ＭＯ８型ト
ランジスタ２５において、一方のＣｌｌｌ０Ｓ型トラン
ジスタ２１のゲートに接続するための端子を、このＣＭ
ＯＳ型トランジスタ２１に対して反対側に設けられてい
る端子３０に設定することができる。

次に、第３図を参照して、本実施例に係るＣＭＯ８型ｌ
・ランジスタをＣＭＯＳゲートアレイの基本セルに適用
した第１の応用例について説明する。

第３図において、本実施例に係るＣＭＯ８型Ｏ８ンジス
タを′基本セル３１ａとし、この基本セル３１ａを背中
合わせに配置したものを一例に並べることにより一つの
基本セル列３１が構成されている。

また、この基本セル列３１の両側には配線チャネル領域
３２ａ、３２ｂが設定され、この配線チャネル領域３２
ａ、３２ｂを挟んで、更に別の基本セル列３３．３４が
夫々配置されている。

基本セル列３４の成る基本セル３４ａの端子３５と基本
セル列３１の成る０ＭＯ３型トランジスタ３１ｂのゲー
トとの接続は、このＣＭＯＳ型トランジスタ３１ｂと背
中合わせに配置されているＣ）４０Ｓ型トランジスタ３
１ｃの第２層ポリシリコン層において上記トランジスタ
３１ｂに対して反対側に設定されている端子３つと、上
記端子３５とを金属配線４０で接続することにより間接
的に行っている。

即ち、端子３９を０ＭＯ３型トランジスタ３１ｂのゲー
トに接続するために、このＣＭＯＳ型トランジスタ３１
ｂの第１層ポリシリコン層上に設定されている端子３６
と、ＣＭＯ８型Ｏ８ンジスタ３１ｃの第２層ポリシリコ
ン層上に設定されている端子３７とを、夫々コンタクト
部を介して金属配線３８によって接続している。

この第１の応用例によれば、一つの基本セル列３１を構
成する成るＣＭＯＳ型トランジスタ３１ｂにおいて、こ
れと背中合わせに配置されているＣＭＯ３型Ｏ３ンジス
タ３１ｃの反対側にゲート接続を行うための端子を設定
することができ、このために迂回による無駄な配線がな
くなり、配線も容易に行うことができる。

次に、第４図を参照して、本実施例に係るＣＭＯＳ型ト
ランジスタをＣＭＯＳアレイの基本セルに適用した第２
の応用例について説明する。

基本セル列４１において、相互に背中合わせに配置され
た２つの０ＭＯ８型トランジスタ４２．４５は、共に不
使用の場合、一方のＣＭＯＳ型トランジスタ４２の第１
層ポリシリコン層の一方の端部に設定された端子４３ａ
と他方のＣＭＯＳ型トランジスタ４５の第２層ポリシリ
コン層の一方の端部に設定された端子４７ａとが、夫々
のコンタクト部を介して金属配線４８で接続されている
。また、これと同時に、一方の０ＭＯ８型トランジスタ
４２の第２層ポリシリコン層の一方の端部に設定された
端子４４ａと、他方のＣＭＯＳ型トランジスタ４５の第
１層ポリシリコン層の一方の端部に設定された端子４６
ａとが、夫々のコンタクト部を介して金属配線４９で接
続されている。

この第２の応用例によれば、２つのＣＭＯＳ型トランジ
スタ４２．４５において、相互に反対側に設定されてい
る２組の端子、即ち、０ＭＯ８型トランジスタ４２の第
１層ポリシリコン層の他方の端部に設定された端子４３
ｂとＣＭＯＳ型トランジスタ４５の第２層ポリシリコン
層の他方の端部に設定された端子４７ｂ、並びに０ＭＯ
８型トランジスタ４２の第２層ポリシリコン層の他方の
端部に設定された端子４４ｂとＣＭＯＳ型トランジスタ
４５の第１層ポリシリコン層の他方の端部に設定された
端子４６ｂの２組の端子において、等電位点を相互に独
立して設定することができる。このために、配線を行う
場合に、多くの等電位点を使用することかできるので、
配線を容易に行うことができる９［発明の効果］ 以上、説明したように、本発明によれば、Ｃ１，ＩＯｓ
ゲートアレイ等において配線を行う場合、従来技術にお
いて問題とされていた迂回等による無駄な配線を回避す
ることができ、また、多くの等電位点を使用することが
できるので、配線を容易にしかも効果的に行うことがで
きる。

【図面の簡単な説明】

第１図は本発明の実施例に係るＣＭＯＳ型トランジスタ
を示す要部の模式的な平面図、第２図は第１図における
Ｃ１ＩＩＯＳ型トランジスタを並べて配置した場合のゲ
ート接続を示す模式的な平面図、第３図は第１図におけ
るＣＭＯＳ型トランジスタをＣＭＯＳゲートアレイの基
本セルに適用した第１の応用例を示す要部の模式的な平
面図、第４図は同時に第１図におけるＣＭＯＳ型トラン
ジスタをＣＭＯＳゲートアレイの基本セルに適用した第
２の応用例を示す要部の模式的な平面図、第５図は従来
のＣＭＯＳ型トランジスタを示す要部の模式的な平面図
、また第６図は第５図における従来のＣＭＯＳ型トラン
ジスタをＣＭＯＳゲートアレイの基本セルに適用した応
用例に示す要部の模式的な平面図である。 １１；Ｎ型拡散領域、１２；Ｐ型拡散領域、１３．２２
．第１層ポリシリコン層、１３ａ。 １３ｂ、１４ａ、１４ｂ；突出部、１４，２６；第２層
ポリシリコン層、１５；Ｎ型ＭＯＳトランジスタ、１６
；ＭＯＳ）ランジスタ、２１，２５゜３　ｌ　ｂ　、　
３１　ｃ　、　４２　、４５　；　ＣＭＯＳ型トランジ
スタ、２３，２７，２９．３５〜３７，３９．４３ａ、
４３ｂ、　　４４ａ、４４ｂ、　　４６ａ、　　４６ｂ
。 ４７ａ、４７ｂ；端子、２４，２８；：７ンタクト部、
３０，３８．４０．４８，４９　、金属配線、３１．３
３，３４，４１　；基本セル列、３１ａ。 ３４ａ；基本セル

Claims (1)

【特許請求の範囲】
1. （１）第１層ポリシリコン層をゲートとする２層ポリシ
   リコン構造を有するＮ型及びＰ型ＭＯＳトランジスタの
   対から構成された集積回路の製造方法において、前記Ｎ
   型及びＰ型トランジスタを構成する各能動領域を横切っ
   てストライプ状に伸びると共に両端部にその伸長方向と
   交叉する突出部を有する前記第１層ポリシリコン層を形
   成し、次いで絶縁膜を介して、前記第１層ポリシリコン
   層と実質的に重畳して伸長すると共に前記第１層ポリシ
   リコン層と重畳しない両端部を有する第２層ポリシリコ
   ン層を形成したことを特徴とする集積回路の製造方法。