JPH01220844A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH01220844A JPH01220844A JP4731088A JP4731088A JPH01220844A JP H01220844 A JPH01220844 A JP H01220844A JP 4731088 A JP4731088 A JP 4731088A JP 4731088 A JP4731088 A JP 4731088A JP H01220844 A JPH01220844 A JP H01220844A
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- JP
- Japan
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- polysilicon layer
- transistor
- cmos
- insulating film
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 abstract description 17
- 239000012535 impurity Substances 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 49
- 239000002184 metal Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は集積回路の製造方法に関し、特にCMOSアレ
イにおいて無駄のない配線を実現し得るCMOS型トラ
ンジスタの製造方法に関する。
イにおいて無駄のない配線を実現し得るCMOS型トラ
ンジスタの製造方法に関する。
[従来の技術]
従来、この種のCMOS型トランジスタは、第5図に示
すように、N型拡散領域50と第1層ポリシリコン層に
より構成されるゲート51を備えたN型MOSトランジ
スタ52と、P型拡散領域53と第1層ポリシリコン層
により構成されるゲート54とを備えたP型MOSトラ
ンジスタ55とを対にして配置形成し、更にN型MOS
トランジスタ52のゲート51とP型MOSトランジス
タ55のゲート54とを第1層ポリシリコン層の配線部
56によって接続することによって、ゲート51゜54
を共通とするように形成されている。
すように、N型拡散領域50と第1層ポリシリコン層に
より構成されるゲート51を備えたN型MOSトランジ
スタ52と、P型拡散領域53と第1層ポリシリコン層
により構成されるゲート54とを備えたP型MOSトラ
ンジスタ55とを対にして配置形成し、更にN型MOS
トランジスタ52のゲート51とP型MOSトランジス
タ55のゲート54とを第1層ポリシリコン層の配線部
56によって接続することによって、ゲート51゜54
を共通とするように形成されている。
[発明が解決しようとする課題]
しかしながら、上述した従来のCMOS型トランジスタ
は、N型拡散領域50とP型拡散領域53とを並べた方
向に第1層ポリシリコン層で構成されたゲート51.5
4が形成され、これらのゲート51.54に対して配線
を行うための端子は、しばしばこれらのゲート51.5
4の両端部に夫々設定される。
は、N型拡散領域50とP型拡散領域53とを並べた方
向に第1層ポリシリコン層で構成されたゲート51.5
4が形成され、これらのゲート51.54に対して配線
を行うための端子は、しばしばこれらのゲート51.5
4の両端部に夫々設定される。
このために、第6図を参照して説明すると、例えば、こ
の種のCMOS型トランジスタが基本セルとして用いら
れるCMOSゲートアレイにおいて、基本セル60等は
しばしば配線チャネル領域62゜63の間に背中合わせ
に配置される。この場合、配線チャネル領域62に面す
るCMOS型トランジスタ64のゲートに対して端子6
6から配線を行う際には、配線チャネル領域63に面す
るCMOS型トランジスタ65の使用状況によっては、
配線68のように、基本セル列61を横切ってから配線
チャネル領域62を通って0MO3型トランジスタ64
のゲートの端子67に接続しなければならない。
の種のCMOS型トランジスタが基本セルとして用いら
れるCMOSゲートアレイにおいて、基本セル60等は
しばしば配線チャネル領域62゜63の間に背中合わせ
に配置される。この場合、配線チャネル領域62に面す
るCMOS型トランジスタ64のゲートに対して端子6
6から配線を行う際には、配線チャネル領域63に面す
るCMOS型トランジスタ65の使用状況によっては、
配線68のように、基本セル列61を横切ってから配線
チャネル領域62を通って0MO3型トランジスタ64
のゲートの端子67に接続しなければならない。
従って、CMOSゲートアレイにおいて、異なる配線チ
ャネル領域62.63に面するCMOS型トランジスタ
同士を接続する場合、配線68を大きく迂回させなけれ
ばならないという問題が生じる。
ャネル領域62.63に面するCMOS型トランジスタ
同士を接続する場合、配線68を大きく迂回させなけれ
ばならないという問題が生じる。
本発明はかかる問題点に鑑みてなされてたものであって
、CMOSアレイにおいて無駄のない配線を実現し得る
集積回路の製造方法を提供することを目的とする。
、CMOSアレイにおいて無駄のない配線を実現し得る
集積回路の製造方法を提供することを目的とする。
[課題を解決するための手段コ
本発明に係る集積回路の製造方法は、第1層ポリシリコ
ン層をゲートとする2層ポリシリコン構造を有するN型
及びP型MOSトランジスタの対から構成された集積回
路の製造方法において、前記N型及びP型トランジスタ
を構成する各能動領域を横切ってストライプ状に伸びる
と共に両端部にその伸長方向と交叉する突出部を有する
前記第1層ポリシリコン層を形成し、次いで絶縁膜を介
して、前記第1層ポリシリコン層と実質的に重畳して伸
長すると共に前記第1層ポリシリコン層と重畳しない両
端部を有する第2層ポリシリコン層を形成したことを特
徴とする。
ン層をゲートとする2層ポリシリコン構造を有するN型
及びP型MOSトランジスタの対から構成された集積回
路の製造方法において、前記N型及びP型トランジスタ
を構成する各能動領域を横切ってストライプ状に伸びる
と共に両端部にその伸長方向と交叉する突出部を有する
前記第1層ポリシリコン層を形成し、次いで絶縁膜を介
して、前記第1層ポリシリコン層と実質的に重畳して伸
長すると共に前記第1層ポリシリコン層と重畳しない両
端部を有する第2層ポリシリコン層を形成したことを特
徴とする。
[作用]
以上のように構成された本発明によれは、集積回路を構
成する0MO8型トランジスタを並べて配置した場合、
一方のCMOS型トランジスタのゲートに接続するため
の端子を、他方の0MO8型トランジスタの使用状況に
依存しないで、この他方のCMOS型トランジスタの反
対側に設定することができる。
成する0MO8型トランジスタを並べて配置した場合、
一方のCMOS型トランジスタのゲートに接続するため
の端子を、他方の0MO8型トランジスタの使用状況に
依存しないで、この他方のCMOS型トランジスタの反
対側に設定することができる。
このために、無駄な配線を回避することができ、配線を
容易に行うことができる。
容易に行うことができる。
[実施例]
以下、添付の図面を参照して、本発明をCMOS型トラ
ンジスタの製造方法に適用した実施例について具体的に
説明する。
ンジスタの製造方法に適用した実施例について具体的に
説明する。
第1図は、本実施例方法を示す模式的な平面図である。
先ず、第1図を参照して、CMOS型トランジスタの要
部の構成について説明する。
部の構成について説明する。
Si基板(図示せず)には、N型拡散領域11及びP型
拡散領域12が夫々形成されている。また、図示はしな
いが、N型拡散領域11及びP型拡散流域12中には、
P+型のソース・ドレイン拡散領域及びN+型のソース
・トレイン領域が夫々形成されている。Si基板の表面
上にはゲート絶縁膜(図示せず)が形成されており、こ
のゲート絶縁膜上に第1層ポリシリコン層13が形成さ
れ、更に絶縁膜(図示せず)を介して第2層ポリシリコ
ン層14が形成されている。
拡散領域12が夫々形成されている。また、図示はしな
いが、N型拡散領域11及びP型拡散流域12中には、
P+型のソース・ドレイン拡散領域及びN+型のソース
・トレイン領域が夫々形成されている。Si基板の表面
上にはゲート絶縁膜(図示せず)が形成されており、こ
のゲート絶縁膜上に第1層ポリシリコン層13が形成さ
れ、更に絶縁膜(図示せず)を介して第2層ポリシリコ
ン層14が形成されている。
ここで、第1層ポリシリコン層13は、その両端部にお
いて上層の第2層ポリシリコン層14と相互に重量せず
互いに逆向きの突出部13a、13bを夫々有している
。また、第2層ポリシリコン層14も、その両端部にお
いて、下層の第1層ポリシリコン層13と相互に重量し
ない突出部14a、14bを有している。これらの突出
部14a、14bは、第1層ポリシリコン層13の突出
部13a、13bと夫々逆向きに形成されている。
いて上層の第2層ポリシリコン層14と相互に重量せず
互いに逆向きの突出部13a、13bを夫々有している
。また、第2層ポリシリコン層14も、その両端部にお
いて、下層の第1層ポリシリコン層13と相互に重量し
ない突出部14a、14bを有している。これらの突出
部14a、14bは、第1層ポリシリコン層13の突出
部13a、13bと夫々逆向きに形成されている。
15及び16は、N型拡散領域11及びP型拡散領域1
2を夫々の能動領域とするN型MO3トランジスタ及び
P型MOSトランジスタである。
2を夫々の能動領域とするN型MO3トランジスタ及び
P型MOSトランジスタである。
次に、以上のように構成された本実施例に係る0MO8
型トランジスタの要部の製造方法について説明する。
型トランジスタの要部の製造方法について説明する。
先ず、Si基板(図示せず)の表面に絶縁膜を形成し、
この絶縁膜の所定領域に開口部を夫々形成する。そして
、これらの開口部を介してN型不純物及びP型不純物を
夫々拡散させて、N型拡散領域11及びP型拡散領域1
2を夫々形成する。
この絶縁膜の所定領域に開口部を夫々形成する。そして
、これらの開口部を介してN型不純物及びP型不純物を
夫々拡散させて、N型拡散領域11及びP型拡散領域1
2を夫々形成する。
その後、上記絶縁膜を除去してゲート絶縁膜を形成する
。
。
次に、このゲート絶縁膜上にポリシリコン膜を形成し、
このポリシリコン膜をパターニングすることにより、両
端部に相互に逆向きの突出部13a、13bを有する第
1層ポリシリコン層13を得る。
このポリシリコン膜をパターニングすることにより、両
端部に相互に逆向きの突出部13a、13bを有する第
1層ポリシリコン層13を得る。
次いで、上記ゲート絶縁膜の所定箇所に開口部を設けて
、N型及びP型の不純物の拡散を夫々行うことにより、
N型拡散領域11内にP+型のソース・トレイン領域(
図示せず)を、またP型不純物領域12内にN+型のソ
ース・ドレイン領域(図示せず)を夫々形成する。
、N型及びP型の不純物の拡散を夫々行うことにより、
N型拡散領域11内にP+型のソース・トレイン領域(
図示せず)を、またP型不純物領域12内にN+型のソ
ース・ドレイン領域(図示せず)を夫々形成する。
その後、第1層ポリシリコン層13上に絶縁膜(121
示せず)を形成した後、この絶縁股上にポリシリコン膜
を形成し、このポリシリコン膜をパターニングすること
により、両端部において第1層ポリシリコン層13の突
出部13a、13bとは夫々逆向きの突出部14a、1
4bを有する第2層ポ、リシリコン層14を得る。次い
で、周知の製法を用いて、層間パッシベーション膜、コ
ンタクトホール、配線膜、及びパッド保護用パッシベー
ション膜等を夫々形成することにより、N型拡散層領域
11及びP型拡散層領域12を夫々の能力領域とするN
型MOSトランジスタ及びP型MOSトランジスタから
構成されるCMO3型O3ンジスタを得る。
示せず)を形成した後、この絶縁股上にポリシリコン膜
を形成し、このポリシリコン膜をパターニングすること
により、両端部において第1層ポリシリコン層13の突
出部13a、13bとは夫々逆向きの突出部14a、1
4bを有する第2層ポ、リシリコン層14を得る。次い
で、周知の製法を用いて、層間パッシベーション膜、コ
ンタクトホール、配線膜、及びパッド保護用パッシベー
ション膜等を夫々形成することにより、N型拡散層領域
11及びP型拡散層領域12を夫々の能力領域とするN
型MOSトランジスタ及びP型MOSトランジスタから
構成されるCMO3型O3ンジスタを得る。
次に、第2図を参照して、上述の如く、構成及びその製
造方法について説明した本実施例に係るCMO3型O3
ンジスタを並べた場合の接続構成について説明する。
造方法について説明した本実施例に係るCMO3型O3
ンジスタを並べた場合の接続構成について説明する。
並べて配置されている2つのCMOS型トランジスタ2
1.25において、一方のCMOS型トランジスタ21
の第1層ポリシリコン層22上の端子23と他方のCM
OS型トランジスタ25の第2層ポリシリコン層26上
の端子27とが、コンタクト部24.28を通して金属
配線30により接続されている。
1.25において、一方のCMOS型トランジスタ21
の第1層ポリシリコン層22上の端子23と他方のCM
OS型トランジスタ25の第2層ポリシリコン層26上
の端子27とが、コンタクト部24.28を通して金属
配線30により接続されている。
このために、一方のCMO3型O3ランジスタ21の使
用、不使用、及びこのCe1los型トランジスタ21
上における他方のCMOS型トランジスタ25のゲート
との等電位点の有無にかかわらず、他方の0MO8型ト
ランジスタ25において、一方のClll0S型トラン
ジスタ21のゲートに接続するための端子を、このCM
OS型トランジスタ21に対して反対側に設けられてい
る端子30に設定することができる。
用、不使用、及びこのCe1los型トランジスタ21
上における他方のCMOS型トランジスタ25のゲート
との等電位点の有無にかかわらず、他方の0MO8型ト
ランジスタ25において、一方のClll0S型トラン
ジスタ21のゲートに接続するための端子を、このCM
OS型トランジスタ21に対して反対側に設けられてい
る端子30に設定することができる。
次に、第3図を参照して、本実施例に係るCMO8型l
・ランジスタをCMOSゲートアレイの基本セルに適用
した第1の応用例について説明する。
・ランジスタをCMOSゲートアレイの基本セルに適用
した第1の応用例について説明する。
第3図において、本実施例に係るCMO8型O8ンジス
タを′基本セル31aとし、この基本セル31aを背中
合わせに配置したものを一例に並べることにより一つの
基本セル列31が構成されている。
タを′基本セル31aとし、この基本セル31aを背中
合わせに配置したものを一例に並べることにより一つの
基本セル列31が構成されている。
また、この基本セル列31の両側には配線チャネル領域
32a、32bが設定され、この配線チャネル領域32
a、32bを挟んで、更に別の基本セル列33.34が
夫々配置されている。
32a、32bが設定され、この配線チャネル領域32
a、32bを挟んで、更に別の基本セル列33.34が
夫々配置されている。
基本セル列34の成る基本セル34aの端子35と基本
セル列31の成る0MO3型トランジスタ31bのゲー
トとの接続は、このCMOS型トランジスタ31bと背
中合わせに配置されているC)40S型トランジスタ3
1cの第2層ポリシリコン層において上記トランジスタ
31bに対して反対側に設定されている端子3つと、上
記端子35とを金属配線40で接続することにより間接
的に行っている。
セル列31の成る0MO3型トランジスタ31bのゲー
トとの接続は、このCMOS型トランジスタ31bと背
中合わせに配置されているC)40S型トランジスタ3
1cの第2層ポリシリコン層において上記トランジスタ
31bに対して反対側に設定されている端子3つと、上
記端子35とを金属配線40で接続することにより間接
的に行っている。
即ち、端子39を0MO3型トランジスタ31bのゲー
トに接続するために、このCMOS型トランジスタ31
bの第1層ポリシリコン層上に設定されている端子36
と、CMO8型O8ンジスタ31cの第2層ポリシリコ
ン層上に設定されている端子37とを、夫々コンタクト
部を介して金属配線38によって接続している。
トに接続するために、このCMOS型トランジスタ31
bの第1層ポリシリコン層上に設定されている端子36
と、CMO8型O8ンジスタ31cの第2層ポリシリコ
ン層上に設定されている端子37とを、夫々コンタクト
部を介して金属配線38によって接続している。
この第1の応用例によれば、一つの基本セル列31を構
成する成るCMOS型トランジスタ31bにおいて、こ
れと背中合わせに配置されているCMO3型O3ンジス
タ31cの反対側にゲート接続を行うための端子を設定
することができ、このために迂回による無駄な配線がな
くなり、配線も容易に行うことができる。
成する成るCMOS型トランジスタ31bにおいて、こ
れと背中合わせに配置されているCMO3型O3ンジス
タ31cの反対側にゲート接続を行うための端子を設定
することができ、このために迂回による無駄な配線がな
くなり、配線も容易に行うことができる。
次に、第4図を参照して、本実施例に係るCMOS型ト
ランジスタをCMOSアレイの基本セルに適用した第2
の応用例について説明する。
ランジスタをCMOSアレイの基本セルに適用した第2
の応用例について説明する。
基本セル列41において、相互に背中合わせに配置され
た2つの0MO8型トランジスタ42.45は、共に不
使用の場合、一方のCMOS型トランジスタ42の第1
層ポリシリコン層の一方の端部に設定された端子43a
と他方のCMOS型トランジスタ45の第2層ポリシリ
コン層の一方の端部に設定された端子47aとが、夫々
のコンタクト部を介して金属配線48で接続されている
。また、これと同時に、一方の0MO8型トランジスタ
42の第2層ポリシリコン層の一方の端部に設定された
端子44aと、他方のCMOS型トランジスタ45の第
1層ポリシリコン層の一方の端部に設定された端子46
aとが、夫々のコンタクト部を介して金属配線49で接
続されている。
た2つの0MO8型トランジスタ42.45は、共に不
使用の場合、一方のCMOS型トランジスタ42の第1
層ポリシリコン層の一方の端部に設定された端子43a
と他方のCMOS型トランジスタ45の第2層ポリシリ
コン層の一方の端部に設定された端子47aとが、夫々
のコンタクト部を介して金属配線48で接続されている
。また、これと同時に、一方の0MO8型トランジスタ
42の第2層ポリシリコン層の一方の端部に設定された
端子44aと、他方のCMOS型トランジスタ45の第
1層ポリシリコン層の一方の端部に設定された端子46
aとが、夫々のコンタクト部を介して金属配線49で接
続されている。
この第2の応用例によれば、2つのCMOS型トランジ
スタ42.45において、相互に反対側に設定されてい
る2組の端子、即ち、0MO8型トランジスタ42の第
1層ポリシリコン層の他方の端部に設定された端子43
bとCMOS型トランジスタ45の第2層ポリシリコン
層の他方の端部に設定された端子47b、並びに0MO
8型トランジスタ42の第2層ポリシリコン層の他方の
端部に設定された端子44bとCMOS型トランジスタ
45の第1層ポリシリコン層の他方の端部に設定された
端子46bの2組の端子において、等電位点を相互に独
立して設定することができる。このために、配線を行う
場合に、多くの等電位点を使用することかできるので、
配線を容易に行うことができる9[発明の効果] 以上、説明したように、本発明によれば、C1,IOs
ゲートアレイ等において配線を行う場合、従来技術にお
いて問題とされていた迂回等による無駄な配線を回避す
ることができ、また、多くの等電位点を使用することが
できるので、配線を容易にしかも効果的に行うことがで
きる。
スタ42.45において、相互に反対側に設定されてい
る2組の端子、即ち、0MO8型トランジスタ42の第
1層ポリシリコン層の他方の端部に設定された端子43
bとCMOS型トランジスタ45の第2層ポリシリコン
層の他方の端部に設定された端子47b、並びに0MO
8型トランジスタ42の第2層ポリシリコン層の他方の
端部に設定された端子44bとCMOS型トランジスタ
45の第1層ポリシリコン層の他方の端部に設定された
端子46bの2組の端子において、等電位点を相互に独
立して設定することができる。このために、配線を行う
場合に、多くの等電位点を使用することかできるので、
配線を容易に行うことができる9[発明の効果] 以上、説明したように、本発明によれば、C1,IOs
ゲートアレイ等において配線を行う場合、従来技術にお
いて問題とされていた迂回等による無駄な配線を回避す
ることができ、また、多くの等電位点を使用することが
できるので、配線を容易にしかも効果的に行うことがで
きる。
第1図は本発明の実施例に係るCMOS型トランジスタ
を示す要部の模式的な平面図、第2図は第1図における
C1IIOS型トランジスタを並べて配置した場合のゲ
ート接続を示す模式的な平面図、第3図は第1図におけ
るCMOS型トランジスタをCMOSゲートアレイの基
本セルに適用した第1の応用例を示す要部の模式的な平
面図、第4図は同時に第1図におけるCMOS型トラン
ジスタをCMOSゲートアレイの基本セルに適用した第
2の応用例を示す要部の模式的な平面図、第5図は従来
のCMOS型トランジスタを示す要部の模式的な平面図
、また第6図は第5図における従来のCMOS型トラン
ジスタをCMOSゲートアレイの基本セルに適用した応
用例に示す要部の模式的な平面図である。 11;N型拡散領域、12;P型拡散領域、13.22
.第1層ポリシリコン層、13a。 13b、14a、14b;突出部、14,26;第2層
ポリシリコン層、15;N型MOSトランジスタ、16
;MOS)ランジスタ、21,25゜3 l b 、
31 c 、 42 、45 ; CMOS型トランジ
スタ、23,27,29.35〜37,39.43a、
43b、 44a、44b、 46a、 46b
。 47a、47b;端子、24,28;:7ンタクト部、
30,38.40.48,49 、金属配線、31.3
3,34,41 ;基本セル列、31a。 34a;基本セル
を示す要部の模式的な平面図、第2図は第1図における
C1IIOS型トランジスタを並べて配置した場合のゲ
ート接続を示す模式的な平面図、第3図は第1図におけ
るCMOS型トランジスタをCMOSゲートアレイの基
本セルに適用した第1の応用例を示す要部の模式的な平
面図、第4図は同時に第1図におけるCMOS型トラン
ジスタをCMOSゲートアレイの基本セルに適用した第
2の応用例を示す要部の模式的な平面図、第5図は従来
のCMOS型トランジスタを示す要部の模式的な平面図
、また第6図は第5図における従来のCMOS型トラン
ジスタをCMOSゲートアレイの基本セルに適用した応
用例に示す要部の模式的な平面図である。 11;N型拡散領域、12;P型拡散領域、13.22
.第1層ポリシリコン層、13a。 13b、14a、14b;突出部、14,26;第2層
ポリシリコン層、15;N型MOSトランジスタ、16
;MOS)ランジスタ、21,25゜3 l b 、
31 c 、 42 、45 ; CMOS型トランジ
スタ、23,27,29.35〜37,39.43a、
43b、 44a、44b、 46a、 46b
。 47a、47b;端子、24,28;:7ンタクト部、
30,38.40.48,49 、金属配線、31.3
3,34,41 ;基本セル列、31a。 34a;基本セル
Claims (1)
- (1)第1層ポリシリコン層をゲートとする2層ポリシ
リコン構造を有するN型及びP型MOSトランジスタの
対から構成された集積回路の製造方法において、前記N
型及びP型トランジスタを構成する各能動領域を横切っ
てストライプ状に伸びると共に両端部にその伸長方向と
交叉する突出部を有する前記第1層ポリシリコン層を形
成し、次いで絶縁膜を介して、前記第1層ポリシリコン
層と実質的に重畳して伸長すると共に前記第1層ポリシ
リコン層と重畳しない両端部を有する第2層ポリシリコ
ン層を形成したことを特徴とする集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4731088A JPH01220844A (ja) | 1988-02-29 | 1988-02-29 | 集積回路の製造方法 |
Applications Claiming Priority (1)
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JP4731088A JPH01220844A (ja) | 1988-02-29 | 1988-02-29 | 集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
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JPH01220844A true JPH01220844A (ja) | 1989-09-04 |
Family
ID=12771719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP4731088A Pending JPH01220844A (ja) | 1988-02-29 | 1988-02-29 | 集積回路の製造方法 |
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JP (1) | JPH01220844A (ja) |
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1988
- 1988-02-29 JP JP4731088A patent/JPH01220844A/ja active Pending
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