JPH05198680A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05198680A JPH05198680A JP717992A JP717992A JPH05198680A JP H05198680 A JPH05198680 A JP H05198680A JP 717992 A JP717992 A JP 717992A JP 717992 A JP717992 A JP 717992A JP H05198680 A JPH05198680 A JP H05198680A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- wiring
- circuit
- transistor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体チップ上に回路修正用トランジスタを形
成し、一部のマスクの修正により容易に回路修正が実現
できるようにする。 【構成】ゲート電極３に整合してＮ型ウェル２内に設け
たＰ型拡散層５を有するＰチャネル型トランジスタと、
ゲート電極４に整合してＰ型シリコン基板１に設けたＮ
型拡散層６を有するＮチャネル型トランジスタを対にし
て配置し、ゲート電極３に接続するＶDD配線９とゲート
電極４に接続するＧＮＤ配線１０を備えた回路修正用ト
ランジスタを構成し、ゲート電極形成工程以後のマスク
修正により容易に回路修正ができるようにする。
成し、一部のマスクの修正により容易に回路修正が実現
できるようにする。 【構成】ゲート電極３に整合してＮ型ウェル２内に設け
たＰ型拡散層５を有するＰチャネル型トランジスタと、
ゲート電極４に整合してＰ型シリコン基板１に設けたＮ
型拡散層６を有するＮチャネル型トランジスタを対にし
て配置し、ゲート電極３に接続するＶDD配線９とゲート
電極４に接続するＧＮＤ配線１０を備えた回路修正用ト
ランジスタを構成し、ゲート電極形成工程以後のマスク
修正により容易に回路修正ができるようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＬＳＩチップの回路修正用トランジスタセルに
関する。
し、特にＬＳＩチップの回路修正用トランジスタセルに
関する。
【０００２】
【従来の技術】ＬＳＩは年々受注に合せて納期の短縮と
コストの低下と集積度の向上が要求されるので、機能ブ
ロック（以下Ｆ．Ｂと記す）の接続情報を作成すれば決
められた配置配線格子間隔上に、Ｆ．Ｂが自動配置配線
される手法が使われている。そこで図３に示すように、
半導体チップ３１上に自動配置配線されたＦ．Ｂ３２は
機能によって各々幅が異なるため列幅に長短が生じる。
この長短の不揃いにより生じた空間を埋めるために無素
子領域（以下フィールドセルと記す）３３を並べて長さ
を合せていた。また回路変更が生じた場合に配線の変更
だけで修正が出来るよう、予備のＦ．Ｂ３４が複数配置
されていた。
コストの低下と集積度の向上が要求されるので、機能ブ
ロック（以下Ｆ．Ｂと記す）の接続情報を作成すれば決
められた配置配線格子間隔上に、Ｆ．Ｂが自動配置配線
される手法が使われている。そこで図３に示すように、
半導体チップ３１上に自動配置配線されたＦ．Ｂ３２は
機能によって各々幅が異なるため列幅に長短が生じる。
この長短の不揃いにより生じた空間を埋めるために無素
子領域（以下フィールドセルと記す）３３を並べて長さ
を合せていた。また回路変更が生じた場合に配線の変更
だけで修正が出来るよう、予備のＦ．Ｂ３４が複数配置
されていた。
【０００３】図４は図３のフィールドセルの一例を示す
平面図及びＢ−Ｂ′線断面図である。
平面図及びＢ−Ｂ′線断面図である。
【０００４】図４に示すように、Ｐ型シリコン基板１に
設けたＮ型ウェル２を含む表面に絶縁膜１３を設け絶縁
膜１３の上にＶDD配線９及びＧＮＤ配線１０を設けてフ
ィールドセルを構成する。ここで、フィールドセルの高
さは、Ｆ．Ｂと同じで、フィールドセルの幅は最小の配
線格子間隔で形成されている。
設けたＮ型ウェル２を含む表面に絶縁膜１３を設け絶縁
膜１３の上にＶDD配線９及びＧＮＤ配線１０を設けてフ
ィールドセルを構成する。ここで、フィールドセルの高
さは、Ｆ．Ｂと同じで、フィールドセルの幅は最小の配
線格子間隔で形成されている。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
装置は、ＬＳＩチップの設計を完了した後に回路変更を
必要とする場合には予備として配置されているＦ．Ｂを
使って信号配線の変更だけで回路変更を行なおうとして
いたが、予備のＦ．Ｂだけでは数が足りない回路変更
や、予備のＦ．Ｂ以外の機能を持ったＦ．Ｂが必要とな
った場合には自動配置配線のやり直しとなりすべてのマ
スクを作り直さなくてはならなかった。又、予備のＦ．
Ｂを多数配置したのではチップ面積が小さくならないと
いう問題点があった。
装置は、ＬＳＩチップの設計を完了した後に回路変更を
必要とする場合には予備として配置されているＦ．Ｂを
使って信号配線の変更だけで回路変更を行なおうとして
いたが、予備のＦ．Ｂだけでは数が足りない回路変更
や、予備のＦ．Ｂ以外の機能を持ったＦ．Ｂが必要とな
った場合には自動配置配線のやり直しとなりすべてのマ
スクを作り直さなくてはならなかった。又、予備のＦ．
Ｂを多数配置したのではチップ面積が小さくならないと
いう問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に設けてゲート電極をＶDD配線に
接続したＰチャネル型トランジスタとゲート電極をＧＮ
Ｄ配線に接続したＮチャネル型トランジスタとを一対に
して最小の配線格子間隔の幅を有するセルを少くとも２
個並列に配置し且つ前記半導体基板上に設けた機能ブロ
ックの高さと同じ高さを有する回路修正用トランジスタ
セルを備えている。
装置は、半導体基板上に設けてゲート電極をＶDD配線に
接続したＰチャネル型トランジスタとゲート電極をＧＮ
Ｄ配線に接続したＮチャネル型トランジスタとを一対に
して最小の配線格子間隔の幅を有するセルを少くとも２
個並列に配置し且つ前記半導体基板上に設けた機能ブロ
ックの高さと同じ高さを有する回路修正用トランジスタ
セルを備えている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ），（ｂ）は本発明の一実施例を
示す半導体チップの平面図及びＡ−Ａ′線断面図であ
る。
示す半導体チップの平面図及びＡ−Ａ′線断面図であ
る。
【０００９】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１の一主面に選択的に設けたＮ型ウェル２
と、ゲート電極３に整合してＮ型ウェル内に設けたＰ型
拡散層５とゲート電極４に整合してＰ型基板１に設けた
Ｎ型拡散層６と、ゲート電極３，４を含む表面に設けた
層間絶縁膜７と、層間絶縁膜７に設けたコンタクト孔８
と、コンタクト孔８を介してゲート電極３に接続し層間
絶縁膜７上に設けたＶDD配線９と、コンタクト孔８を介
してゲート電極４に接続し層間絶縁膜７上に設けたＧＮ
Ｄ配線１０とを有して回路修正用トランジスタセルを構
成する。
リコン基板１の一主面に選択的に設けたＮ型ウェル２
と、ゲート電極３に整合してＮ型ウェル内に設けたＰ型
拡散層５とゲート電極４に整合してＰ型基板１に設けた
Ｎ型拡散層６と、ゲート電極３，４を含む表面に設けた
層間絶縁膜７と、層間絶縁膜７に設けたコンタクト孔８
と、コンタクト孔８を介してゲート電極３に接続し層間
絶縁膜７上に設けたＶDD配線９と、コンタクト孔８を介
してゲート電極４に接続し層間絶縁膜７上に設けたＧＮ
Ｄ配線１０とを有して回路修正用トランジスタセルを構
成する。
【００１０】ここで、回路修正用トランジスタセルはＰ
チャネル型トランジスタとＮチャネル型トランジスタが
夫々に対をなし且つ最小配線間隔で配置され、ゲート電
極はＶDD配線又はＧＮＤ配線の電位に設定される。
チャネル型トランジスタとＮチャネル型トランジスタが
夫々に対をなし且つ最小配線間隔で配置され、ゲート電
極はＶDD配線又はＧＮＤ配線の電位に設定される。
【００１１】図２（ａ），（ｂ）は本発明の応用例を説
明するためのレイアウト図である。
明するためのレイアウト図である。
【００１２】図２（ａ）に示すように、ゲート電極３
ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃ及びＰ型拡散層５
ａ，５ｂ，Ｎ型拡散層６ａ，６ｂを有して構成された回
路修正用トランジスタセル２１を使用して回路修正を行
う場合に、図２（ｂ）に示すようにゲート電極形成工程
以後のマスクを一部修正することにより、ゲート電極３
ｂ，４ｂの位置にゲート電極１１を形成し、Ｐ型拡散層
５ｂと接続するＶDD配線９ａ，Ｎ型拡散層６ｂと接続す
るＧＮＤ配線１０ａ，Ｐ型拡散層５ａ及びＮ型拡散層６
ａと接続する信号配線１２によりインバータを構成す
る。
ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃ及びＰ型拡散層５
ａ，５ｂ，Ｎ型拡散層６ａ，６ｂを有して構成された回
路修正用トランジスタセル２１を使用して回路修正を行
う場合に、図２（ｂ）に示すようにゲート電極形成工程
以後のマスクを一部修正することにより、ゲート電極３
ｂ，４ｂの位置にゲート電極１１を形成し、Ｐ型拡散層
５ｂと接続するＶDD配線９ａ，Ｎ型拡散層６ｂと接続す
るＧＮＤ配線１０ａ，Ｐ型拡散層５ａ及びＮ型拡散層６
ａと接続する信号配線１２によりインバータを構成す
る。
【００１３】ここで、Ｐチャネルトランジスタ用素子形
成領域及びＮチャネルトランジスタ形成領域を形成する
ためのマスクとＮ型ウェルを形成するためのマスクは、
変更せずにゲート電極形成用マスク，コンタクト孔形成
用マスク，ＶDD配線及びＧＮＤ配線形成用の第１層の配
線及び信号用の第２層の配線形成用のマスクの修正を行
うことにより回路修正が実現できる。
成領域及びＮチャネルトランジスタ形成領域を形成する
ためのマスクとＮ型ウェルを形成するためのマスクは、
変更せずにゲート電極形成用マスク，コンタクト孔形成
用マスク，ＶDD配線及びＧＮＤ配線形成用の第１層の配
線及び信号用の第２層の配線形成用のマスクの修正を行
うことにより回路修正が実現できる。
【００１４】従って従来のフィールド領域をＦ．Ｂとし
て使用する事ができる為、予備のＦ．Ｂが不要になるの
でチップ面積が小さくできる。又、所望の機能を持った
Ｆ．Ｂがフィールドの数が許す限り作成できるので自動
配置配線のやり直しをする必要がなくなる。
て使用する事ができる為、予備のＦ．Ｂが不要になるの
でチップ面積が小さくできる。又、所望の機能を持った
Ｆ．Ｂがフィールドの数が許す限り作成できるので自動
配置配線のやり直しをする必要がなくなる。
【００１５】
【発明の効果】以上説明したように本発明は、半導体基
板のフィールドセル領域にＰチャネル型トランジスタと
Ｎチャネル型トランジスタとを一対にして設けた回路修
正用トランジスタセルを設けることによりＦ．Ｂをチッ
プ内に配置する事なく回路変更の規模に合せて回路修正
用トランジスタセルにより、Ｆ．Ｂを構成する事がで
き、ゲート電極，コンタクト孔及び電源用の第１層の配
線及び信号回路用の第２層の配線のマスクを修正するだ
けで容易に回路修正ができるという効果を有する。又、
ハードマクロ内の予備のＦ．Ｂセルの占有率は平均５％
程度であり、本発明の回路修正用トランジスタセルを使
用すれば予備のＦ．Ｂが不要になるため１個当りのハー
ドマクロが５％程度小さくなるのでチップ面積でも５％
程度縮小できるという効果を有する。
板のフィールドセル領域にＰチャネル型トランジスタと
Ｎチャネル型トランジスタとを一対にして設けた回路修
正用トランジスタセルを設けることによりＦ．Ｂをチッ
プ内に配置する事なく回路変更の規模に合せて回路修正
用トランジスタセルにより、Ｆ．Ｂを構成する事がで
き、ゲート電極，コンタクト孔及び電源用の第１層の配
線及び信号回路用の第２層の配線のマスクを修正するだ
けで容易に回路修正ができるという効果を有する。又、
ハードマクロ内の予備のＦ．Ｂセルの占有率は平均５％
程度であり、本発明の回路修正用トランジスタセルを使
用すれば予備のＦ．Ｂが不要になるため１個当りのハー
ドマクロが５％程度小さくなるのでチップ面積でも５％
程度縮小できるという効果を有する。
【図１】本発明の一実施例を示す半導体チップの平面図
及びＡ−Ａ′線断面図。
及びＡ−Ａ′線断面図。
【図２】本発明の応用例を説明するためのレイアウト
図。
図。
【図３】従来の半導体集積回路装置の一例を説明するた
めの半導体チップの平面図。
めの半導体チップの平面図。
【図４】図３のフィールドセルの一例を示す半導体チッ
プの平面図及びＢ−Ｂ′線断面図。
プの平面図及びＢ−Ｂ′線断面図。
１ Ｐ型シリコン基板 ２ Ｎ型ウェル ３，３ａ，３ｂ，３ｃ，４，４ａ，４ｂ，４ｃ，１１
ゲート電極 ５，５ａ，５ｂ Ｐ型拡散層 ６，６ａ，６ｂ Ｎ型拡散層 ７ 層間絶縁膜 ８ コンタクト孔 ９，９ａ ＶDD配線 １０，１０ａ ＧＮＤ配線 １２ 信号配線 １３ 絶縁膜 ２１ 回路修正用トランジスタセル ３１ 半導体チップ ３２ Ｆ．Ｂ ３３ フィールドセル ３４ 予備のＦ．Ｂ
ゲート電極 ５，５ａ，５ｂ Ｐ型拡散層 ６，６ａ，６ｂ Ｎ型拡散層 ７ 層間絶縁膜 ８ コンタクト孔 ９，９ａ ＶDD配線 １０，１０ａ ＧＮＤ配線 １２ 信号配線 １３ 絶縁膜 ２１ 回路修正用トランジスタセル ３１ 半導体チップ ３２ Ｆ．Ｂ ３３ フィールドセル ３４ 予備のＦ．Ｂ
Claims (1)
- 【請求項１】 半導体基板上に設けてゲート電極をＶDD
配線に接続したＰチャネル型トランジスタとゲート電極
をＧＮＤ配線に接続したＮチャネル型トランジスタとを
一対にして最小の配線格子間隔の幅を有するセルを少く
とも２個並列に配置し且つ前記半導体基板上に設けた機
能ブロックの高さと同じ高さを有する回路修正用トラン
ジスタセルを備えたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP717992A JPH05198680A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP717992A JPH05198680A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198680A true JPH05198680A (ja) | 1993-08-06 |
Family
ID=11658852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP717992A Withdrawn JPH05198680A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568015B1 (ko) * | 1999-07-30 | 2006-04-07 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| US7508238B2 (en) | 2004-08-09 | 2009-03-24 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
-
1992
- 1992-01-20 JP JP717992A patent/JPH05198680A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568015B1 (ko) * | 1999-07-30 | 2006-04-07 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| US7508238B2 (en) | 2004-08-09 | 2009-03-24 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20150048425A1 (en) | Gate array architecture with multiple programmable regions | |
| JP2004071903A (ja) | 半導体装置 | |
| JPH0969577A (ja) | Ｓｒａｍセル | |
| JPH05198680A (ja) | 半導体集積回路装置 | |
| JPH0258871A (ja) | ボーダーレスマスタスライス半導体装置 | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JPH04164371A (ja) | 半導体集積回路 | |
| JP2659970B2 (ja) | 半導体集積回路 | |
| JPS6271258A (ja) | 半導体集積回路装置 | |
| JPH02280353A (ja) | 半導体集積回路 | |
| JP3164067B2 (ja) | 半導体集積回路装置 | |
| JP3006134B2 (ja) | スタティック半導体記憶装置 | |
| JPH01144667A (ja) | 基板電位検出回路 | |
| JPS61191047A (ja) | 半導体集積回路装置 | |
| JPS6272143A (ja) | 半導体集積回路のパタ−ン形成方法 | |
| JPH0154861B2 (ja) | ||
| JPH06216322A (ja) | 半導体集積回路装置 | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JP2921266B2 (ja) | コンプリメンタリｍｏｓ型集積回路装置 | |
| JP3218437B2 (ja) | 半導体集積回路装置 | |
| JP2001056486A (ja) | 液晶表示装置 | |
| JPH0548047A (ja) | 半導体装置 | |
| JPH0828482B2 (ja) | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 | |
| JP2001015719A (ja) | ゲートアレイ | |
| JPS6199349A (ja) | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |