JPH05218362A - ゲートアレイのベーシックセル - Google Patents

ゲートアレイのベーシックセル

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JPH05218362A
JPH05218362A JP5438392A JP5438392A JPH05218362A JP H05218362 A JPH05218362 A JP H05218362A JP 5438392 A JP5438392 A JP 5438392A JP 5438392 A JP5438392 A JP 5438392A JP H05218362 A JPH05218362 A JP H05218362A
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JP
Japan
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basic cell
gate array
gate
gate electrode
transistor
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Pending
Application number
JP5438392A
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English (en)
Inventor
Kenji Kawai
謙次 河合
Kazuya Fujimoto
和也 藤本
Yuichi Sato
雄一 佐藤
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 互いに交差位置にあるゲート電極を内部配線
で接続したとしても、内部配線が交わることなく、しか
もベーシックセルの枠外にはみ出さず、本来チャネル領
域を通過しなければならない他の外部配線を内部配線が
邪魔しない。また、内部配線の配線長も短くすることが
できる。 【構成】 4つのトランジスタ100A〜100Dが2段2列に
配置されてなるゲートアレイのベーシックセルであっ
て、1つのトランジスタ100Dのゲート電極110Dの内側の
端子部120DR が交差位置にあるトランジスタ100Aのゲー
ト電極110Aの内側の端子部120AL の側に延出されてい
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ゲートアレイのベーシ
ックセルに関する。
【0002】
【従来の技術】従来のゲートアレイのベーシックセルに
ついて図5及び図6を参照しつつ説明する。この種のベ
ーシックセルBCは、2段2列に配置された4つのトラ
ンジスタ100A〜100Dから構成されており、これらを相互
の接続でゲートを形成することで所望の回路を構成する
ようになっている。各トランジスタ100A〜100Dを接続す
る場合に、互いに交差位置にあるゲート電極、すなわち
110Aと110D、110Bと110Cを接続する場合には、ゲート電
極110A〜110Dを接続する内部配線200A、200Bが同一平面
上にて交差することは許されないので、図6に示すよう
に、一方の内部配線200AをベーシックセルBCの枠外に
まではみ出して形成している。なお、ここで交差位置と
は、ゲート電極110Aと110Dのように斜め位置にあること
をいうものとする。
【0003】
【発明が解決しようとする課題】しかしながら、一方の
内部配線200AをベーシックセルBCの枠外にまではみ出
して形成することは、チャネル領域にベーシックセルB
Cの内部配線200Aを形成することを意味する。このた
め、本来チャネル領域を通過しなければならない他の外
部配線300 を邪魔することになる。また、ゲート電極11
0A、110Dを相互に接続する内部配線200Aの配線長も長く
なるという問題もある。
【0004】本発明は、上記事情に鑑みて創案されたも
ので、交差位置にあるゲート電極を内部配線で接続して
も、当該内部配線がベーシックセルの枠外にはみ出るこ
とがないゲートアレイのベーシックセルを提供すること
を目的としている。
【0005】
【課題を解決するための手段】本発明に係るゲートアレ
イのベーシックセルは、4つのトランジスタが2段2列
に配置されてなるゲートアレイのベーシックセルであっ
て、少なくとも1つのトランジスタのゲート電極の内側
部分が交差位置にあるトランジスタのゲート電極の側に
延出されている。
【0006】
【実施例】図1は本発明の第1の実施例に係るゲートア
レイのベーシックセルを示す概略的平面図、図2はこの
ゲートアレイのベーシックセルにおいて交差位置にある
ゲート電極を接続した状態を示す概略的平面図、図3は
本発明の第2の実施例に係るゲートアレイのベーシック
セルを示す概略的平面図、図4はこのゲートアレイのベ
ーシックセルにおいて交差位置にあるゲート電極を接続
した状態を示す概略的平面図である。なお、従来のもの
と略同一の部分等には同一の符号を付して説明を行う。
【0007】本考案の第1の実施例に係るゲートアレイ
のベーシックセルBCは、図1に示すように、2つのN
chトランジスタ100A、100Bと、2つのPchトランジ
スタ100C、100Dとの合計4つのトランジスタを有し、こ
れらトランジスタ100A〜100Dは2段2列、すなわち田字
形状に配置されている。これらのトランジスタ100A〜10
0Dのゲート電極110A〜110Dは、それぞれの拡散領域400
を横断して形成されている。すなわち、ゲート電極110A
〜110Dは、拡散領域400 の両端に他の部分より太くなっ
た端子部を有するようになっている。
【0008】かかる4つのトランジスタ100A〜100Dのう
ち、1つのPchトランジスタ100D(図面では左下部に
位置している)のゲート電極110Dの左右2つの端子部12
0DL、120DR のうち、内側(右側)の端子部120DR は、
略逆L字形状に形成されて、その先端はゲート電極110A
の内側の端子部120AL とゲート電極110Bの内側の端子部
120BL との間まで延出されている。すなわち、トランジ
スタ100Dのゲート電極110Dの内側電極120DR は、交差位
置にあるNchトランジスタ100A(図面では右上部に位
置している)のゲート電極110Aの内側の端子部120AL に
向かって延出されることになる。
【0009】上述したように1つのトランジスタ100Dの
ゲート電極110Dの内側の端子部120DR を、交差位置にあ
るトランジスタ100Aのゲート電極110Aの内側の端子部12
0ALに向かって延出させておくと、図2に示すように、
4つのゲート電極110A〜110Dの内側の端子部120AL 、12
0BL 、120CR 、120DR をそれぞれ交差位置にある端子部
に内部配線で接続すると、端子部120AL と端子部120DR
とは短い直線の内部配線210Aで、端子部120BL と端子部
120CR とはL字形状の内部配線210Bで接続することがで
きるので、両内部配線210A、210Bは交差することがな
い。しかも、両内部配線210A、210Bは、ベーシックセル
BCの枠内に収まっている。従って、外部配線300 が内
部配線210A、210Bによって邪魔されることはない。
【0010】また、本発明に係るゲートアレイのベーシ
ックセルとして、図3に示すようなものを第2の実施例
として挙げることができる。図3に示すように、トラン
ジスタ100Aのゲート電極110Aの内側の端子部120ALを横
方向に延長し、この端子部120AL の交差位置にある端子
部、すなわちトランジスタ100Dのゲート電極110Dの内側
の端子部120DR を上方向に延長するようにしてもよい。
【0011】このように構成されたベーシックセルBC
では、図4に示すように、端子部120AL と端子部120DR
とが短い直線状の内部配線220Aで、端子部120BL と端子
部120CR とが略L字形状の内部配線220Bでそれぞれ接続
される。従って、両内部配線220A、220Bとが交差するこ
とはない。
【0012】
【発明の効果】本発明に係るゲートアレイのベーシック
セルは、4つのトランジスタが2段2列に配置されてな
るゲートアレイのベーシックセルであって、少なくとも
1つのトランジスタのゲート電極の内側部分が交差位置
にあるトランジスタのゲート電極の側に延出されている
ので、互いに交差位置にあるゲート電極を内部配線で接
続したとしても、当該内部配線が交わることなく、しか
もベーシックセルの枠外にはみ出すことはない。従っ
て、本来チャネル領域を通過しなければならない他の外
部配線を内部配線が邪魔することもない。また、当該内
部配線の配線長も従来のものより短くすることができ
る。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係るゲートアレイのベ
ーシックセルを示す概略的平面図である。
【図2】このゲートアレイのベーシックセルにおいて交
差位置にあるゲート電極を接続した状態を示す概略的平
面図である。
【図3】本発明の第2の実施例に係るゲートアレイのベ
ーシックセルを示す概略的平面図である。
【図4】このゲートアレイのベーシックセルにおいて交
差位置にあるゲート電極を接続した状態を示す概略的平
面図である。
【図5】従来のこの種のゲートアレイのベーシックセル
の概略的平面図である。
【図6】従来のゲートアレイのベーシックセルにおいて
交差位置にあるゲート電極を接続した状態を示す概略的
平面図である。
【符号の説明】
100A〜100D トランジスタ 110A〜110D ゲート電極 BC ベーシックセル 210A、210B 内部配線 300 外部配線

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 4つのトランジスタが2段2列に配置さ
    れてなるゲートアレイのベーシックセルにおいて、少な
    くとも1つのトランジスタのゲート電極の内側部分が交
    差位置にあるトランジスタのゲート電極の側に延出され
    ていることを特徴とするゲートアレイのベーシックセ
    ル。
JP5438392A 1992-02-04 1992-02-04 ゲートアレイのベーシックセル Pending JPH05218362A (ja)

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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149983A (ja) * 2006-03-09 2013-08-01 Tela Innovations Inc ダイナミックアレイ・アーキテクチャ
US8756551B2 (en) 2007-08-02 2014-06-17 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8816402B2 (en) 2008-03-13 2014-08-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8951916B2 (en) 2007-12-13 2015-02-10 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8966424B2 (en) 2007-03-07 2015-02-24 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires

Cited By (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921896B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit including linear gate electrode structures having different extension distances beyond contact
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US8823062B2 (en) 2006-03-09 2014-09-02 Tela Innovations, Inc. Integrated circuit with offset line end spacings in linear gate electrode level
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US8921897B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit with gate electrode conductive structures having offset ends
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires
US9741719B2 (en) 2006-03-09 2017-08-22 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8952425B2 (en) 2006-03-09 2015-02-10 Tela Innovations, Inc. Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length
JP2013149983A (ja) * 2006-03-09 2013-08-01 Tela Innovations Inc ダイナミックアレイ・アーキテクチャ
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8946781B2 (en) 2006-03-09 2015-02-03 Tela Innovations, Inc. Integrated circuit including gate electrode conductive structures with different extension distances beyond contact
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9589091B2 (en) 2006-03-09 2017-03-07 Tela Innovations, Inc. Scalable meta-data objects
US9443947B2 (en) 2006-03-09 2016-09-13 Tela Innovations, Inc. Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same
US9425272B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same
US9425145B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9425273B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8966424B2 (en) 2007-03-07 2015-02-24 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9595515B2 (en) 2007-03-07 2017-03-14 Tela Innovations, Inc. Semiconductor chip including integrated circuit defined within dynamic array section
US9424387B2 (en) 2007-03-07 2016-08-23 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8756551B2 (en) 2007-08-02 2014-06-17 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8759882B2 (en) 2007-08-02 2014-06-24 Tela Innovations, Inc. Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos
US10734383B2 (en) 2007-10-26 2020-08-04 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9281371B2 (en) 2007-12-13 2016-03-08 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US10461081B2 (en) 2007-12-13 2019-10-29 Tel Innovations, Inc. Super-self-aligned contacts and method for making the same
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8951916B2 (en) 2007-12-13 2015-02-10 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9530734B2 (en) 2008-01-31 2016-12-27 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8866197B2 (en) 2008-03-13 2014-10-21 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature
US9213792B2 (en) 2008-03-13 2015-12-15 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US9245081B2 (en) 2008-03-13 2016-01-26 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US9117050B2 (en) 2008-03-13 2015-08-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications
US9081931B2 (en) 2008-03-13 2015-07-14 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer
US10727252B2 (en) 2008-03-13 2020-07-28 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US9536899B2 (en) 2008-03-13 2017-01-03 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US8872283B2 (en) 2008-03-13 2014-10-28 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature
US10658385B2 (en) 2008-03-13 2020-05-19 Tela Innovations, Inc. Cross-coupled transistor circuit defined on four gate electrode tracks
US10651200B2 (en) 2008-03-13 2020-05-12 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks
US9208279B2 (en) 2008-03-13 2015-12-08 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods
US8853794B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit within semiconductor chip including cross-coupled transistor configuration
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US8853793B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends
US8816402B2 (en) 2008-03-13 2014-08-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor
US8847329B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US8847331B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures
US8835989B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications
US8836045B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9530795B2 (en) 2009-10-13 2016-12-27 Tela Innovations, Inc. Methods for cell boundary encroachment and semiconductor devices implementing the same
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

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