JPS607172A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS607172A JPS607172A JP58114615A JP11461583A JPS607172A JP S607172 A JPS607172 A JP S607172A JP 58114615 A JP58114615 A JP 58114615A JP 11461583 A JP11461583 A JP 11461583A JP S607172 A JPS607172 A JP S607172A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layers
- polysilicon layer
- polysilicon
- drain
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、スタチック形半導体ＭＯＳメモリのメモリセ
ルに関するものである。
ルに関するものである。
従来この種のメモリセルとしては、高集積化・低消費電
力化を目的として様々の構造が提案されている。この種
の参考資料としては、例えばＥｌｓｅｔｒｏｎｉｅａ
１９８０年１１月６日号、１４５〜１４８ 頁がある。
力化を目的として様々の構造が提案されている。この種
の参考資料としては、例えばＥｌｓｅｔｒｏｎｉｅａ
１９８０年１１月６日号、１４５〜１４８ 頁がある。
資料に示されているように、改良は特に負荷抵抗の構造
に対してなされている。当初この負荷としてはエンハン
スメント形ＭＯ８）ランジスタを用いていたが、後にデ
プリーション形ＭＯＳトランジスタ、さらに１層ポリシ
リコン、２層ポリシリコンと変遷を経、現在最も高集積
化が可能なのは、接地線に拡散層領域を用い、２層ポリ
シリコンを負荷とする第１図に示す構造のものである。
に対してなされている。当初この負荷としてはエンハン
スメント形ＭＯ８）ランジスタを用いていたが、後にデ
プリーション形ＭＯＳトランジスタ、さらに１層ポリシ
リコン、２層ポリシリコンと変遷を経、現在最も高集積
化が可能なのは、接地線に拡散層領域を用い、２層ポリ
シリコンを負荷とする第１図に示す構造のものである。
第２図はその等価回路で、第２図から明らかなようにこ
のメモリセルは相互にドレイン−ゲートもしくはドレイ
ン−ドレインを接続した４個のＭＯＢ）ランジスタと２
個の抵抗とから構成される０ 第１図において、（１ｍ）〜（１ｆ）はフィールド酸化
膜のない活性領域で、ＭＯＢ）ランジスタのドレインお
よびソースを形成しておυ、（１ｍ）、（１＋Ｐ）は第
２図の接続部０υ、（１ｂ）は同じく接地端子（２２ａ
）、（ｌｅ）は接続部ＣＩ！３、（ｌｄ）は接地端子（
２２ｂ）、（１ｅ）はビット線（２４）への接続部、（
１ｆ）は同じくビット線（ハ）への接続部にそれぞれ対
応している。（２ｍ）〜（２ｅ）は第１のポリシリコン
層であシ、（２＆）は第２図のＭＯＳ）ランジスタ（２
６ａ）、（２ｂ）は同じ（ＭＯＳ）ランジスタ（２６ｂ
） 、（２ｅ）は同じ（ＭＯＳ）ランジスタ（２６ｅ）
、（２６ｄ）の各ゲートをそれぞれ構成している。（
３ａ）〜（３Ｃ）は活性領域と第２のポリシリコン層ま
たは第１のポリシリコン層と第２のポリシリコン層とを
接続する共通コンタクトと呼ぶものである。（４息）〜
（４ｅ）は第１のポリシリコン層に積層して形成された
第２のポリシコン層で、（４ａ）〜（４Ｃ）は低抵抗値
、（４ｄ）、 （４ｅ）は高抵抗値を有し、（４ａ）は
活性領域（ＩＣ）と第１のポリシリコン層（２ｍ）、（
４ｂ）は活性領域（１ａ）と活性領域（１ｆ）および第
１のポリシリコン層（２ｂ）とを接続している。（４Ｃ
）は第２図の（５）に対応する電源線であるｏ （４ｄ
）、（４ｅ）は第２図の抵抗（２８ｍ） 、（２８ｂ）
に対応している。さらに（５ｍ）、（５ｂ）はアルミニ
ウムなどの金属導体で形成されるビット線（２４）、
（２！９へのコンタクトである。なお、第２図において
翰はワード線である。
のメモリセルは相互にドレイン−ゲートもしくはドレイ
ン−ドレインを接続した４個のＭＯＢ）ランジスタと２
個の抵抗とから構成される０ 第１図において、（１ｍ）〜（１ｆ）はフィールド酸化
膜のない活性領域で、ＭＯＢ）ランジスタのドレインお
よびソースを形成しておυ、（１ｍ）、（１＋Ｐ）は第
２図の接続部０υ、（１ｂ）は同じく接地端子（２２ａ
）、（ｌｅ）は接続部ＣＩ！３、（ｌｄ）は接地端子（
２２ｂ）、（１ｅ）はビット線（２４）への接続部、（
１ｆ）は同じくビット線（ハ）への接続部にそれぞれ対
応している。（２ｍ）〜（２ｅ）は第１のポリシリコン
層であシ、（２＆）は第２図のＭＯＳ）ランジスタ（２
６ａ）、（２ｂ）は同じ（ＭＯＳ）ランジスタ（２６ｂ
） 、（２ｅ）は同じ（ＭＯＳ）ランジスタ（２６ｅ）
、（２６ｄ）の各ゲートをそれぞれ構成している。（
３ａ）〜（３Ｃ）は活性領域と第２のポリシリコン層ま
たは第１のポリシリコン層と第２のポリシリコン層とを
接続する共通コンタクトと呼ぶものである。（４息）〜
（４ｅ）は第１のポリシリコン層に積層して形成された
第２のポリシコン層で、（４ａ）〜（４Ｃ）は低抵抗値
、（４ｄ）、 （４ｅ）は高抵抗値を有し、（４ａ）は
活性領域（ＩＣ）と第１のポリシリコン層（２ｍ）、（
４ｂ）は活性領域（１ａ）と活性領域（１ｆ）および第
１のポリシリコン層（２ｂ）とを接続している。（４Ｃ
）は第２図の（５）に対応する電源線であるｏ （４ｄ
）、（４ｅ）は第２図の抵抗（２８ｍ） 、（２８ｂ）
に対応している。さらに（５ｍ）、（５ｂ）はアルミニ
ウムなどの金属導体で形成されるビット線（２４）、
（２！９へのコンタクトである。なお、第２図において
翰はワード線である。
このように従来の２層ポリシリコンプロセスによる構成
では１．２個の抵抗および接続線、電源線が、すべて第
２のポリシリコン層によシ形成されているため、これら
第２のポリシリコン層（４ａ）（４ｅ）のパターンの幅
および相互の間隔の設定条件がきわめて厳しくなり、よ
り高集積化することは困難であるという欠点があった。
では１．２個の抵抗および接続線、電源線が、すべて第
２のポリシリコン層によシ形成されているため、これら
第２のポリシリコン層（４ａ）（４ｅ）のパターンの幅
および相互の間隔の設定条件がきわめて厳しくなり、よ
り高集積化することは困難であるという欠点があった。
本発明はこのような事情に鑑みてなされたもので、セル
面積を縮小し、スタチック形半導体メモリをよシ高集積
化することが可能な半導体メモリセ調を提供することに
ある。
面積を縮小し、スタチック形半導体メモリをよシ高集積
化することが可能な半導体メモリセ調を提供することに
ある。
このような目的を達成するために、本発明は、高抵抗負
荷を第１および第２のポリシリコン層にさらに積層して
形成した第３層目のポリシリコン層によって形成するも
のである。以下、実施例を用いて本発明の詳細な説明す
る。
荷を第１および第２のポリシリコン層にさらに積層して
形成した第３層目のポリシリコン層によって形成するも
のである。以下、実施例を用いて本発明の詳細な説明す
る。
第３図は本発明の一実施例を示す平面図である。
同図において、活性領域（ｌａ）−（１Ｆ）、第１のポ
リシリコン層（２ａ）〜（２Ｃ）、共通コンタクト（３
ａ）〜（３ｃ）、第２のポリシリコン層（４息）、（４
ｂ）およびコンタクト（５ａ）、（５ｂ）は第１図に示
したような従来のものと同様である。これに対し、（３
１ａｘ３１ｅ）は第３のポリシリコン層であシ、（３２
ｍ）、（３２ｂ）は第２のポリシリコン層（４ｍ） 、
（４ｂ）と第３のポリシリコン層（３１ｍ）、（３１ｂ
）を接続するだめの直接コンタクトと呼ばれるものであ
る。第３のポリシリコン層（３１ｍ） 、（３１ｂ）は
高抵抗値を有し、第１図の第２のポリシリコン層（４ａ
） 、（４’ａ） 、す力わち第２図の抵抗（２８ｍ）
、（２８ｂ）にそれぞれ相当する。これに対し、第３
のポリシリコン層（３１Ｃ）は低抵抗値を有し、第１図
の第２のポリシリコン層（４ｅ） 、すなわち第２図の
電源線（５）に相当している。
リシリコン層（２ａ）〜（２Ｃ）、共通コンタクト（３
ａ）〜（３ｃ）、第２のポリシリコン層（４息）、（４
ｂ）およびコンタクト（５ａ）、（５ｂ）は第１図に示
したような従来のものと同様である。これに対し、（３
１ａｘ３１ｅ）は第３のポリシリコン層であシ、（３２
ｍ）、（３２ｂ）は第２のポリシリコン層（４ｍ） 、
（４ｂ）と第３のポリシリコン層（３１ｍ）、（３１ｂ
）を接続するだめの直接コンタクトと呼ばれるものであ
る。第３のポリシリコン層（３１ｍ） 、（３１ｂ）は
高抵抗値を有し、第１図の第２のポリシリコン層（４ａ
） 、（４’ａ） 、す力わち第２図の抵抗（２８ｍ）
、（２８ｂ）にそれぞれ相当する。これに対し、第３
のポリシリコン層（３１Ｃ）は低抵抗値を有し、第１図
の第２のポリシリコン層（４ｅ） 、すなわち第２図の
電源線（５）に相当している。
このように従来セルサイズを制限していた第２のポリシ
リコン層により構成される要素が第２のポリシリコン層
と第３のポリシリコン層とに分散されるため、セル面積
を低減することが可能となった。また、同一セル面積を
保つものとすれば、従来高抵抗値のポリシリコン層（４
ｄ）、（４ｅ）の長さく斜線部）が十分にとれず、高抵
抗負荷を安定に製造することが困難であったのに対し、
高抵抗領域ポリシリコン層（３１ａ）、（３１ｂ）の長
さく斜線部）を十分に大きくとることが可能となる。
リコン層により構成される要素が第２のポリシリコン層
と第３のポリシリコン層とに分散されるため、セル面積
を低減することが可能となった。また、同一セル面積を
保つものとすれば、従来高抵抗値のポリシリコン層（４
ｄ）、（４ｅ）の長さく斜線部）が十分にとれず、高抵
抗負荷を安定に製造することが困難であったのに対し、
高抵抗領域ポリシリコン層（３１ａ）、（３１ｂ）の長
さく斜線部）を十分に大きくとることが可能となる。
なお、上述した実施例では活性領域（１＆）と活性領域
（１つおよび第１のポリシリコン層（２ｂ）との接続を
第１のポリシリコン層と第２のポリシリコン層との並列
接続で構成した例について説明したが、とれはいずれか
一方が接続されていればよい。
（１つおよび第１のポリシリコン層（２ｂ）との接続を
第１のポリシリコン層と第２のポリシリコン層との並列
接続で構成した例について説明したが、とれはいずれか
一方が接続されていればよい。
以上説明したように、本発明によれば、高抵抗負荷を、
ＭＯＳトランジスタのゲートを構成する第１のポリシリ
コン層およびＭＯＳ）ランジスタのソース、ドレインを
構成する活性領域と第１のポリシリコン層との接続等に
用いる第２のポリシリコン層とは別の第３のポリシリコ
ン層で形成したことによシ、スタチック形半導体ＭＯＳ
メモリの一層の高集積化が可能となシ、高抵抗値の安定
した制御が容易に行なえる効果を有する。
ＭＯＳトランジスタのゲートを構成する第１のポリシリ
コン層およびＭＯＳ）ランジスタのソース、ドレインを
構成する活性領域と第１のポリシリコン層との接続等に
用いる第２のポリシリコン層とは別の第３のポリシリコ
ン層で形成したことによシ、スタチック形半導体ＭＯＳ
メモリの一層の高集積化が可能となシ、高抵抗値の安定
した制御が容易に行なえる効果を有する。
第１図は従来のスタチック形半導体ＭＯＳメモリのメモ
リセルを示す平面図、第２図はその等価回路図、第３図
は本発明の一実施例を示す平面図である。 （１ａ）〜０？）・・・・ＭＯＳ）ランジスタのソース
、ドレインを構成する活性領域、（２ａ）〜（２ｃ）・
・命・ＭＯＳ）ランジスタのゲートを構成する第１のポ
リシリコン層、（４ａ）、（４ｂ） １１ 拳・・Ｍ
ＯＳトランジスタのドレイン−ゲートおよびドレイン−
ドレイン間接続を構成する第２のポリシリコン層、（３
ｔａ）、（ａｌｂ）・・・・抵抗を構成する第３のポリ
シリコン層。 代理人大岩増雄 （７） 第１図 ｂ ２２ｂ ２２ａ
リセルを示す平面図、第２図はその等価回路図、第３図
は本発明の一実施例を示す平面図である。 （１ａ）〜０？）・・・・ＭＯＳ）ランジスタのソース
、ドレインを構成する活性領域、（２ａ）〜（２ｃ）・
・命・ＭＯＳ）ランジスタのゲートを構成する第１のポ
リシリコン層、（４ａ）、（４ｂ） １１ 拳・・Ｍ
ＯＳトランジスタのドレイン−ゲートおよびドレイン−
ドレイン間接続を構成する第２のポリシリコン層、（３
ｔａ）、（ａｌｂ）・・・・抵抗を構成する第３のポリ
シリコン層。 代理人大岩増雄 （７） 第１図 ｂ ２２ｂ ２２ａ
Claims (1)
- ４個のＭＯＢ）ランジスタと２個の抵抗とから々るＭＯ
Ｂメモリセルにおいて、４個のＭＯＢ）ランジスタのゲ
ートを第１のポリシリコン層で、尚該ＭＯＢ）ランジス
タ間のドレイン−ゲートおよびドレイン−ドレインの各
接続を第２のポリシリコン層で２個の抵抗を第３のポリ
シリコン層でそれぞれ形成したことを特徴とする半導体
メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114615A JPS607172A (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114615A JPS607172A (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607172A true JPS607172A (ja) | 1985-01-14 |
| JPH0347589B2 JPH0347589B2 (ja) | 1991-07-19 |
Family
ID=14642281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114615A Granted JPS607172A (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607172A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198771A (ja) * | 1985-02-28 | 1986-09-03 | Mitsubishi Electric Corp | 高抵抗負荷形ｍｏｓスタテイツクｒａｍ |
| JPH0280629A (ja) * | 1989-04-27 | 1990-03-20 | Howa Mach Ltd | 篠交換機 |
| US5532028A (en) * | 1991-06-28 | 1996-07-02 | Fuji Photo Film Co., Ltd. | Easily openable package of photographic photosensitive materials and producing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
| JPS5873151A (ja) * | 1981-10-27 | 1983-05-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-06-24 JP JP58114615A patent/JPS607172A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
| JPS5873151A (ja) * | 1981-10-27 | 1983-05-02 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198771A (ja) * | 1985-02-28 | 1986-09-03 | Mitsubishi Electric Corp | 高抵抗負荷形ｍｏｓスタテイツクｒａｍ |
| JPH0280629A (ja) * | 1989-04-27 | 1990-03-20 | Howa Mach Ltd | 篠交換機 |
| JPH0236692B2 (ja) * | 1989-04-27 | 1990-08-20 | Howa Machinery Ltd | |
| US5532028A (en) * | 1991-06-28 | 1996-07-02 | Fuji Photo Film Co., Ltd. | Easily openable package of photographic photosensitive materials and producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347589B2 (ja) | 1991-07-19 |
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