JPS61248551A - Ｃｍｏｓ構成セル - Google Patents
Ｃｍｏｓ構成セルInfo
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- JPS61248551A JPS61248551A JP61089838A JP8983886A JPS61248551A JP S61248551 A JPS61248551 A JP S61248551A JP 61089838 A JP61089838 A JP 61089838A JP 8983886 A JP8983886 A JP 8983886A JP S61248551 A JPS61248551 A JP S61248551A
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- JP
- Japan
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- transistor
- channel
- terminal
- gate
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- 239000004020 conductor Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 238000003491 array Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- NGVDGCNFYWLIFO-UHFFFAOYSA-N pyridoxal 5'-phosphate Chemical compound CC1=NC=C(COP(O)(O)=O)C(C=O)=C1O NGVDGCNFYWLIFO-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Immobilizing And Processing Of Enzymes And Microorganisms (AREA)
- Preparation Of Compounds By Using Micro-Organisms (AREA)
- Element Separation (AREA)
- Pyridine Compounds (AREA)
- Fuel Cell (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にゲートアレイにおいて使用するため、少
なくとも１つのｐチャネルトランジスタおよび少なくと
も１つのｎチャネルトランジスを備え、少なくとも１つ
の抵抗および（または）少なくとも１つのキャパシタン
スを実現するためのＣＭＯＳ技術で構成されたセルに関
する。
なくとも１つのｐチャネルトランジスタおよび少なくと
も１つのｎチャネルトランジスを備え、少なくとも１つ
の抵抗および（または）少なくとも１つのキャパシタン
スを実現するためのＣＭＯＳ技術で構成されたセルに関
する。
カストマ仕様のモジュールを迅速に構成するために、予
め製作または開発されたセルにより構成されたモジュー
ルを使用し、個々のセルをカストマの希望に相応して互
いに接続することは公知である。１つの可能性は、トラ
ンジスタ対がＣＭ○Ｓ技術でマトリックス状に１つのモ
ジュールの上に配置されているいわゆるゲートアレイの
使用である。このようなゲートアレイはたとえば「エレ
クトロニク（Ｅｌｅｋｔｒｏｎｉｋ）Ｊ、１９．１９８
４年９月２１日、第６８頁またはｒＶＬＳＩデザイン（
ＶＬＳ Ｉ−Ｄｅ ｓ ｉ ｇｎ）Ｊ、１９８４年２月
、第７８〜８０頁に記載されている。
め製作または開発されたセルにより構成されたモジュー
ルを使用し、個々のセルをカストマの希望に相応して互
いに接続することは公知である。１つの可能性は、トラ
ンジスタ対がＣＭ○Ｓ技術でマトリックス状に１つのモ
ジュールの上に配置されているいわゆるゲートアレイの
使用である。このようなゲートアレイはたとえば「エレ
クトロニク（Ｅｌｅｋｔｒｏｎｉｋ）Ｊ、１９．１９８
４年９月２１日、第６８頁またはｒＶＬＳＩデザイン（
ＶＬＳ Ｉ−Ｄｅ ｓ ｉ ｇｎ）Ｊ、１９８４年２月
、第７８〜８０頁に記載されている。
時折り回路技術的に望ましいにもかかわらず、公知のＣ
ＭＯＳゲートアレイでは面積節減型の抵抗をセル範囲内
に形成することができない。抵抗の応用範囲は特に集合
導線、メモリの書込みおよび読出し線および伝播時間要
素の接続の際の一定レベルの固定にある。さらに、ダイ
ナミックメモリセルおよび伝播時間要素を構成するため
面積節減型のキャパシタンスが形成されることは望まし
い。その際に考慮すべきことは１，１つのＣＭＯＳゲー
トアレイ上の能動的範囲が固定的に定められた構造を有
することである。キャパシタンスおよび抵抗に対しては
基本セルの非カストマ仕様のゲートおよび拡散範囲のみ
が使用され得る。特に、高抵抗の抵抗および典型的なゲ
ート−キャパシタンスにくらべて大きいキャパシタンス
に対しては、ゲートアレイの比較的多数の基本セルが使
用されなければならない。
ＭＯＳゲートアレイでは面積節減型の抵抗をセル範囲内
に形成することができない。抵抗の応用範囲は特に集合
導線、メモリの書込みおよび読出し線および伝播時間要
素の接続の際の一定レベルの固定にある。さらに、ダイ
ナミックメモリセルおよび伝播時間要素を構成するため
面積節減型のキャパシタンスが形成されることは望まし
い。その際に考慮すべきことは１，１つのＣＭＯＳゲー
トアレイ上の能動的範囲が固定的に定められた構造を有
することである。キャパシタンスおよび抵抗に対しては
基本セルの非カストマ仕様のゲートおよび拡散範囲のみ
が使用され得る。特に、高抵抗の抵抗および典型的なゲ
ート−キャパシタンスにくらべて大きいキャパシタンス
に対しては、ゲートアレイの比較的多数の基本セルが使
用されなければならない。
既にゲートアレイ上に存在する拡散範囲およびゲートを
利用して抵抗およびキャパシタンスを実現することは、
基本セルの比較的大きな百分率部分がそのために使用さ
れなければならないという欠点を存する。
利用して抵抗およびキャパシタンスを実現することは、
基本セルの比較的大きな百分率部分がそのために使用さ
れなければならないという欠点を存する。
本発明の目的は、抵抗および（または）キャパシタンス
を実現するため、ゲートアレイ内の幾何学的寸法の変更
を必要とせずに基本セルの代わりにゲートアレイ内に配
置され得る特別なセルを提供することである。
を実現するため、ゲートアレイ内の幾何学的寸法の変更
を必要とせずに基本セルの代わりにゲートアレイ内に配
置され得る特別なセルを提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載のセルにより達成される。
記載のセルにより達成される。
本発明の実施態様は特許請求の範囲第２項以下に示され
ている。
ている。
本発明の利点は、ゲートアレイ内に基本セルの代わりに
本発明によるセルを配置することができ、その際にゲー
トアレイの周期性が破られないことである。その際、１
つの基本セルの各場所に本発明によるセルが位置し得る
。セルが基本セルストリップの側部に配置されれば、そ
れから解体プロダラムの阻害は生じない。
本発明によるセルを配置することができ、その際にゲー
トアレイの周期性が破られないことである。その際、１
つの基本セルの各場所に本発明によるセルが位置し得る
。セルが基本セルストリップの側部に配置されれば、そ
れから解体プロダラムの阻害は生じない。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図にはセルのレイアウトが示されている。
第４図によれば、セル内に２つのトランジスタＴｒ１お
よびＴｒ２が設けられており、トランジスタＴｒｉはｐ
チャネルトランジスタとして、またトランジスタＴｒ２
はｎチャネルトランジスタとして構成されている。トラ
ンジスタＴｒｉのドレインおよびソースは参照符号Ｅｐ
ｌおよびＥｐ２を、またトランジスタＴｒ２のドレイン
およびソースは参照符号ＥｎｌおよびＥｎ２を付されて
いる。
よびＴｒ２が設けられており、トランジスタＴｒｉはｐ
チャネルトランジスタとして、またトランジスタＴｒ２
はｎチャネルトランジスタとして構成されている。トラ
ンジスタＴｒｉのドレインおよびソースは参照符号Ｅｐ
ｌおよびＥｐ２を、またトランジスタＴｒ２のドレイン
およびソースは参照符号ＥｎｌおよびＥｎ２を付されて
いる。
第１図によるレイアウトのセルの線■−■および■−■
に沿う断面線が第２ＦｇＪおよび第３図に示されている
。第１図によ、るレイアウトの上側部分にトランジスタ
Ｔｒｉが配置されている。ドレインおよびソースＥｐｌ
およびＥｐ２が見易く図示されている。さらに、トラン
ジスタＴｒｉのチャネルＫＰがドレインおよびソースＥ
ｐｌおよびＥｐ２の側部に位置することが見易く図示さ
れている。ゲートはチャネルＫＰを横切っており１、第
２のトランジスタＴｒ２に隣接して配置されているポリ
シリコンから成る接続導線ＰＬＰと接続されている。そ
れによってトランジスタＴｒｉのゲートと動作電圧■Ｓ
Ｓとの接続が可能である。
に沿う断面線が第２ＦｇＪおよび第３図に示されている
。第１図によ、るレイアウトの上側部分にトランジスタ
Ｔｒｉが配置されている。ドレインおよびソースＥｐｌ
およびＥｐ２が見易く図示されている。さらに、トラン
ジスタＴｒｉのチャネルＫＰがドレインおよびソースＥ
ｐｌおよびＥｐ２の側部に位置することが見易く図示さ
れている。ゲートはチャネルＫＰを横切っており１、第
２のトランジスタＴｒ２に隣接して配置されているポリ
シリコンから成る接続導線ＰＬＰと接続されている。そ
れによってトランジスタＴｒｉのゲートと動作電圧■Ｓ
Ｓとの接続が可能である。
第２図にはトランジスタＴｒｉの構成が一層詳細に示さ
れている。ｎ基板Ｓｕ内に左から右への順に１つのフィ
ールド酸化物５ｉ０２．１つのｎ１領域ＳＫＴ （ｎ＋
基板接触）、１つのフィールド酸化物５ｉ０２、続いて
チャネルＫＰ、再び１つのフィールド酸化物５ｉ０２．
１つのｎ＋領域ＳＫＴ （ｎ“基板接触）および続いて
再び１つのフィールド酸化物Ｓ ｉ Ｏ２が配置されて
いる。チャネルＫＰの上にゲート酸化物が配置されてお
り、その上にゲートＧＴＰが位置している。ゲートＧＴ
Ｐに隣接してトランジスタＴｒ２のゲートへの接続導線
ＰＬＮも配置されている。
れている。ｎ基板Ｓｕ内に左から右への順に１つのフィ
ールド酸化物５ｉ０２．１つのｎ１領域ＳＫＴ （ｎ＋
基板接触）、１つのフィールド酸化物５ｉ０２、続いて
チャネルＫＰ、再び１つのフィールド酸化物５ｉ０２．
１つのｎ＋領域ＳＫＴ （ｎ“基板接触）および続いて
再び１つのフィールド酸化物Ｓ ｉ Ｏ２が配置されて
いる。チャネルＫＰの上にゲート酸化物が配置されてお
り、その上にゲートＧＴＰが位置している。ゲートＧＴ
Ｐに隣接してトランジスタＴｒ２のゲートへの接続導線
ＰＬＮも配置されている。
トランジスタＴｒｉの個々の範囲の実現およびそれら゛
の意義は公知であり、従ってこれ以上の説明はしない。
の意義は公知であり、従ってこれ以上の説明はしない。
トランジスタＴｒ２の構成は、ｐ凹部内に配置されてい
ることを例外として、トランジスタＴｒｌの構成に相当
する。それによってｎチャネルトランジスタを実現する
ことが可能である。第３図の断面図に示されているよう
に、左から始まって順にフィールド酸化物Ｓ ｉ Ｏ２
、凹部接触としてのｎ＋範囲、フィールド酸化物５ｉ０
２、凹部接触としてのｐ＋範囲および再びフィールド酸
化物５ｔ０２が配置されている。トランジスタＴｒ２に
おけるチャネルはトランジスタＴｒｉにおけるチャネル
と異なって置かれているので、断面■−■においてチャ
ネルＫＮはフィールド酸化物５ｉ０２により中断されて
いる。チャネルＫＮの上にゲート酸化物ＧＯが配置され
ており、その上にゲートＧＴＮが位置している。トラン
ジスタＴｒｉのゲートに対する接続導線はゲー）ＧＴＮ
に隣接して位置しており、参照符号ＰＬＰを付されてい
る。トランジスタＴｒ２においてもチャネルＫＮは本質
的にソースおよびドレインＥｎｌおよびＥｎ２の側部に
配置されている。
ることを例外として、トランジスタＴｒｌの構成に相当
する。それによってｎチャネルトランジスタを実現する
ことが可能である。第３図の断面図に示されているよう
に、左から始まって順にフィールド酸化物Ｓ ｉ Ｏ２
、凹部接触としてのｎ＋範囲、フィールド酸化物５ｉ０
２、凹部接触としてのｐ＋範囲および再びフィールド酸
化物５ｔ０２が配置されている。トランジスタＴｒ２に
おけるチャネルはトランジスタＴｒｉにおけるチャネル
と異なって置かれているので、断面■−■においてチャ
ネルＫＮはフィールド酸化物５ｉ０２により中断されて
いる。チャネルＫＮの上にゲート酸化物ＧＯが配置され
ており、その上にゲートＧＴＮが位置している。トラン
ジスタＴｒｉのゲートに対する接続導線はゲー）ＧＴＮ
に隣接して位置しており、参照符号ＰＬＰを付されてい
る。トランジスタＴｒ２においてもチャネルＫＮは本質
的にソースおよびドレインＥｎｌおよびＥｎ２の側部に
配置されている。
セルに隣接して２つの動作電圧Ｖ Ｄ Ｄ、および■Ｓ
Ｓが位置している。これらと抵抗またはキャパシタンス
の実現のためにゲートまたはドレインまたはソースが接
続され得る。
Ｓが位置している。これらと抵抗またはキャパシタンス
の実現のためにゲートまたはドレインまたはソースが接
続され得る。
第５図には、いかにしてセルにより抵抗要素が構成され
得るかが示されている。その等価回路は第６図に示され
ている。トランジスタＴｒｉのゲート端子ＰＬＰは動作
電圧ＶＳＳと接続されている。相応にトランジスタＴｒ
２のゲート端子ＰＬＮは動作電圧ＶＤＤと接続される。
得るかが示されている。その等価回路は第６図に示され
ている。トランジスタＴｒｉのゲート端子ＰＬＰは動作
電圧ＶＳＳと接続されている。相応にトランジスタＴｒ
２のゲート端子ＰＬＮは動作電圧ＶＤＤと接続される。
ドレインおよびソースＥｐｌおよびＥｐ２またはＥｎＬ
およびＥｎ２に対する端子は抵抗の端子を形成する。チ
ャネルＫＰおよびＫＮの相応のディメンジョニングによ
り、たとえば５００にΩの抵抗が得られる。
およびＥｎ２に対する端子は抵抗の端子を形成する。チ
ャネルＫＰおよびＫＮの相応のディメンジョニングによ
り、たとえば５００にΩの抵抗が得られる。
そのためにチャネルＫＮおよびＫＰは小さい幅において
比較的大きい長さを存する。第１図にこのことが非常に
明白に示されている。
比較的大きい長さを存する。第１図にこのことが非常に
明白に示されている。
キャパシタンスとしてのセルの実現は第７図に示されて
おり、その等価回路は第８図に示されている。いまの場
合にはトランジスタＴｒｉにおけるドレインおよびソー
スＥｐｌおよびＥｐ２またはトランジスタＴｒ２におけ
るＥｎｌおよびＥｎ２が互いに接続され、またキャパシ
タンスの一方の端子を形成する。キャパシタンスの他方
の端子はトランジスタＴｒｉまたはＴｒ２のゲートＧＴ
ＰまたはＧＴＮが形成する。セルによりたとえば１５０
または４２０ｆＦのキャパシタンスが得られる。
おり、その等価回路は第８図に示されている。いまの場
合にはトランジスタＴｒｉにおけるドレインおよびソー
スＥｐｌおよびＥｐ２またはトランジスタＴｒ２におけ
るＥｎｌおよびＥｎ２が互いに接続され、またキャパシ
タンスの一方の端子を形成する。キャパシタンスの他方
の端子はトランジスタＴｒｉまたはＴｒ２のゲートＧＴ
ＰまたはＧＴＮが形成する。セルによりたとえば１５０
または４２０ｆＦのキャパシタンスが得られる。
集合導線に対する終端抵抗としてのセルの使用は第９図
に示されており、またその等価回路は第１０図に示され
ている。いまの場合にはトランジスタＴｒｉのゲートは
動作電圧ｖＳＳと接続される。動作電圧ＶＤＤはさらに
トランジスタＴｒｉのソースＥｐｌと接続されており、
そのドレインＥｐ２は負荷に通じている。相応にトラン
ジスタＴ ｒ ２も接続されている。
に示されており、またその等価回路は第１０図に示され
ている。いまの場合にはトランジスタＴｒｉのゲートは
動作電圧ｖＳＳと接続される。動作電圧ＶＤＤはさらに
トランジスタＴｒｉのソースＥｐｌと接続されており、
そのドレインＥｐ２は負荷に通じている。相応にトラン
ジスタＴ ｒ ２も接続されている。
第１１図には、いかにしてセルによりＲＣ要素が実現さ
れ得るかが示されている。そのためにトランジスタＴｒ
ｉは抵抗として、またトランジスタＴｒ２はキャパシタ
ンスとして接続される。
れ得るかが示されている。そのためにトランジスタＴｒ
ｉは抵抗として、またトランジスタＴｒ２はキャパシタ
ンスとして接続される。
第１２図には、いかにしてセルにより開閉要素として使
用可能なインバータが実現されるかが示されている。チ
ャネル長さが小さいチャネル幅においては大きいので、
大きい開閉時間が達成可能である。第１３図の等価回路
からトランジスタＴｒ１およびＴｒ２の接続が知られ得
る。
用可能なインバータが実現されるかが示されている。チ
ャネル長さが小さいチャネル幅においては大きいので、
大きい開閉時間が達成可能である。第１３図の等価回路
からトランジスタＴｒ１およびＴｒ２の接続が知られ得
る。
第１４図には１つのゲートアレイのレイアウトが示され
ている。この図から、いかにセルがマトリックス状に配
置されているかがわかる。各マトリックス点に公知の技
術による基本セルＧＺもしくは本発明によるセルＳＺが
配置され得る。しかし、本発明によるセルＳＺをゲート
アレイの縁に配置することは目的にかなっている。なぜ
ならば、それにより解体プログラムが阻害されないから
である。
ている。この図から、いかにセルがマトリックス状に配
置されているかがわかる。各マトリックス点に公知の技
術による基本セルＧＺもしくは本発明によるセルＳＺが
配置され得る。しかし、本発明によるセルＳＺをゲート
アレイの縁に配置することは目的にかなっている。なぜ
ならば、それにより解体プログラムが阻害されないから
である。
本発明によるセルは２つのトランジスタＴｒｉおよびＴ
ｒ２を含んでいる。しかし、トランジスタの数を変更す
ることも可能である。さらに、チャネル幅およびチャネ
ル長さを変更することにより抵抗値またはキャパシタン
ス値を変更することも可能である。
ｒ２を含んでいる。しかし、トランジスタの数を変更す
ることも可能である。さらに、チャネル幅およびチャネ
ル長さを変更することにより抵抗値またはキャパシタン
ス値を変更することも可能である。
第１図は本発明によるセルを示す図、第２図は本発明に
よるセルの第１の断面を示す図、第３図は本発明による
セルの第２の断面を示す図、第４図は本発明によるセル
の等価回路図、第５図は抵抗として使用する際のセルを
示す図、第６図は第５図によるセルの等価回路図、第７
図はキャパシタンスとして使用する際のセルを示す図、
第８図は第７図によるセルの等価回路図、第９図は集合
導線の終端抵抗として使用する際のセルを示す図、第１
０図は第９図によるセルの等価回路図、第１１図はＲＣ
要素として使用する際のセルの等価回路図、第１２図は
インバータとして使用する際のセルを示す図、第１３図
は第１２によるセルの等価回路図、第１４図は１つのゲ
ートアレイ内のセルの配置を示す図である。 Ｅｐｌ、Ｅｐ２、Ｅｎｌ、Ｅ ｎ ２−ソースおよびド
レイン、ＧＴＰ、ＧＴＮ・・・ゲート端子、ＫＰ。 ＫＮ・・・チャネル、Ｔｒ１、Ｔｒ２・・・トランジス
タ、ＶＳＳ、ＶＤＤ・・・動作電圧。 ＦＩＧ １ ＦＩＧ ２ ＦＩＧ ３ ＦＩＧ ５ ＦＩＧ ４ ＦＩＧ ６ ＦＩＧ ７ ＦＩＧ ９ ＦＩＧ ８ ＦＩＧ １０ ＦＩＧ １１ トーーーーーー→ＶＤ［］ ＦＩＧ １３ ＦＩＧ １２ ＦＩＧ １４
よるセルの第１の断面を示す図、第３図は本発明による
セルの第２の断面を示す図、第４図は本発明によるセル
の等価回路図、第５図は抵抗として使用する際のセルを
示す図、第６図は第５図によるセルの等価回路図、第７
図はキャパシタンスとして使用する際のセルを示す図、
第８図は第７図によるセルの等価回路図、第９図は集合
導線の終端抵抗として使用する際のセルを示す図、第１
０図は第９図によるセルの等価回路図、第１１図はＲＣ
要素として使用する際のセルの等価回路図、第１２図は
インバータとして使用する際のセルを示す図、第１３図
は第１２によるセルの等価回路図、第１４図は１つのゲ
ートアレイ内のセルの配置を示す図である。 Ｅｐｌ、Ｅｐ２、Ｅｎｌ、Ｅ ｎ ２−ソースおよびド
レイン、ＧＴＰ、ＧＴＮ・・・ゲート端子、ＫＰ。 ＫＮ・・・チャネル、Ｔｒ１、Ｔｒ２・・・トランジス
タ、ＶＳＳ、ＶＤＤ・・・動作電圧。 ＦＩＧ １ ＦＩＧ ２ ＦＩＧ ３ ＦＩＧ ５ ＦＩＧ ４ ＦＩＧ ６ ＦＩＧ ７ ＦＩＧ ９ ＦＩＧ ８ ＦＩＧ １０ ＦＩＧ １１ トーーーーーー→ＶＤ［］ ＦＩＧ １３ ＦＩＧ １２ ＦＩＧ １４
Claims (1)
- 【特許請求の範囲】 １）少なくとも１つのｐチャネルトランジスタおよび少
なくとも１つのｎチャネルトランジスが設けられている
ＣＭＯＳ技術で構成されたセルにおいて、各トランジス
タ（Ｔｒ１、Ｔｒ２）のチャネル（ＫＰ、ＫＮ）が、狭
いチャネルにおいてチャネル長さが大きいように構成さ
れていることを特徴とするＣＭＯＳ構成セル。 ２）各トランジスタ（Ｔｒ１、Ｔｒ２）が、ソースおよ
びドレイン（Ｅｐ１、Ｅｐ２またはＥｎ１、Ｅｎ２）が
互いに隣接して位置し、またチャネル（ＫＰまたはＫＮ
）が本質的に側方にソースとドレインとの間の仮想接続
線に延びているように構成されていることを特徴とする
特許請求の範囲第１項記載のセル。 ３）抵抗を実現するため各トランジスタ（Ｔｒ１、Ｔｒ
２）のゲート端子（ＧＴＰまたはＧＴＮ）が動作電圧（
ＶＳＳまたはＶＤＤ）と接続されており、またドレイン
およびソース端子（ＥｐまたはＥｎ）が抵抗端子を形成
することを特徴とする特許請求の範囲第１項または第２
項記載のセル。 ４）キャパシタンスを実現するため各トランジスタ（Ｔ
ｒ１、Ｔｒ２）のドレインおよびソース端子（Ｅｐまた
はＥｎ）が互いに接続され、かつキャパシタンスの一方
の端子を形成しており、またゲート端子（ＧＴＰまたは
ＧＴＮ）がキャパシタンスの他方の端子を形成すること
を特徴とする特許請求の範囲第１項または第２項記載の
セル。 ５）集合導線に対する終端抵抗を実現するためトランジ
スタ（Ｔｒ１、Ｔｒ２）のドレイン端子またはソース端
子が第１の動作電圧（ＶＳＳまたはＶＤＤ）と、ゲート
端子が第２の動作電圧（ＶＤＤまたはＶＳＳ）と、また
トランジスタ（Ｔｒ１、Ｔｒ２）のソース端子またはド
レイン端子が集合導線と接続されていることを特徴とす
る特許請求の範囲第１項または第２項記載のセル。 ６）開閉時間要素を実現するためトランジスタ（Ｔｒ１
、Ｔｒ２）がインバータとして接続されていることを特
徴とする特許請求の範囲第１項または第２項記載のセル
。 ７）セルがゲートアレイの基本セルと同一の幾何学的寸
法を有することを特徴とする特許請求の範囲第１項ない
し第６項のいずれか１項に記載のセル。 ８）セルがゲートアレイの基本セルストリップの側部に
配置されていることを特徴とする特許請求の範囲第１項
ないし第７項のいずれか１項に記載のセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3514849.7 | 1985-04-24 | ||
| DE3514849 | 1985-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248551A true JPS61248551A (ja) | 1986-11-05 |
Family
ID=6269024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61089838A Pending JPS61248551A (ja) | 1985-04-24 | 1986-04-18 | Ｃｍｏｓ構成セル |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US4839710A (ja) |
| EP (1) | EP0199231B1 (ja) |
| JP (1) | JPS61248551A (ja) |
| AT (1) | ATE57793T1 (ja) |
| DE (1) | DE3675064D1 (ja) |
| DK (1) | DK185186A (ja) |
| ES (1) | ES8704674A1 (ja) |
| FI (1) | FI861408A (ja) |
| GR (1) | GR861056B (ja) |
| IE (1) | IE57450B1 (ja) |
| NO (1) | NO861166L (ja) |
| PT (1) | PT82439B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241061A (ja) * | 1989-03-15 | 1990-09-25 | Oki Electric Ind Co Ltd | Ｃｍｏｓ半導体集積回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281835A (en) * | 1989-06-14 | 1994-01-25 | Fujitsu Limited | Semi-custom integrated circuit device |
| JPH05315448A (ja) * | 1992-04-27 | 1993-11-26 | Nec Corp | 集積回路装置およびそのレイアウト方法 |
| US5367187A (en) * | 1992-12-22 | 1994-11-22 | Quality Semiconductor, Inc. | Master slice gate array integrated circuits with basic cells adaptable for both input/output and logic functions |
| JP3719618B2 (ja) * | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6180984B1 (en) | 1998-12-23 | 2001-01-30 | Honeywell Inc. | Integrated circuit impedance device and method of manufacture therefor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4399417A (en) * | 1980-06-06 | 1983-08-16 | Bell Telephone Laboratories, Incorporated | Integrated CRC filter circuit |
| JPS587854A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置及びそれを有する半導体集積回路装置 |
| JPS59135745A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
-
1986
- 1986-03-24 NO NO861166A patent/NO861166L/no unknown
- 1986-04-01 FI FI861408A patent/FI861408A/fi not_active Application Discontinuation
- 1986-04-14 DE DE8686105065T patent/DE3675064D1/de not_active Expired - Fee Related
- 1986-04-14 EP EP86105065A patent/EP0199231B1/de not_active Expired - Lifetime
- 1986-04-14 AT AT86105065T patent/ATE57793T1/de active
- 1986-04-18 JP JP61089838A patent/JPS61248551A/ja active Pending
- 1986-04-22 DK DK185186A patent/DK185186A/da not_active Application Discontinuation
- 1986-04-22 GR GR861056A patent/GR861056B/el unknown
- 1986-04-22 PT PT82439A patent/PT82439B/pt not_active IP Right Cessation
- 1986-04-23 IE IE1081/86A patent/IE57450B1/en not_active IP Right Cessation
- 1986-04-24 ES ES554331A patent/ES8704674A1/es not_active Expired
-
1988
- 1988-06-08 US US07/203,532 patent/US4839710A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02241061A (ja) * | 1989-03-15 | 1990-09-25 | Oki Electric Ind Co Ltd | Ｃｍｏｓ半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3675064D1 (de) | 1990-11-29 |
| DK185186D0 (da) | 1986-04-22 |
| FI861408A0 (fi) | 1986-04-01 |
| US4839710A (en) | 1989-06-13 |
| ES8704674A1 (es) | 1987-04-01 |
| DK185186A (da) | 1986-10-25 |
| EP0199231B1 (de) | 1990-10-24 |
| EP0199231A1 (de) | 1986-10-29 |
| FI861408A (fi) | 1986-10-25 |
| IE57450B1 (en) | 1992-09-09 |
| GR861056B (en) | 1986-08-19 |
| ES554331A0 (es) | 1987-04-01 |
| ATE57793T1 (de) | 1990-11-15 |
| PT82439B (pt) | 1992-07-31 |
| PT82439A (de) | 1986-05-01 |
| NO861166L (no) | 1986-10-27 |
| IE861081L (en) | 1986-10-24 |
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