JPS59135745A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59135745A JPS59135745A JP58008716A JP871683A JPS59135745A JP S59135745 A JPS59135745 A JP S59135745A JP 58008716 A JP58008716 A JP 58008716A JP 871683 A JP871683 A JP 871683A JP S59135745 A JPS59135745 A JP S59135745A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- semiconductor integrated
- circuit device
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000007599 discharging Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｕ゛、大観模集積回路〔ＬＳＩ（１ｉａｌ−１’
：θ５ｃａ１ｅ Ｉｎｔｅｇｒａｔｉ、ｏｎ ） ）
、 超大規模隼積回路Ｃ−Ｖ Ｌ Ｓ工（Ｖｅｒｙ
Ｌａｒｇｅ ＲｅａｌθＩｎｌ；ｅｇｒａｔｉｏｎ）〕
などの半導体集集積１路装置の改良に関−す゛るもので
ある。
：θ５ｃａ１ｅ Ｉｎｔｅｇｒａｔｉ、ｏｎ ） ）
、 超大規模隼積回路Ｃ−Ｖ Ｌ Ｓ工（Ｖｅｒｙ
Ｌａｒｇｅ ＲｅａｌθＩｎｌ；ｅｇｒａｔｉｏｎ）〕
などの半導体集集積１路装置の改良に関−す゛るもので
ある。
袢数個の半導体素子からなる基本セルケ半導体チップ十
に配僧′シて構成し、九斗導体集積回路装↑ｈは、基体
セルも（〜〈は基本セルの組合せからなる多様の論理回
路金備えでいる。
に配僧′シて構成し、九斗導体集積回路装↑ｈは、基体
セルも（〜〈は基本セルの組合せからなる多様の論理回
路金備えでいる。
半導体集積回路装置には、論理的には機１止を４１する
ことがない遅延素子もし７くは遅＃ｌ：”ｌｔ子からな
る遅１１ｎ回路を備λ−ている。この遅延回路（ｌζ−
よって、半導体ＩＩ！−稍回路装置の誤動作やノイズな
どケ抑制することができる。
ことがない遅延素子もし７くは遅＃ｌ：”ｌｔ子からな
る遅１１ｎ回路を備λ−ている。この遅延回路（ｌζ−
よって、半導体ＩＩ！−稍回路装置の誤動作やノイズな
どケ抑制することができる。
従来の半導体集積回路装置におけるテυＪ」回路（」、
相補型の絶縁ゲ−）型電界効味トランジスタ１′−以下
、 ＯＭ ０ ８ （ａｏｍｐｌｅｍｏｎｔａｒ
：ｙ Ｍｅｔａ：］、 （ＩＸｉｃｌ。
相補型の絶縁ゲ−）型電界効味トランジスタ１′−以下
、 ＯＭ ０ ８ （ａｏｍｐｌｅｍｏｎｔａｒ
：ｙ Ｍｅｔａ：］、 （ＩＸｉｃｌ。
ｓｅｍｉｃｏｎａｕ ｃｔｏｒ ） という〕からな
る・１ノバータ回路（遅延１子）を仲数個直列に接続フ
ることによってｍｂｋしていた。このような伴延回路で
は、１つのインバータ回路が有する遅延時間によって遅
剋゛回路の性能が決定されていた。そのために、ノ、き
な近・輯助間を得るには多数のインバータ回路を用いな
けれｉならす、半導体集積回路装置における遅々Ｉ七回
路の重上面積が大きくなってしまうという次点があった
。
る・１ノバータ回路（遅延１子）を仲数個直列に接続フ
ることによってｍｂｋしていた。このような伴延回路で
は、１つのインバータ回路が有する遅延時間によって遅
剋゛回路の性能が決定されていた。そのために、ノ、き
な近・輯助間を得るには多数のインバータ回路を用いな
けれｉならす、半導体集積回路装置における遅々Ｉ七回
路の重上面積が大きくなってしまうという次点があった
。
捷だ、金属配線全遅延線と（、て遅延回路ゲ桶成したも
のもあるが、＃＝導体集稍回路装置における遅延線の配
簡に要する占有面積が大きくなってし１い、かつ、それ
の静電容葉結ｆ￥によってノイズの影′＃ヲ受けやすい
という欠点があった。
のもあるが、＃＝導体集稍回路装置における遅延線の配
簡に要する占有面積が大きくなってし１い、かつ、それ
の静電容葉結ｆ￥によってノイズの影′＃ヲ受けやすい
という欠点があった。
前記種々の欠点ＶＣよって、め゛延回路の遅延度の向上
と、その占有面積の低温と、その信頼度を向上１−べき
半導体集積回路装置を得ることができなかった。
と、その占有面積の低温と、その信頼度を向上１−べき
半導体集積回路装置を得ることができなかった。
本発明の目的は、前記欠点を除去し、遅廷度奢向十１７
、かつ、占有面積の低減が可能で集積化に適した遅妨回
路奢伽えた半導体集積回路装置全提供することにある。
、かつ、占有面積の低減が可能で集積化に適した遅妨回
路奢伽えた半導体集積回路装置全提供することにある。
釣下、実施例とともに、本発明の詳細な説明−１！−）
。
。
なお、全図にふ・いて同様の機能を有−「るものは同一
記号を付け、そのくり返しの説明は省略する。
記号を付け、そのくり返しの説明は省略する。
本実施例は、基本セルが０ＭＯ８にょ−て構成され、か
つ、３人力型ＮＡＮＤゲート回路全構成（−２得ること
のできる基本セルを備えた半導体集積回路装置について
説明する。
つ、３人力型ＮＡＮＤゲート回路全構成（−２得ること
のできる基本セルを備えた半導体集積回路装置について
説明する。
第１図は、本発明に係わるものであり、半導体集積回路
装置１外明するための概要図である。
装置１外明するための概要図である。
第１図において、１け半導体集積回路装ｆｋであり、２
は半導体集積回路装置オを構ＪＮ、−′ｊるための半導
体基板である。半導体基ｉ、ｚＩｌ−ｔ、−、一般的に
シリコン却結晶によって形成されている。３は複数の半
導体素子によって構成され反基本セルであり、半導体基
板２の中央部に行列状をなして配置＾埒れている。基本
セル３は、却−でもし、くけ組合せることによって論理
回路を構成するためのものであシ、複数の論理回路によ
って集積回路を構成している。４は半導体基板２の周辺
部に設けられた外部端子であり、半導体集積回路装置１
外部から前記集積回路へ＋ｆ食はその反対方向への信号
を授受するためのものである１、５け外部端子４の周辺
部で、かつ、外部端子４と前記集積回路間に設けら１”
Ｌ、 ＊入出カバソファ回路であり、外部端子４から前
記間・・積回路またＵ゛その反対方向への信号レベルを
制御するｋめのものである。
は半導体集積回路装置オを構ＪＮ、−′ｊるための半導
体基板である。半導体基ｉ、ｚＩｌ−ｔ、−、一般的に
シリコン却結晶によって形成されている。３は複数の半
導体素子によって構成され反基本セルであり、半導体基
板２の中央部に行列状をなして配置＾埒れている。基本
セル３は、却−でもし、くけ組合せることによって論理
回路を構成するためのものであシ、複数の論理回路によ
って集積回路を構成している。４は半導体基板２の周辺
部に設けられた外部端子であり、半導体集積回路装置１
外部から前記集積回路へ＋ｆ食はその反対方向への信号
を授受するためのものである１、５け外部端子４の周辺
部で、かつ、外部端子４と前記集積回路間に設けら１”
Ｌ、 ＊入出カバソファ回路であり、外部端子４から前
記間・・積回路またＵ゛その反対方向への信号レベルを
制御するｋめのものである。
第２図は、本発明の一実施例６１ケ故、明する１ｃめの
基本セルの敷部概略図であり、第３図は、第２図の等価
回路図である。なお、第２図において、その説明を簡却
にするために、各層に設けられるべき絶縁膜は図示しな
い。
基本セルの敷部概略図であり、第３図は、第２図の等価
回路図である。なお、第２図において、その説明を簡却
にするために、各層に設けられるべき絶縁膜は図示しな
い。
第２図および第３図にふ・いて、卑、本セル３はＮ型の
不純物を有するＮ型領域６とＰ型の不純物ケ有するＰ小
領域７によって構成されている。８゜９．１０けＮ型領
域６とＰ小領域７どに設けられ九ケー ト電極であり、
それに重圧ケ印加することによってケート電極８，９．
１０丁部のＮ型領域６およびＰ型佃域７の表面近傍にチ
ャンネル領域音形成するようになっている。ゲート’１
１８ 、９１１゜１０は多結詳シリコン（ＪＡ下、ポリ
ンリコンという）からなり、その抵抗値は高いものであ
る。目はゲート両極８ 、９ 、１０の両側１部のＮ型
領域６に設けられｆｃＰ″−型の半導体領域であり、Ｐ
小領域７よりも高い不純物ｍＷｋ有する導電性のもので
ある。１２はゲー ト奮極８，９．１０の両側部のＰ小
領域７に設けられ九Ｎ１鶏１・の半導体領域であり、Ｎ
型領域６よりも高い不純物ａ度牙イ１−ｆる導電性のも
のである。これらによって、Ｎｉ！ｊ！Ｉ飴域６ＫＰ型
の絶縁ゲート型電界効果トランジスタ〔月下、Ｍ Ｏ１
３Ｆ Ｅ Ｔ （Ｍｅｔａ’ｌ ０ｘｉｄｅ ５ｅｒｎ
ｉｃｏｎ−ｄｕＣｔＯｒ Ｆｉｅコｄ Ｅｆｆｅｃ
ｔ ＴｒａｎｓｉｅｔＯｒ ）というＩＱ＋ ＋ Ｑ
３およびＰ小領域７にＮ型のＭ、 （１８Ｆ ＫＴＱ、
？＋ Ｑ、、會構成１“るようになっている。
不純物を有するＮ型領域６とＰ型の不純物ケ有するＰ小
領域７によって構成されている。８゜９．１０けＮ型領
域６とＰ小領域７どに設けられ九ケー ト電極であり、
それに重圧ケ印加することによってケート電極８，９．
１０丁部のＮ型領域６およびＰ型佃域７の表面近傍にチ
ャンネル領域音形成するようになっている。ゲート’１
１８ 、９１１゜１０は多結詳シリコン（ＪＡ下、ポリ
ンリコンという）からなり、その抵抗値は高いものであ
る。目はゲート両極８ 、９ 、１０の両側１部のＮ型
領域６に設けられｆｃＰ″−型の半導体領域であり、Ｐ
小領域７よりも高い不純物ｍＷｋ有する導電性のもので
ある。１２はゲー ト奮極８，９．１０の両側部のＰ小
領域７に設けられ九Ｎ１鶏１・の半導体領域であり、Ｎ
型領域６よりも高い不純物ａ度牙イ１−ｆる導電性のも
のである。これらによって、Ｎｉ！ｊ！Ｉ飴域６ＫＰ型
の絶縁ゲート型電界効果トランジスタ〔月下、Ｍ Ｏ１
３Ｆ Ｅ Ｔ （Ｍｅｔａ’ｌ ０ｘｉｄｅ ５ｅｒｎ
ｉｃｏｎ−ｄｕＣｔＯｒ Ｆｉｅコｄ Ｅｆｆｅｃ
ｔ ＴｒａｎｓｉｅｔＯｒ ）というＩＱ＋ ＋ Ｑ
３およびＰ小領域７にＮ型のＭ、 （１８Ｆ ＫＴＱ、
？＋ Ｑ、、會構成１“るようになっている。
Ｐ型およびＮ型のＭｌ、８Ｆ’Ｅ＋Ｔ Ｑ、 、 Ｑ、
２のケート電極８は、縦方向の配線（月下、Ｙ配線とい
う）１３とコンタクトホールＣ７にょって接続さねでい
る。Ｙ配線１３は入力端子Ｐ−工ｒ Ｋ接Ｍ芒れてお見
市圧が印加されるようになっている。なお、配線材料と
しては低抵抗の例えはアルミニウｌ、（ＡＩ）を用いね
ばよい。＋４ｉｄ横方向の配線（Ｌ、Ｉ Ｆ、 Ｘ６
ｔ’ＭＩとイ’５ ）ｆアリ、”ＤＩ、市少ｒＪ子Ｐ−
■１．１１ｊＴに接Ｍ埒れており、”１）Ｄ電圧が印加
されるようになっている。このＸ配線１４はコンタクト
ホールＣ２によってＭ（’１ＳＰＩＴ Ｑ−、＋ 、Ｑ
、’ｌのソース（Ｓ）側の半導体領域１１と接続さ第１
ている。
２のケート電極８は、縦方向の配線（月下、Ｙ配線とい
う）１３とコンタクトホールＣ７にょって接続さねでい
る。Ｙ配線１３は入力端子Ｐ−工ｒ Ｋ接Ｍ芒れてお見
市圧が印加されるようになっている。なお、配線材料と
しては低抵抗の例えはアルミニウｌ、（ＡＩ）を用いね
ばよい。＋４ｉｄ横方向の配線（Ｌ、Ｉ Ｆ、 Ｘ６
ｔ’ＭＩとイ’５ ）ｆアリ、”ＤＩ、市少ｒＪ子Ｐ−
■１．１１ｊＴに接Ｍ埒れており、”１）Ｄ電圧が印加
されるようになっている。このＸ配線１４はコンタクト
ホールＣ２によってＭ（’１ＳＰＩＴ Ｑ−、＋ 、Ｑ
、’ｌのソース（Ｓ）側の半導体領域１１と接続さ第１
ている。
１５はＸ方向配線であり、接地（ｏ’）ａれている。
このＸ方向配、紳１５はコンタクトホール０２によって
ＭＯＳＦＥＴ Ｑ、？、Ｑ、４のソース（Ｓ）側の半導
体領域１２と接続芒れている。１６はＸ配線であり、コ
ンタクトホールＣ５・によってＭＯＥＴＦＥＴＱ ｌ
＋ Ｑ ２のドレイン（Ｄ）側の半導体領域１１゜１
２間ケ接続している。１７はＸ配線であり、スルーホー
ルＴによってＸ配線；１６とＸ配線１８間會接続ｌてい
る。Ｘ配線１８はコンタクトホール０、によってゲート
電、極９と接続されている１−１１９ｈｘ配置であり、
コンタクトホールＣ１によってゲート電極９およびグー
１極１０間を接続（ている。２０はＸ配線であり、コン
タクトホールＣ２によっでＭＯＳＦＥＴ Ｑ、ｐ 、Ｑ
４のドレイン（Ｄ）側の半導体領域Ｉ Ｌ 、 １２間
全接続（ている。２１はＸ配線であり、スルーホールＴ
によって一端がＹ配Ｈ２０と接Ｈさｈ、ｆｔｔｌｉカ出
カｇ子ｐ−ｏｕｔに接続されている。
ＭＯＳＦＥＴ Ｑ、？、Ｑ、４のソース（Ｓ）側の半導
体領域１２と接続芒れている。１６はＸ配線であり、コ
ンタクトホールＣ５・によってＭＯＥＴＦＥＴＱ ｌ
＋ Ｑ ２のドレイン（Ｄ）側の半導体領域１１゜１
２間ケ接続している。１７はＸ配線であり、スルーホー
ルＴによってＸ配線；１６とＸ配線１８間會接続ｌてい
る。Ｘ配線１８はコンタクトホール０、によってゲート
電、極９と接続されている１−１１９ｈｘ配置であり、
コンタクトホールＣ１によってゲート電極９およびグー
１極１０間を接続（ている。２０はＸ配線であり、コン
タクトホールＣ２によっでＭＯＳＦＥＴ Ｑ、ｐ 、Ｑ
４のドレイン（Ｄ）側の半導体領域Ｉ Ｌ 、 １２間
全接続（ている。２１はＸ配線であり、スルーホールＴ
によって一端がＹ配Ｈ２０と接Ｈさｈ、ｆｔｔｌｉカ出
カｇ子ｐ−ｏｕｔに接続されている。
次に、本実施例の動作を第３図ケ用いて説明する。
第３図シτおいて、Ｍ石５ＦＥＴ Ｑ、＋ 、Ｑ２から
なる前段のインバータ回路に、入力端子Ｐ−丁０がら低
電圧全ゲート電！！ｊ８に印加する。これによって、Ｍ
ＯＳＦＦ１ＴＱ＋がＯＮＬ、、ＭＯＳ ＦＥＴ Ｑ２が
ＯＦＦする１、この動作によって、市源端子ｐ、−ｖ１
□の■ＤＤ電圧は、Ｍｏ５ＦＫＴ Ｑ−１＋ ｕｔ抗（
ゲート電極９）會介してＭＯＥ’１ＦＥＴ Ｑ、ｑ 、
Ｑ、４がうｆｔ ル後段のインバータ回路のゲートη■
極１ｏに印加さｉ′１゜る（これ會チャージ経路という
）。これによってＭＯＳＦＥＴ Ｑ、ａがＯＮ （、、
ＭＯ８ＦＥＴＱ、）がｆ’ｌ Ｆ Ｆ［−て、接地音圧
がＭｏ５ＦＫＴＱ、４ｉ介して出力端子Ｐ−Ｏｕｔに出
力はれる。
なる前段のインバータ回路に、入力端子Ｐ−丁０がら低
電圧全ゲート電！！ｊ８に印加する。これによって、Ｍ
ＯＳＦＦ１ＴＱ＋がＯＮＬ、、ＭＯＳ ＦＥＴ Ｑ２が
ＯＦＦする１、この動作によって、市源端子ｐ、−ｖ１
□の■ＤＤ電圧は、Ｍｏ５ＦＫＴ Ｑ−１＋ ｕｔ抗（
ゲート電極９）會介してＭＯＥ’１ＦＥＴ Ｑ、ｑ 、
Ｑ、４がうｆｔ ル後段のインバータ回路のゲートη■
極１ｏに印加さｉ′１゜る（これ會チャージ経路という
）。これによってＭＯＳＦＥＴ Ｑ、ａがＯＮ （、、
ＭＯ８ＦＥＴＱ、）がｆ’ｌ Ｆ Ｆ［−て、接地音圧
がＭｏ５ＦＫＴＱ、４ｉ介して出力端子Ｐ−Ｏｕｔに出
力はれる。
また、前段のインバータ回路のＭ０８ＦＥＴＱ２がＯＮ
するようにゲート電極８に電圧ケ印加すると、接地重圧
がＭＯＳＦＥＴ Ｑ、２ 、抵抗（ゲート電極９）？介
して後段のインバータ回路のケート電１ｔｉｏに印加さ
れる（こｈをディスチャージ経路という）。これによっ
て、ＭＯ８ＦＦｉＴＱ、７がＯＮし、Ｍ ＯＳ Ｆ Ｅ
Ｔ ０．４がＯＦＦし−て、ｖ、Ｄｉｉｒ圧がＭｏ５
ＦＥＴＱ８に介し７て出力端子ｐ−０ｕｔに出力芒れる
。
するようにゲート電極８に電圧ケ印加すると、接地重圧
がＭＯＳＦＥＴ Ｑ、２ 、抵抗（ゲート電極９）？介
して後段のインバータ回路のケート電１ｔｉｏに印加さ
れる（こｈをディスチャージ経路という）。これによっ
て、ＭＯ８ＦＦｉＴＱ、７がＯＮし、Ｍ ＯＳ Ｆ Ｅ
Ｔ ０．４がＯＦＦし−て、ｖ、Ｄｉｉｒ圧がＭｏ５
ＦＥＴＱ８に介し７て出力端子ｐ−０ｕｔに出力芒れる
。
前記従抗は、チャージ経路もし７〈はディスチャージ経
路における伝達信号速度を低減している。
路における伝達信号速度を低減している。
切って、本実施例によれば、第３図の等価回路が示すよ
うＩ／Ｃ５基本セル内にＭＯｅ ＦＫＴ Ｑ、＋ 、
Ｑ、ｚによっ１構成された前段インバータ回路とＭＯＢ
Ｆ Ｅ ’１ ｆＱ＊ ＋ Ｑ−４によって構成され
た後段インバータ回路との間にポリシリコン（ケー ト
電極９）からなる抵抗を設けることができる。この抵抗
によって、従来の直列に接続されたインバータ回路から
なる遅延回路よシも遅延度が向上され、かつ、抵抗の飴
を容易に設定することができる。これによ、す、１つの
基本セルで祷ることのできる遅延度ケ向上し２、かつ、
その値會容易に設定することができる。
うＩ／Ｃ５基本セル内にＭＯｅ ＦＫＴ Ｑ、＋ 、
Ｑ、ｚによっ１構成された前段インバータ回路とＭＯＢ
Ｆ Ｅ ’１ ｆＱ＊ ＋ Ｑ−４によって構成され
た後段インバータ回路との間にポリシリコン（ケー ト
電極９）からなる抵抗を設けることができる。この抵抗
によって、従来の直列に接続されたインバータ回路から
なる遅延回路よシも遅延度が向上され、かつ、抵抗の飴
を容易に設定することができる。これによ、す、１つの
基本セルで祷ることのできる遅延度ケ向上し２、かつ、
その値會容易に設定することができる。
さらに、３人力型ＮＡＮＤゲート回路を構成し得ること
のできる基本セル等に、本実施例全適用すれば、遅延回
路全構成する際に不接となるり一ト電極ケ抵抗にするこ
とができる。これによって、同一基本セル面積において
、遅延度會向十することができる。
のできる基本セル等に、本実施例全適用すれば、遅延回
路全構成する際に不接となるり一ト電極ケ抵抗にするこ
とができる。これによって、同一基本セル面積において
、遅延度會向十することができる。
第４図は、本発明の他の実施例全説明するための基本セ
ルの要部概略図であり、第５図は、第４図の等価回路図
である。なお、第４図において、第２図と同様にその説
明を筒部にする１ζめに各層に設けられるべき絶縁膜は
図示しない。
ルの要部概略図であり、第５図は、第４図の等価回路図
である。なお、第４図において、第２図と同様にその説
明を筒部にする１ζめに各層に設けられるべき絶縁膜は
図示しない。
第４図および第５図において、基本セル３ＯＮ型領域６
にＰ型のＭＯＳＦＥＴ Ｑ５ 、 Ｑ、ｇ 、 Ｑｑお
よびＰ型領域７にＮへ９のＭ ＯＳ Ｆ Ｋ Ｔ Ｑ７
＋ Ｑｓ ＋Ｑ＋ｎｋ構底するようになっている。
にＰ型のＭＯＳＦＥＴ Ｑ５ 、 Ｑ、ｇ 、 Ｑｑお
よびＰ型領域７にＮへ９のＭ ＯＳ Ｆ Ｋ Ｔ Ｑ７
＋ Ｑｓ ＋Ｑ＋ｎｋ構底するようになっている。
Ｐ型およびＮ型のＭＯＳＦＥＴ Ｑ、ｓ 、Ｑ、７の
り一ト商極８は、Ｘ配線２１とコンタクトポールＣ１に
よって接続されている。Ｘ配線２１は入力端イＰ −Ｉ
ｎに接続されており、電圧が印加ネれるようになって
いる。Ｐ型およびＮ型のＭＯ８ＦＥＴＱ、３．Ｑ、Ｂの
ケート電極９は、Ｘ配線２２とコンタクトホールＯ，Ｖ
Ｃよって一端會接続し、他の−・端ラスルーホールＴに
よってＸ配線２３の一端と接続し５、Ｘ配線２３の他の
一端全スルーポールＴによってＸ配線２１に接続してい
る。従って、入力端子Ｐ −−−１−ｎからの電圧は、
ケート電極８．ｌ−？よひゲート電極９に印加されるよ
うになっている。
り一ト商極８は、Ｘ配線２１とコンタクトポールＣ１に
よって接続されている。Ｘ配線２１は入力端イＰ −Ｉ
ｎに接続されており、電圧が印加ネれるようになって
いる。Ｐ型およびＮ型のＭＯ８ＦＥＴＱ、３．Ｑ、Ｂの
ケート電極９は、Ｘ配線２２とコンタクトホールＯ，Ｖ
Ｃよって一端會接続し、他の−・端ラスルーホールＴに
よってＸ配線２３の一端と接続し５、Ｘ配線２３の他の
一端全スルーポールＴによってＸ配線２１に接続してい
る。従って、入力端子Ｐ −−−１−ｎからの電圧は、
ケート電極８．ｌ−？よひゲート電極９に印加されるよ
うになっている。
■ＤＤ′ＦｌＴ源端子Ｐ−ＶＤＤＶＣ接続されているＸ
配線１４は、ＭＯ８ＦＢＴ Ｏ４、０，９のソース（Ｓ
）側の半導体領域１１にコンタクトホールＣ０によ−、
て接Ｈされている。接地（（））ＪれているＸ配線１５
け、ＭＯＳＦＥＴ Ｑ、ｓ 、 Ｑ＋ｏのソース（Ｆｌ
）側の半導体領域１２にコンタクトホールＣ２によって
接続、婆れている。２４けＹ配線であり、コンタクトホ
ールＣ８によってＭＯＳＦＥＴ Ｏ４、Ｏ７のドレイン
ｔ’ Ｄ ）側の半導体領域Ｌ １． 、１２間に接続
［２ている。２５はＹ配線であり、スルーホールＴＫよ
ってＸ配線２４とＸ配線２６間全接続している。Ｘ配＃
２６はコンタクトホールＯ，によってゲートＷ＊ＩＯと
接続されている。２７はＹ配線であり、コンタクトホー
ルＣ２によってＭＯ日Ｆ Ｅ Ｔ Ｑ９ ＋ Ｑ ｒ
ｏのドレイン（Ｄ’ｌ側の半導体領域１１，１２間を接
続している。２８はＸ配線であり、スルーホールＴによ
って 端がＸ配線２７と接続され、他端が出力端子Ｐ−
ＯｕｔＫ接続さｆ％ている。
配線１４は、ＭＯ８ＦＢＴ Ｏ４、０，９のソース（Ｓ
）側の半導体領域１１にコンタクトホールＣ０によ−、
て接Ｈされている。接地（（））ＪれているＸ配線１５
け、ＭＯＳＦＥＴ Ｑ、ｓ 、 Ｑ＋ｏのソース（Ｆｌ
）側の半導体領域１２にコンタクトホールＣ２によって
接続、婆れている。２４けＹ配線であり、コンタクトホ
ールＣ８によってＭＯＳＦＥＴ Ｏ４、Ｏ７のドレイン
ｔ’ Ｄ ）側の半導体領域Ｌ １． 、１２間に接続
［２ている。２５はＹ配線であり、スルーホールＴＫよ
ってＸ配線２４とＸ配線２６間全接続している。Ｘ配＃
２６はコンタクトホールＯ，によってゲートＷ＊ＩＯと
接続されている。２７はＹ配線であり、コンタクトホー
ルＣ２によってＭＯ日Ｆ Ｅ Ｔ Ｑ９ ＋ Ｑ ｒ
ｏのドレイン（Ｄ’ｌ側の半導体領域１１，１２間を接
続している。２８はＸ配線であり、スルーホールＴによ
って 端がＸ配線２７と接続され、他端が出力端子Ｐ−
ＯｕｔＫ接続さｆ％ている。
従って、本実施例によれば、第５図の等価回路が示すよ
うに、前段のインバータ回路がｐｉのＭＯＦＩ Ｆ ｍ
Ｔ Ｑｓ ＋ Ｏ６およびＮ型のＭＯ８ＦＥＴＱ７゜
Ｑ、８ｖｃよって構成される。これによりで、Ｍ、０ｅ
ＦＥＴのソース（Ｓ）とドレイン（Ｄ）の半導体領域間
のチャンネル抵抗が複数個直列に接続され、インバータ
回路の出力部と電圧入力部間（チャ、−ジ経路側）およ
びインバータ回路の出力部と接地部間（ディスチャージ
経路側）との抵抗仙が向上じ、前段のインバータ回路の
遅延度を向上することができる。
うに、前段のインバータ回路がｐｉのＭＯＦＩ Ｆ ｍ
Ｔ Ｑｓ ＋ Ｏ６およびＮ型のＭＯ８ＦＥＴＱ７゜
Ｑ、８ｖｃよって構成される。これによりで、Ｍ、０ｅ
ＦＥＴのソース（Ｓ）とドレイン（Ｄ）の半導体領域間
のチャンネル抵抗が複数個直列に接続され、インバータ
回路の出力部と電圧入力部間（チャ、−ジ経路側）およ
びインバータ回路の出力部と接地部間（ディスチャージ
経路側）との抵抗仙が向上じ、前段のインバータ回路の
遅延度を向上することができる。
さらに、３人力型ＮＡＮＤゲート回路會構ｌ戎（−１得
ることのできる基本セル等に、本実施例？適用す７］（
げ、遅延回路を構成−する際に不要となる半導体素子を
抵抗、にすることができる。これによって、同一基本セ
ル面積にふ・いて、遅延度ケ向士することができる、。
ることのできる基本セル等に、本実施例？適用す７］（
げ、遅延回路を構成−する際に不要となる半導体素子を
抵抗、にすることができる。これによって、同一基本セ
ル面積にふ・いて、遅延度ケ向士することができる、。
また、後段のＭ（３８ＦＷＴ Ｑ、ｇ 、Ｑ、＋。し
ζよって構成゛されたインバータは遅＃ＩＷ？向上さ・
ぜるものであるか、前段のインパークの出力信号レベル
の制御を施すこともできる。
ζよって構成゛されたインバータは遅＃ＩＷ？向上さ・
ぜるものであるか、前段のインパークの出力信号レベル
の制御を施すこともできる。
なお、本発明は、前記実ＫＢ例に限定さＪすることなく
、その要旨を変更しない範囲に１、・いて種々変更１〜
借るととは勿論である３゜ １’Ｊ上説５明（７えように、本発明によれは、直列に
接続いれたインバータ回路間に抵抗ケ設けたことによっ
て、または、インバータ回路の出力部から市汁人力部（
チャージＮ路側）、インバー タの出力部から接地部（
ディスチャージ経路側）との抵抗（＋ｌ′□Ｉを向上す
ることによっで、遅延回路の遅延度に向１−することが
できる。従−）て、遅延回路ケ構成１べき面槓會縮小す
ることができ、集積化に適した半導体集積回路装置の遅
柾回路ケ提供することができる。
、その要旨を変更しない範囲に１、・いて種々変更１〜
借るととは勿論である３゜ １’Ｊ上説５明（７えように、本発明によれは、直列に
接続いれたインバータ回路間に抵抗ケ設けたことによっ
て、または、インバータ回路の出力部から市汁人力部（
チャージＮ路側）、インバー タの出力部から接地部（
ディスチャージ経路側）との抵抗（＋ｌ′□Ｉを向上す
ることによっで、遅延回路の遅延度に向１−することが
できる。従−）て、遅延回路ケ構成１べき面槓會縮小す
ることができ、集積化に適した半導体集積回路装置の遅
柾回路ケ提供することができる。
さらに、３人力型ＮＡＮＤり一一ト回路を構成ｌ得るこ
とのできる基本セル等に、本発明を適用＝ｔ−れげ、遅
延回路全構成する際に小火となるものを抵抗にすること
ができる。従って、同一・基本セル面積において、遅延
度を向上することができる。
とのできる基本セル等に、本発明を適用＝ｔ−れげ、遅
延回路全構成する際に小火となるものを抵抗にすること
ができる。従って、同一・基本セル面積において、遅延
度を向上することができる。
第１図は、本発明に係わる柳要図、
第２図は、本発明の一実旅例ゲ曲、明するための要部概
略図、 第３図は、第２図の等価回路図、 第４図は、本発明の仙の実施例を説明−するＥめの要部
概略図、 第５図に、第４図の等価回路図である。
略図、 第３図は、第２図の等価回路図、 第４図は、本発明の仙の実施例を説明−するＥめの要部
概略図、 第５図に、第４図の等価回路図である。
Claims (1)
- 【特許請求の範囲】 １ 初動個のインバータ回路によって構成婆れた基体セ
ルをイｎｂλへ半導体集積回路装置νＣおいて、少なく
とも１つの基本セル内の少なくとも１つの直列νこ接続
されｆｃインバータ回路におけるチャージ経路側女はデ
ィヌナヤ−ジ鞘・路に、少なくとイ）１つの抵抗を設け
たことを特徴と−４−る半導体集積回路装置。 ２ 判’ｈ請求のポＩ）間第１項記載の半導体集積回路
装置であ−）て、前記担抗會インバータ回路間に設けた
ことケ％徴と′ｆる半導体集積回路装置。 ３ ％訂Ｍｉｑ求の範囲第１項記載の半導体集積回路装
置であって、前記抵抗を前段のインバータ回路のチャー
ジ経路側およびティスチャージ経路側に設けたことｔ判
徴と１−る半導体集積回路装置。 ４ 勃許請求の範囲第１項記載の半導体集積回路装置ｒ
＞貰’ 、！−１、って、前記゛インバータ回路全述延
素子と（て用いたことを判゛徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008716A JPS59135745A (ja) | 1983-01-24 | 1983-01-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008716A JPS59135745A (ja) | 1983-01-24 | 1983-01-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135745A true JPS59135745A (ja) | 1984-08-04 |
Family
ID=11700655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008716A Pending JPS59135745A (ja) | 1983-01-24 | 1983-01-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135745A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256468A (ja) * | 1986-04-28 | 1987-11-09 | Nec Corp | 半導体集積回路 |
| US4839710A (en) * | 1985-04-24 | 1989-06-13 | Siemens Aktiengesellschaft | CMOS cell which can be used as a resistor, a capacitor, an RC component or a terminating impedance of a signal |
| EP0382124A2 (en) * | 1989-02-10 | 1990-08-16 | National Semiconductor Corporation | Output buffer with ground bounce control |
-
1983
- 1983-01-24 JP JP58008716A patent/JPS59135745A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839710A (en) * | 1985-04-24 | 1989-06-13 | Siemens Aktiengesellschaft | CMOS cell which can be used as a resistor, a capacitor, an RC component or a terminating impedance of a signal |
| JPS62256468A (ja) * | 1986-04-28 | 1987-11-09 | Nec Corp | 半導体集積回路 |
| EP0382124A2 (en) * | 1989-02-10 | 1990-08-16 | National Semiconductor Corporation | Output buffer with ground bounce control |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3122003B2 (ja) | アクティブマトリクス基板 | |
| US4661815A (en) | Gate array integrated device having mixed single column type and matrix type arrays | |
| JP3115787B2 (ja) | ポリセル集積回路 | |
| TW202230692A (zh) | 採用頂側和背側接點以用於場效應電晶體（ｆｅｔ）電力和邏輯信號的頂側和背側佈線的ｆｅｔ電路，以及相關的互補金屬氧化物半導體（ｃｍｏｓ）電路 | |
| JPS59135745A (ja) | 半導体集積回路装置 | |
| US3582975A (en) | Gateable coupling circuit | |
| JPH1065146A (ja) | 半導体集積回路装置 | |
| JPS5835969A (ja) | 半導体装置 | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JPS61158185A (ja) | 薄膜トランジスタ | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JP3091317B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60167375A (ja) | 半導体装置 | |
| JPS5951563A (ja) | 集積回路装置 | |
| JPH0410465A (ja) | 半導体装置 | |
| JP3360192B2 (ja) | 半導体装置 | |
| JPS585611B2 (ja) | ロンリカイロ | |
| JPS60110138A (ja) | ゲ−トアレイ基本セル | |
| JPS61125047A (ja) | 半導体集積回路装置 | |
| JPH03152970A (ja) | Ｃｍｏｓ集積回路 | |
| JPS5916421B2 (ja) | Ｓｏｓ ｃｍｏｓ インバ−タ | |
| JPS58127367A (ja) | シフトレジスタ集積回路 | |
| JPH0722516A (ja) | 半導体集積回路装置 | |
| JPH03254155A (ja) | 半導体記憶装置 | |
| JPH01185966A (ja) | 半導体記憶装置 |