JPH03254155A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野ヨ 本発明は半導体記憶装置に利用され、特に、スタティッ
ク型ＲＡＭ　（ランダムアクセスメモリ）のメモリセル
の構造に関する。

〔概要〕

本発明は、２個のセル用のＭＯＳトランジスタと２個の
トランスファゲート用のＭＯｓトランジスタを含むスタ
ティック型ＲＡＭを構成する半導体記憶装置において、 セル用のＭＯＳトランジスタを半導体基板の一生面に設
け、半導体基板上絶縁膜を介して設けられた半導体薄膜
にトランスファゲート用のＭＯＳトランジスタを設ける
ことにより、 メモリセルの小形化、ビット線接続の容易さ、ならびに
ワード線の短線化による高速化を図ったものである。

〔従来の技術〕

従来、スタティック型ＲＡＭのメモリセルの回路は第３
図に示すものが用いられている。

第３図において、第一のＭＯＳトランジスタであるＮチ
ャンネルのＭＯＳトランジスタＴ１のドレインは節点Ｎ
１　に、ゲートは節点Ｎ２に、ソースは接地電位にそれ
ぞれ接続される。ｚｌは節点Ｎ１と電源ＶＤＤの間に接
続され、ＭＯＳトランジスタＴ１　と共に第一のインバ
ータを形成する負荷素子である。第二のＭＯＳトランジ
スタであるＮチャンネルのＭＯＳトランジスタＴ２のド
レインは節点Ｎ２に、ゲートは節点Ｎ１　に、ソースは
接地電位にそれぞれ接続される。Ｚ２は節点Ｎ２と電源
Ｖ　Ｄ　ｐの間に接続されＭＯＳトランジスタＴ２とと
もに第二のインバータを形成する負荷素子である。第一
および第二のインバータはフリップフロップ回路を構成
している。ＭＯＳトランジスタＴ３のドレインはビット
線Ｂ、ゲートはワード線Ｗ１ソースは節点Ｎ１に接続さ
れる。ＭＯＳトランジスタＴ４のドレインはビット線Ｂ
１ゲートはワード線Ｗ１ソースは節点Ｎ２に接続される
。第三および第四のＭＯＳトランジスタであるＭＯＳト
ランジスタＴ３およびＴ４は、ワード線Ｗによってビッ
ト線−節点間の導通を制御するトランスファゲートであ
る。

第３図の回路を半導体基板上に実現する際、高密度を要
求される製品は負荷素子ｚ１およびＺ２を極めて高抵抗
の抵抗素子を用い、半導体基板の主表面に直接形成され
るのはＭＯＳトランジスタＴ　＋　−Ｔ　４の４素子で
あることが多い。

半導体基板表面に形成されるＭＯＳトランジスタＴ１〜
Ｔ４の配置例を第４図（ａ）および（ｂ）に示す。

ここで、第４図（ａ）は平面図、第４図ｂ）はそのＣＣ
′断面図である。なお、第４図（ａ）は上部の絶縁膜が
無い場合を示す。

第４図（ａ）において、２０１．２０２および２０３は
それぞれ第３図のＭＯＳトランジスタＴ、のドレイン不
純物拡散層、ソース不純物拡散層およびゲート電極（以
下、単にドレイン、ソースおよびゲートという。）であ
る。２０４．２０５および２０６はそれぞれＭＯＳトラ
ンジスタＴ２のドレイン、ソースおよびゲートである多
結晶シリコン層。また、２０４はＭＯＳトランジスタＴ
、のソースを兼ねる。

２１２　はＭＯＳトランジスタＴ４のドレイン、２１３
および２１４はＭＯＳトランジスタＴ３のドレインおよ
びソースである。２０７　はＭＯＳトランジスタＴ３お
よびＴ４のゲートとなるワード線である。

ゲート２０３．２０６および２０７　は同一の導電層に
形成される。２０８．２０９および２１５はそれぞれ不
純物拡散層とゲート電極との接続部である。２１０は接
地配線と不純物拡散層の開孔部、２１１はビット線と不
純物拡散層の開孔部である。なお、本発明において、接
地配線およびビット線は重要な部分ではないので省略し
である。

第４図ら）において、２２１は半導体基板、２２２はＭ
ＯＳトランジスタＴ、およびＴ４のゲート絶縁膜、２２
３は素子分離のための厚い絶縁膜、および２２５はビッ
ト線とその下にある導電層を分離するための絶縁膜であ
る。

第４図（ａ）および（ｂ）の例では、ＭＯＳトランジス
タＴ１およびＴ３の接続に接続部２０８および２１５の
２カ所が必要である。ここで接続部２１５を形成するに
は、不純物ソース２０５　と２１４　との分離に距離ａ
が、ゲート２０６である多結晶シリコン層とソース２１
４との接続に幅すが、前記多結晶シリコン層とワード線
２０７との分離に距離Ｃがそれぞれ必要である。ｄはワ
ード線２０７　と開孔部２１１間に必要な距離である。

〔発明が解決しようとする課題〕

前述したように従来の半導体記憶装置の構成では、接続
部２１５を形成するのにａ＋ｂ＋ｃの領域が必要であり
、メモリセルの面積の縮小化を阻害する欠点がある。

また、この領域があるためにワード線２０７を曲げなけ
ればならず、ワード線の配線を長くして抵抗を高め動作
速度を遅くする欠点がある。

さらに、ビット線とトランスファゲートであるＭＯＳト
ランジスタの開孔部２１１　は絶縁膜２２５を半導体基
板２２１の表面までｈ３の深さを開孔する必要があり、
開孔部が狭いと開孔部内に導体層を形成するのが困難に
なる欠点がある。

前記の数値ａ＋ｂ＋Ｃは、例えば、最小寸法が０．８μ
ｍで設計されている場合（ＩＭｂｉｔの容量をもつスタ
ティック型ＲＡＭで採用されている。）、ａ＝ｂ＝ｃ−
０，８μｍであれば、ａ＋ｂ＋ｃ＝２．４μｍと大きな
値になる。

本発明の目的は、前記の欠点を除去することにより、メ
モリセルの小形化、ビット線接続の容易さ、ならびにワ
ード線の短縮化による高速化の向上を図ったスタティッ
ク型ＲＡＭから構成された半導体記憶装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明は、半導体基板上に形成されたセル用の第一およ
び第二のＭＯＳトランジスタなら乙（にトランスファゲ
ート用の第三および第四のＭＯＳトランジスタを含む半
導体記憶装置において、前記第一および第二のＭＯＳト
ランジスタは前記半導体基板の一生面に設けられ、前記
第三および第四のＭＯＳトランジスタは前記半導体基板
の一主面上絶縁膜を介して設けられた半導体薄膜に設け
られたことを特徴とする。

また、本発明は、前記半導体薄膜と同一層に前記第一お
よび第二のＭＯＳトランジスタのゲート電極が設けられ
、前記半導体薄膜上絶縁膜を介して設けられた導体層に
前記第三および第四のＭＯＳトランジスタのゲート電極
が設けることができる。

また、本発明は、前記第三および第四のＭＯＳトランジ
スタのゲート電極は前記第一および第二のＭＯＳトラン
ジスタのゲート電極と同一層に設けられ、この同一層上
絶縁膜を介して設けられた前記半導体薄膜に前記第三お
よび第四のＭＯＳトランジスタが設けられることができ
る。

〔作用〕

セル用の第一および第二のＭＯＳトランジスタＴ１およ
びＴ２は半導体基板の一生面に設け、トランスファゲー
ト用の第三および第四のＭＯＳトランジスタＴ３および
Ｔ４は、半導体基板上絶縁膜を介して設けられた例えば
シリコン薄膜からなる半導体薄膜に設けられる。そして
、前記半導体薄膜は、第一および第二のＭＯ３Ｉ−ラン
ジスタのゲート電極と同一層または第三および第四のＭ
ＯＳトランジスタのゲートを第一および第二のＭＯＳト
ランジスタのゲートと同一層に設け、この同一層上絶縁
膜を介して設けられる。すなわち、前者の場合には、従
来必要としたＭＯＳトランジスタＴ１とＴ３　との接続
部２１５が不要となり、後者の場合には、ワード線が分
離されるためビット線開孔部をワード線との短絡を考慮
することなく設けることができる。さらにいずれの場合
においても、ビット線開孔部の深さはシリコン薄膜まで
でよくなり浅くなる。

従って、メモリセルの小形化、ビット線接続の容易さ、
さらにワード線の短絡化を図ることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図（ａ）は本発明の第一実施例を示す平面図、第１
図わ）はそのＡ−Ａ’断面図である。なお第１図（ａ）
は上部の絶縁膜が無い場合を示す。

本第−実施例は、半導体基板２１上に形成されたセル用
の第一および第二のＮチャンネルのＭＯＳトランジスタ
Ｔ１およびＴ２ならびにトランスファゲート用の第三お
よび第四のＮチャンネルのＭＯＳトランジスタＴ３およ
びＴ４を含むスタティック型ＲＡＭを構成する半導体記
憶装置において、本発明０特黴とするところの、第一お
よび第二のＭＯＳトランジスタＴ１およびＴ２は半導体
基板２１の一生面に設けられ、第三および第四のＭＯＳ
トランジスタＴ３およびＴ、は半導体基板２１の−主面
上分離絶縁膜２３を介して設けられた半導体薄膜として
のシリコン薄膜６および３に設けられる。

そして、シリコン薄膜３および６と同一層に第一および
第二のＭＯＳトランジスタＴ１およびＴ２のゲート電極
が設けられ、シリコン薄膜６および３上絶縁膜を介して
設けられた導体層としてのワード線７の所定の部分に第
三および第四のＭＯＳトランジスタＴ３およびＴ、のゲ
ート電極が設けられる。

なお、第１図において、１．２および３は、それぞれの
ＭＯＳトランジスタＴ１のドレイン、ソースおよびゲー
トを構成するシリコン薄膜であり、４．５および６はそ
れぞれＭＯＳトランジスタＴ２のドレイン、ソース、お
よびゲートを構成するシリコン薄膜である。８はＭＯＳ
トランジスタＴ１のドレイン１とシリコン薄膜（Ｔ２の
ゲート）６トノ、９はＭＯＳトランジスタＴ２のドレイ
ン４とシリコン薄膜３　（Ｔ１のゲート）３との接続部
である。ＭＯＳトランジスタＴ′、およびＴ２がＮチ、
ンネル型の場合、シリコン薄膜３および６はＮ型不純物
が加えられた多結晶シリコンで構成されることが多い。

本実−実施例において、シリコン薄膜３および６はＭＯ
ＳトランジスタＴ１およびＴ２のゲート部分以外にも延
在し、ワード線７を上部に通し、第１図（ｂ）に示すチ
ャンネル部２４を有する薄膜トランジスタを構成してお
り、シリコン薄膜６およびワード線７でＭＯＳトランジ
スタＴ３を、シリコン薄膜３およびワード線７でＭＯＳ
トランジスタＴ、を実現している。１１および１２はそ
れぞれＭＯＳトランジスタＴ４およびＴ３からビット線
へ接続するための開孔部であり、１０は接地配線と接続
するための開孔部である。

また、第■図ら）において、２２はＭＯＳトランジスタ
Ｔ、のゲート絶縁膜、および２５はビット線と下部の素
子を分離するための絶縁膜である。

本実−実施例のように、ＭＯＳトランジスタＴ１および
Ｔ２のゲートとなる多結晶シリコン層からなるシリコン
薄膜３および６に、それぞれＭＯＳトランジスタＴ、お
よびＴ３のソースおよびドレインを形成すると、第４図
の従来例における接続部２１５が不要になる。

ＭＯＳトランジスタＴ２のドレイン４とワード線７との
分離距離Ｘがかりに第４図のａと同一であっても、 ｘ＜ａ−１−ｂ＋ｃ となることは明らかであり、セル面積の縮小化を図るこ
とができる。ここでも最小寸法を０．８μｍとし、ｘ＝
Ｑ。８μｍであれば、ａ　＋　ｂ　＋Ｃｌ：対して１．
６μｍの縮小が可能である。

また、第３図において、ＭＯＳトランジスタのＴ３およ
びＴ、の電流駆動能力は、ＭＯＳトランジスタＴ１およ
びＴ２に比べて小さく設計される。

このため、従来例では第４図に示すように、チャンネル
長Ｌ２〉チャンネル幅Ｗ２ としていた。これに対して本実−実施例では、Ｍ○Ｓト
ランジスタＴ３およびＴ、のソース、チャンネル部およ
びドレインをシリコン薄膜として多結晶シリコンで形成
することができる。多結晶シリコン中の電荷の移動度は
単結晶に比べて小さいので駆動能力の低いＭＯＳトラン
ジスタが容易に得られる。このため、第１図に示すよう
に、チャンネル長り、＜チャンネル幅Ｗ とすることができ、ここでも面積の縮小化を図ることが
できる。

さらに、本実−実施例においては、第１図（ａ）で明ら
かなように、ワード線７は従来例の第４図（ａ）のワー
ド線２０７のように曲がっておらず、トランジスタ間の
距離１１は第４図の１２に比べて、ｊ２＋　　＜１２ がなり立つ。これによりワード線の配線抵抗が減少し高
速化が図られる。

また、ビット線接続のための開孔部１１は半導体基板２
１の表面まででは無く、分離絶縁膜２３上のシリコン薄
膜３までの深さｈｌまででよく、従来例の第４図（ｂ）
のｈ３に比べて浅いため開孔部中への導電層の形成が容
易になる。

第２図（ａ）は本発明の第二実施例を示す平面図、第２
図（ｂ）はそのＢ−Ｂ’断面図である。なお第２図（ａ
）は上部の絶縁膜が無い場合を示す。

本第二実施例は、第１図（ａ）および（ｂ）に示した第
一実施例に対して、ＭＯＳトランジスタＴ３およびＴ、
の設は方を変えたものである。すなわち、第三および第
四のＭＯＳトランジスタＴ３およびＴ４のゲート電極は
、第一および第二のＭＯＳトランジスタＴ、およびＴ２
のゲート電極と同一層に設けられたワード線１０７の所
定の部分に設けられ、この同一層上絶縁膜を介して設け
られたシリコン薄膜１１４および１１３に、第三および
第四のＭ○ＳトランジスタＴ３およびＴ、のソース、チ
ャンネル部およびドレインが設けられる。

第２図（ａ）およびｂ）ニおいて、１０１．１０２およ
び１０３　はそれぞれＭＯＳトランジスタＴ１のドレイ
ン、ソースおよびゲートであり、１０４．１０５および
１０６はそれぞれＭＯＳトランジスタＴ２のドレイン、
ソースおよびゲートである。１０９はＭＯＳトランジス
タＴＩのゲートとＭＯＳトランジスタＴ２のドレインと
の接続部、１１１および１１２はビット線と接続のため
の開孔部である。１１５および１１６　はそれぞれＭＯ
ＳトランジスタＴ１のゲート１０３とシリコン薄膜１１
３、およびＭＯＳトランジスタＴ２のゲート１０６とシ
リコン薄膜１１４とのコンタクトである。なお、１２１
は半導体基板、１２２はゲート絶縁膜、１２３は分離絶
縁膜、および１２４はチャンネル部である。

本第二実施例の場合、ゲー）　１０３および１０６とワ
ード線１０７　とが同層で構成され、ＭＯＳトランジス
タＴ３およびＴ４のドレイン、チャンネル部１２４およ
びソースとなるシリコン薄膜１１４および１１３が絶縁
膜を介してゲート１０３および１０６ならびにワード線
１０７の上部に設けられる。このため、ゲート１０３と
シリコン薄膜１１３、ゲート１０６とシリコン薄膜１１
４とを接続するためのコンタクト１１５および１１６が
必要となるほか、ゲート１０３および１０４とワード線
１０７との分離に距離Ｃが必要となる。しかし、ビット
線接続のための開孔部１１１および１１２はワード線１
０７との短絡を考慮しなくてもよくなり、間隔ｄ２は製
造上の目合せ誤差の分のみとなり、第１図（ａ）および
第４図の間隔ｄに対し、ｄ２＜ｄとなる。例えば、絶縁
耐圧より６０８６μｍとなっていたものを、目合せ誤差
よりｄ２０．２μｍとできる。このように、本第二実施
例でも従来例に比べてセル面積の縮小化を図ることがで
きる。

本第二実施例の最大の特徴は、開孔部１１１および１１
２であり、下層となるシリコン薄膜１１３および１１４
は、分離絶縁膜１２３およびワード線１０７の上部にあ
るため、開孔部１１１および１１２の深さｈ２は、 ｈ　２　＜　ｈ　１＜　ｈ　３ となり、最も開孔部中への導体層形成が容易である。開
孔部の深さについては、例えば、ｈ３がかりに０．８μ
ｍであり、分離絶縁膜２３．１２３および２２３の半導
体基板表面より上の厚さを０．２μｍ、シリコン薄膜３
、ゲート１０３およびワード線７の厚さを０．２μｍ、
シリコン薄膜１１３の厚さを０．１μｍとすると、 ｈ＋＝０．４μｍ ｈ２　ξ０．３μｍ 程度となる。

〔発明の効果〕

以上説明したように、本発明は、スタティック型ＲＡＭ
のメモリセル回路のトランスファゲートを薄膜トランジ
スタで構成することにより、接続部分の数を減らす、あ
るいは、絶縁のための距離を減らすことでメモリセルの
面積を縮小し、ビット線接続部の開孔部内への導体層形
成を容易にできる効果がある。さらに、ワード線の配線
長を短くし高速化を図ることができる効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第一実施例を示す平面図。 第１図（ｂ）はそのＡ−Ａ’断面図。 第２図（ａ）は本発明の第二実施例を示す平面図。 第２図（８）はそのＢ−Ｂ’断面図。 第３□はスタティック型ＲＡＭのメモリセル回路図。 第４図（ａ）は従来例を示す平面図。 第４図ら）はそのｃ−ｃ’断面図。 １．１０１．２０１−・・ドレイン（Ｔ１）、２．１０
２．２０２・・・ソース（Ｔ　、）　、’　１０３．２
０３・・・ゲート　（Ｔ１）、３．６．１１３．１１４
・・・シリコン薄膜、４．１０４．２０４・・・ドレイ
ン（Ｔ２）、５．１０５．２０５・・・ソース（Ｔ２）
、１０６．２０６　・・・ゲート　（Ｔ２）、７．１０
７．２０７、Ｗ・・・ワード線、８．９．１０８．１０
９．２０８．２０９．２１５・・・接続部、１０．１１
．１２．１１０．１１１．１１２．２１０．２１１・・
・開孔部、２１．１２１．２２１・・・半導体基板、２
２．１２２．２２２・・・ゲート絶縁膜、２３．１２３
．２２３・・・分離絶縁膜、２４．１２４・・・チャン
ネル部、２５．１２５．２２５・・・絶縁膜、１１５．
１１６・・・コンタクト、２１２・・・ドレイン（Ｔ、
Ｌ　２１３・・・ドレイン（Ｔ、）、２１４・・・ソー
ス　（Ｔ３〉、Ｂ、Ｂ・・・ビット線、Ｎ１、Ｎ２・・
・節点、Ｔ１〜Ｔ、・・・ＭＯＳトランジスタ、Ｖｔ１
Ｄ・・・電源、Ｚ、、Ｚ２・・・負荷素子。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成されたセル用の第一および第二
   のＭＯＳトランジスタならびにトランスファゲート用の
   第三および第四のＭＯＳトランジスタを含む半導体記憶
   装置において、 前記第一および第二のＭＯＳトランジスタは前記半導体
   基板の一主面に設けられ、 前記第三および第四のＭＯＳトランジスタは前記半導体
   基板の一主面上絶縁膜を介して設けられた半導体薄膜に
   設けられた ことを特徴とする半導体記憶装置。 ２、請求項１記載の半導体記憶装置において、前記半導
   体薄膜と同一層に前記第一および第二のＭＯＳトランジ
   スタのゲート電極が設けられ、前記半導体薄膜上絶縁膜
   を介して設けられた導体層に前記第三および第四のＭＯ
   Ｓトランジスタのゲート電極が設けられた ことを特徴とする半導体記憶装置。 ３、請求項１記載の半導体記憶装置において、前記第三
   および第四のＭＯＳトランジスタのゲート電極は前記第
   一および第二のＭＯＳトランジスタのゲート電極と同一
   層に設けられ、この同一層上絶縁膜を介して設けられた
   前記半導体薄膜に前記第三および第四のＭＯＳトランジ
   スタが設けられた ことを特徴とする半導体記憶装置。