JP2961788B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2961788B2 JP2961788B2 JP2052059A JP5205990A JP2961788B2 JP 2961788 B2 JP2961788 B2 JP 2961788B2 JP 2052059 A JP2052059 A JP 2052059A JP 5205990 A JP5205990 A JP 5205990A JP 2961788 B2 JP2961788 B2 JP 2961788B2
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- mos
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に利用され、特に、スタティ
ック型RAM（ランダムアクセスメモリ）のメモリセルの
構造に関する。
ック型RAM（ランダムアクセスメモリ）のメモリセルの
構造に関する。
本発明は、２個のセル用のMOSトランジスタと２個の
トランスファゲート用のMOSトランジスタを含むスタテ
ィック型RAMの構成する半導体記憶装置において、 セル用のMOSトランジスタを半導体基板の一主面に設
け、半導体基板上絶縁膜を介して設けられた半導体薄膜
にトランスファゲート用のMOSトランジスタを設けるこ
とにより、 メモリセルの小形化、ビット線接続の容易さ、ならび
にワード線の短線化による高速化を図ったものである。
トランスファゲート用のMOSトランジスタを含むスタテ
ィック型RAMの構成する半導体記憶装置において、 セル用のMOSトランジスタを半導体基板の一主面に設
け、半導体基板上絶縁膜を介して設けられた半導体薄膜
にトランスファゲート用のMOSトランジスタを設けるこ
とにより、 メモリセルの小形化、ビット線接続の容易さ、ならび
にワード線の短線化による高速化を図ったものである。
従来、スタティック型RAMのメモリセルの回路は第３
図に示すものが用いらている。
図に示すものが用いらている。
第３図において、第一のMOSトランジスタであるＮチ
ャンネルのMOSトランジスタT1のドレインは節点N1に、
ゲートは節点N2に、ソースは接地電位にそれぞれ接続さ
れる。Z1は節点N1と電源VDDの間に接続され、MOSトラン
ジスタT1と共に第一のインバータの形成する負荷素子で
ある。第二のMOSトランジスタであるＮチャンネルのMOS
トランジスタT2のドレインは節点N2に、ゲートは節点N1
に、ソースは接地電位にそれぞれ接続される。Z2は節点
N2と電源VDDの間に接続されMOSトランジスタT2とともに
第二のインバータの形成する負荷素子である。第一およ
び第二のインバータはフリップフロップ回路を構成して
いる。MOSトランジスタT3のドレインはビット線Ｂ、ゲ
ートはワード線Ｗ、ソースは節点N1に接続される。MOS
トランジスタT4のドレインはビット線、ゲートはワー
ド線Ｗ、ソースは節点N2に接続される。第三および第四
のMOSトランジスタであるMOSトランジスタT3およびT
4は、ワード線Ｗによってビット線−節点間の導通を制
御するトランスファゲートである。
ャンネルのMOSトランジスタT1のドレインは節点N1に、
ゲートは節点N2に、ソースは接地電位にそれぞれ接続さ
れる。Z1は節点N1と電源VDDの間に接続され、MOSトラン
ジスタT1と共に第一のインバータの形成する負荷素子で
ある。第二のMOSトランジスタであるＮチャンネルのMOS
トランジスタT2のドレインは節点N2に、ゲートは節点N1
に、ソースは接地電位にそれぞれ接続される。Z2は節点
N2と電源VDDの間に接続されMOSトランジスタT2とともに
第二のインバータの形成する負荷素子である。第一およ
び第二のインバータはフリップフロップ回路を構成して
いる。MOSトランジスタT3のドレインはビット線Ｂ、ゲ
ートはワード線Ｗ、ソースは節点N1に接続される。MOS
トランジスタT4のドレインはビット線、ゲートはワー
ド線Ｗ、ソースは節点N2に接続される。第三および第四
のMOSトランジスタであるMOSトランジスタT3およびT
4は、ワード線Ｗによってビット線−節点間の導通を制
御するトランスファゲートである。
第３図の回路を半導体基板上に実現する際、高密度を
要求させる製品は負荷素子Z1およびZ2を極めて高抵抗の
抵抗素子を用い、半導体基板の主表面に直接形成される
のはMOSトランジスタT1〜T4の４素子であることが多
い。
要求させる製品は負荷素子Z1およびZ2を極めて高抵抗の
抵抗素子を用い、半導体基板の主表面に直接形成される
のはMOSトランジスタT1〜T4の４素子であることが多
い。
半導体基板表面に形成されるMOSトランジスタT1〜T4
の配置例を第４図（ａ）および（ｂ）に示す。ここで第
４図（ａ）は平面図、第４図（ｂ）はそのＣ−Ｃ′断面
図である。なお、第４図（ａ）は上部の絶縁膜が無い場
合を示す。
の配置例を第４図（ａ）および（ｂ）に示す。ここで第
４図（ａ）は平面図、第４図（ｂ）はそのＣ−Ｃ′断面
図である。なお、第４図（ａ）は上部の絶縁膜が無い場
合を示す。
第４図（ａ）において、201、202および203はそれぞ
れ第３図のMOSトランジスタT1のドレイン不純物拡散
層、ソース不純物拡散層およびゲート電極（以下、単に
ドレイン、ソースおよびゲートという。）である。20
4、205および206はそれぞれMOSトランジスタT2のドレイ
ン、ソースおよびゲートである多結晶シリコン層。ま
た、204はMOSトランジスタT4のソースを兼ねる。212はM
OSトランジスタT4のドレイン、213および214はMOSトラ
ンジスタT3のドレインおよびソースである。207はMOSト
ランジスタT3およびT4のゲートとなるワード線である。
ゲート203、206および207は同一の導電層に形成され
る。208、209および215はそれぞれ不純物拡散層とゲー
ト電極との接続部である。210は接地配線と不純物拡散
層の開孔部、211はビット線と不純物拡散層の開孔部で
ある。なお、本発明において、接地配線およびビット線
は重要な部分ではないので省略してある。
れ第３図のMOSトランジスタT1のドレイン不純物拡散
層、ソース不純物拡散層およびゲート電極（以下、単に
ドレイン、ソースおよびゲートという。）である。20
4、205および206はそれぞれMOSトランジスタT2のドレイ
ン、ソースおよびゲートである多結晶シリコン層。ま
た、204はMOSトランジスタT4のソースを兼ねる。212はM
OSトランジスタT4のドレイン、213および214はMOSトラ
ンジスタT3のドレインおよびソースである。207はMOSト
ランジスタT3およびT4のゲートとなるワード線である。
ゲート203、206および207は同一の導電層に形成され
る。208、209および215はそれぞれ不純物拡散層とゲー
ト電極との接続部である。210は接地配線と不純物拡散
層の開孔部、211はビット線と不純物拡散層の開孔部で
ある。なお、本発明において、接地配線およびビット線
は重要な部分ではないので省略してある。
第４図（ｂ）において、221は半導体基板、222はMOS
トランジスタT1およびT4のゲート絶縁膜、223は素子分
離のための厚い絶縁膜、および225はビット線とその下
にある導電層を分離するための絶縁膜である。
トランジスタT1およびT4のゲート絶縁膜、223は素子分
離のための厚い絶縁膜、および225はビット線とその下
にある導電層を分離するための絶縁膜である。
第４図（ａ）および（ｂ）の例では、MOSトランジス
タT1およびT3の接続に接続部208および215の２カ所が必
要である。ここで接続部215を形成するには、不純物ソ
ース205と214との分離に距離ａが、ゲート206である多
結晶シリコン層とソース214との接続に幅ｂが、前記多
結晶シリコン層とワード線207との分離に距離ｃがそれ
ぞれ必要である。ｄはワード線207と開孔部211間に必要
な距離である。
タT1およびT3の接続に接続部208および215の２カ所が必
要である。ここで接続部215を形成するには、不純物ソ
ース205と214との分離に距離ａが、ゲート206である多
結晶シリコン層とソース214との接続に幅ｂが、前記多
結晶シリコン層とワード線207との分離に距離ｃがそれ
ぞれ必要である。ｄはワード線207と開孔部211間に必要
な距離である。
前述したように従来の半導体記憶装置の構成では、接
続部215を形成するのにａ＋ｂ＋ｃの領域が必要であ
り、メモリセルの面積の縮小化を阻害する欠点がある。
続部215を形成するのにａ＋ｂ＋ｃの領域が必要であ
り、メモリセルの面積の縮小化を阻害する欠点がある。
また、この領域があるためにワード線207を曲げなけ
ればならず、ワード線の配線を長くして抵抗を高め動作
速度を遅くする欠点がある。
ればならず、ワード線の配線を長くして抵抗を高め動作
速度を遅くする欠点がある。
さらに、ビット線とトランジスファゲートであるMOS
トランジスタの開孔部211は絶縁膜225を半導体基板221
の表面までh3の深さを開孔する必要があり、開孔部が狭
いと開孔部内に導体層を形成するのが困難になる欠点が
ある。
トランジスタの開孔部211は絶縁膜225を半導体基板221
の表面までh3の深さを開孔する必要があり、開孔部が狭
いと開孔部内に導体層を形成するのが困難になる欠点が
ある。
前記の数値ａ＋ｂ＋ｃは、例えば、最小寸法が0.8μ
ｍで設計されている場合（1Mbitの容量をもつスタティ
ック型RAMで採用されている。）、ａ＝ｂ＝ｃ＝0.8μｍ
であれば、ａ＋ｂ＋ｃ＝2.4μｍと大きな値になる。
ｍで設計されている場合（1Mbitの容量をもつスタティ
ック型RAMで採用されている。）、ａ＝ｂ＝ｃ＝0.8μｍ
であれば、ａ＋ｂ＋ｃ＝2.4μｍと大きな値になる。
本発明の目的は、前記の欠点を除去することにより、
メモリセルの小形化、ビット線接続の容易さ、ならびに
ワード線の短縮化による高速化の向上を図ったスタティ
ック型RAMから構成された半導体記憶装置を提供するこ
とにある。
メモリセルの小形化、ビット線接続の容易さ、ならびに
ワード線の短縮化による高速化の向上を図ったスタティ
ック型RAMから構成された半導体記憶装置を提供するこ
とにある。
本発明は、半導体基板上に形成されたセル用の第一お
よび第二のMOSトランジスタならびにトランスファゲー
ト用の第三および第四のMOSトランジスタを含む半導体
記憶装置において、前記第一および第二のMOSトランジ
スタは前記半導体基板の一主面に設けられ、前記第三お
よび第四のMOSトランジスタは前記半導体基板の一主面
上絶縁膜を介して設けられた半導体薄膜に設けられ、前
記第三および第四のMOSトランジスタのゲート電極は前
記第一および第二のMOSトランジスタのゲート電極と同
一層に設けられ、この同一層上絶縁膜を介して設けられ
た前記半導体薄膜に前記第三および第四のMOSトランジ
スタが設けられたことを特徴とする。
よび第二のMOSトランジスタならびにトランスファゲー
ト用の第三および第四のMOSトランジスタを含む半導体
記憶装置において、前記第一および第二のMOSトランジ
スタは前記半導体基板の一主面に設けられ、前記第三お
よび第四のMOSトランジスタは前記半導体基板の一主面
上絶縁膜を介して設けられた半導体薄膜に設けられ、前
記第三および第四のMOSトランジスタのゲート電極は前
記第一および第二のMOSトランジスタのゲート電極と同
一層に設けられ、この同一層上絶縁膜を介して設けられ
た前記半導体薄膜に前記第三および第四のMOSトランジ
スタが設けられたことを特徴とする。
セル用の第一および第二のMOSトランジスタT1およびT
2は半導体基板の一主面に設けられ、トランスファゲー
ト用の第三および第四のMOSトランジスタT3およびT
4は、半導体基板上絶縁膜を介して設けられた例えばシ
リコン薄膜からなる半導体薄膜に設けられる。そして、
前記半導体薄膜は、第三および第四のMOSトランジスタ
のゲートを第一および第二のMOSトランジスタのゲート
と同一層に設け、この同一層上絶縁膜を介して設けられ
る。すなわち、本発明ではワード線が分離されるためビ
ット線開孔部をワード線との短絡を考慮することなく設
けることができる。さらにビット線開孔部の深さはシリ
コン薄膜まででよくなり浅くなる。
2は半導体基板の一主面に設けられ、トランスファゲー
ト用の第三および第四のMOSトランジスタT3およびT
4は、半導体基板上絶縁膜を介して設けられた例えばシ
リコン薄膜からなる半導体薄膜に設けられる。そして、
前記半導体薄膜は、第三および第四のMOSトランジスタ
のゲートを第一および第二のMOSトランジスタのゲート
と同一層に設け、この同一層上絶縁膜を介して設けられ
る。すなわち、本発明ではワード線が分離されるためビ
ット線開孔部をワード線との短絡を考慮することなく設
けることができる。さらにビット線開孔部の深さはシリ
コン薄膜まででよくなり浅くなる。
従って、メモリセルの小形化、ビット線接続の容易
さ、さらにワード線の短絡化を図ることが可能となる。
さ、さらにワード線の短絡化を図ることが可能となる。
以下、本発明の実施例について図面を参照にして説明
する。
する。
第１図（ａ）は本発明の第一実施例を示す平面図、第
１図（ｂ）はそのＡ−Ａ′断面図である。なお第１図
（ａ）は上部の絶縁膜が無い場合を示す。
１図（ｂ）はそのＡ−Ａ′断面図である。なお第１図
（ａ）は上部の絶縁膜が無い場合を示す。
本第一実施例は、半導体基板21上に形成されたセル用
の第一および第二のＮチャンネルのMOSトランジスタT1
およびT2ならびにトランスファゲート用の第三および第
四のＮチャンネルのMOSトランジスタT3およびT4を含む
スタティック型RAMを構成する半導体記憶装置におい
て、 本発明の特徴とするところの、第一および第二のMOS
トランジスタT1およびT2は半導体基板21の一主面に設け
られ、第三および第四のMOSトランジスタT3およびT4は
半導体基板21の一主面上分離絶縁膜23を介して設けられ
た半導体薄膜としてのシリコン薄膜６および３に設けら
れる。
の第一および第二のＮチャンネルのMOSトランジスタT1
およびT2ならびにトランスファゲート用の第三および第
四のＮチャンネルのMOSトランジスタT3およびT4を含む
スタティック型RAMを構成する半導体記憶装置におい
て、 本発明の特徴とするところの、第一および第二のMOS
トランジスタT1およびT2は半導体基板21の一主面に設け
られ、第三および第四のMOSトランジスタT3およびT4は
半導体基板21の一主面上分離絶縁膜23を介して設けられ
た半導体薄膜としてのシリコン薄膜６および３に設けら
れる。
そして、シリコン薄膜３および６と同一層に第一およ
び第二のMOSトランジスタT1およびT2のゲート電極が設
けられ、シリコン薄膜６および３上絶縁膜を介して設け
られた導体層としてのワード線７の所定の部分に第三お
よび第四のMOSトランジスタT3およびT4のゲート電極が
設けられる。
び第二のMOSトランジスタT1およびT2のゲート電極が設
けられ、シリコン薄膜６および３上絶縁膜を介して設け
られた導体層としてのワード線７の所定の部分に第三お
よび第四のMOSトランジスタT3およびT4のゲート電極が
設けられる。
なお、第１図において、１、２および３は、それぞれ
のMOSトランジスタT1のドレイン、ソースおよびゲート
を構成するシリコン薄膜であり、４、５および６はそれ
ぞれMOSトランジスタT2のドレイン、ソース、およびゲ
ートを構成するシリコン薄膜である。８はMOSトランジ
スタT1のドレイン１とシリコン薄膜（T2のゲート）６と
の、９はMOSトランジスタT2のドレイン４とシリコン薄
膜３（T1のゲート）３との接続部である。MOSトランジ
スタT1およびT2がＮチャンネル型の場合、シリコン薄膜
３および６はＮ型不純物が加えられた多結晶シリコンで
構成されることが多い。
のMOSトランジスタT1のドレイン、ソースおよびゲート
を構成するシリコン薄膜であり、４、５および６はそれ
ぞれMOSトランジスタT2のドレイン、ソース、およびゲ
ートを構成するシリコン薄膜である。８はMOSトランジ
スタT1のドレイン１とシリコン薄膜（T2のゲート）６と
の、９はMOSトランジスタT2のドレイン４とシリコン薄
膜３（T1のゲート）３との接続部である。MOSトランジ
スタT1およびT2がＮチャンネル型の場合、シリコン薄膜
３および６はＮ型不純物が加えられた多結晶シリコンで
構成されることが多い。
本第一実施例において、シリコン薄膜３および６はMO
SトランジスタT1およびT2のゲート部分以外にも延在
し、ワード線７を上部に通し、第１図（ｂ）に示すチャ
ンネル部24を有する薄膜トランジスタを構成しており、
シリコン薄膜６およびワード線７でMOSトランジスタT3
を、シリコン薄膜３およびワード線７でMOSトランジス
タT4を実現している。11および12はそれぞれMOSトラン
ジスタT4およびT3からビット線へ接続するための開孔部
であり、10は接地配線と接続するための開孔部である。
SトランジスタT1およびT2のゲート部分以外にも延在
し、ワード線７を上部に通し、第１図（ｂ）に示すチャ
ンネル部24を有する薄膜トランジスタを構成しており、
シリコン薄膜６およびワード線７でMOSトランジスタT3
を、シリコン薄膜３およびワード線７でMOSトランジス
タT4を実現している。11および12はそれぞれMOSトラン
ジスタT4およびT3からビット線へ接続するための開孔部
であり、10は接地配線と接続するための開孔部である。
また、第１図（ｂ）において、22はMOSトランジスタT
1のゲート絶縁膜、および25はビット線と下部の素子を
分離するための絶縁膜である。
1のゲート絶縁膜、および25はビット線と下部の素子を
分離するための絶縁膜である。
本第一実施例のように、MOSトランジスタT1およびT2
のゲートとなる多結晶シリコン層からなるシリコン薄膜
３および６に、それぞれMOSトランジスタT4およびT3の
ソースおよびドレインを形成すると、第４図の従来例に
おける接続部215が不要になる。
のゲートとなる多結晶シリコン層からなるシリコン薄膜
３および６に、それぞれMOSトランジスタT4およびT3の
ソースおよびドレインを形成すると、第４図の従来例に
おける接続部215が不要になる。
MOSトランジスタT2のドレイン４とワード線７との分
離距離ｘがかりに第４図のａと同一であっても、 ｘ＜ａ＋ｂ＋ｃ となることは明らかであり、セル面積の縮小化を図るこ
とができる。ここでも最小寸法を0.8μｍとし、ｘ＝0.8
μｍであれば、ａ＋ｂ＋ｃに対して1.6μｍの縮小が可
能である。
離距離ｘがかりに第４図のａと同一であっても、 ｘ＜ａ＋ｂ＋ｃ となることは明らかであり、セル面積の縮小化を図るこ
とができる。ここでも最小寸法を0.8μｍとし、ｘ＝0.8
μｍであれば、ａ＋ｂ＋ｃに対して1.6μｍの縮小が可
能である。
また、第３図において、MOSトランジスタのT3およびT
4の電流駆動能力は、MOSトランジスタT1およびT2に比べ
て小さく設計される。このため、従来例では第４図に示
すように、 チャンネル長L2＞チャンネル幅W2 としていた。これに対して本第一実施例では、MOSトラ
ンジスタT3およびT4のソース、チャンネル部およびドレ
インをシリコン薄膜として多結晶シリコンで形成するこ
とができる。多結晶シリコン中の電荷の移動度は単結晶
に比べて小さいので駆動能力の低いMOSトランジスタが
容易に得られる。このため、第１図に示すように、 チャンネル長L1＜チャンネル幅W1 とすることができ、ここでも面積の縮小化を図ることが
できる。
4の電流駆動能力は、MOSトランジスタT1およびT2に比べ
て小さく設計される。このため、従来例では第４図に示
すように、 チャンネル長L2＞チャンネル幅W2 としていた。これに対して本第一実施例では、MOSトラ
ンジスタT3およびT4のソース、チャンネル部およびドレ
インをシリコン薄膜として多結晶シリコンで形成するこ
とができる。多結晶シリコン中の電荷の移動度は単結晶
に比べて小さいので駆動能力の低いMOSトランジスタが
容易に得られる。このため、第１図に示すように、 チャンネル長L1＜チャンネル幅W1 とすることができ、ここでも面積の縮小化を図ることが
できる。
さらに、本第一実施例においては、第１図（ａ）で明
らかなように、ワード線７は従来例の第４図（ａ）のワ
ード線207のように曲がっておらず、トランジスタ間の
距離l1は第４図のl2に比べて、 l1＜l2 がなり立つ。これによりワード線の配線抵抗が減少し高
速化が図られる。
らかなように、ワード線７は従来例の第４図（ａ）のワ
ード線207のように曲がっておらず、トランジスタ間の
距離l1は第４図のl2に比べて、 l1＜l2 がなり立つ。これによりワード線の配線抵抗が減少し高
速化が図られる。
また、ビット線接続のための開孔部11は半導体基板21
の表面まででは無く、分離絶縁膜23上のシリコン薄膜３
までの深さh1まででよく、従来例の第４図（ｂ）のh3に
比べて浅いため開孔部中への導電層の形成が容易にな
る。
の表面まででは無く、分離絶縁膜23上のシリコン薄膜３
までの深さh1まででよく、従来例の第４図（ｂ）のh3に
比べて浅いため開孔部中への導電層の形成が容易にな
る。
第２図（ａ）は本発明の第二実施例を示す平面図、第
２図（ｂ）はそのＢ−Ｂ′断面図である。なお第２図
（ａ）は上部の絶縁膜が無い場合を示す。
２図（ｂ）はそのＢ−Ｂ′断面図である。なお第２図
（ａ）は上部の絶縁膜が無い場合を示す。
本第二実施例は、第１図（ａ）および（ｂ）に示した
第一実施例に対して、MOSトランジスタT3およびT4の設
け方を変えたものである。すなわち、第三および第四の
MOSトランジスタT3およびT4のゲート電極は、第一およ
び第二のMOSトランジスタT1およびT2のゲート電極と同
一層に設けられたワード線107の所定の部分に設けら
れ、この同一層上絶縁膜を介して設けられたシリコン薄
膜114および113に、第三および第四のMOSトランジスタT
3およびT4のソース、チャンネル部およびドレインが設
けられる。
第一実施例に対して、MOSトランジスタT3およびT4の設
け方を変えたものである。すなわち、第三および第四の
MOSトランジスタT3およびT4のゲート電極は、第一およ
び第二のMOSトランジスタT1およびT2のゲート電極と同
一層に設けられたワード線107の所定の部分に設けら
れ、この同一層上絶縁膜を介して設けられたシリコン薄
膜114および113に、第三および第四のMOSトランジスタT
3およびT4のソース、チャンネル部およびドレインが設
けられる。
第２図（ａ）および（ｂ）において、101、102および
103はそれぞれMOSトランジスタT1のドレイン、ソースお
よびゲートであり、104、105および106はそれぞれMOSト
ランジスタT2のドレイン、ソースおよびゲートである。
109はMOSトランジスタT1のゲートとMOSトランジスタT2
のドレインとの接続部、111および112はビット線と接続
のための開孔部である。115および116はそれぞれMOSト
ランジスタT1のゲート103とシリコン薄膜113、およびMO
SトランジスタT2のゲート106とシリコン薄膜114とのコ
ンタクトである。なお、121は半導体基板、122はゲート
絶縁膜、123は分離絶縁膜、および124はチャンネル部で
ある。
103はそれぞれMOSトランジスタT1のドレイン、ソースお
よびゲートであり、104、105および106はそれぞれMOSト
ランジスタT2のドレイン、ソースおよびゲートである。
109はMOSトランジスタT1のゲートとMOSトランジスタT2
のドレインとの接続部、111および112はビット線と接続
のための開孔部である。115および116はそれぞれMOSト
ランジスタT1のゲート103とシリコン薄膜113、およびMO
SトランジスタT2のゲート106とシリコン薄膜114とのコ
ンタクトである。なお、121は半導体基板、122はゲート
絶縁膜、123は分離絶縁膜、および124はチャンネル部で
ある。
本第二実施例の場合、ゲート103および106とロード線
107とが同層で構成され、MOSトランジスタT3およびT4の
ドレイン、チャンネル部124およびソースとなるシリコ
ン薄膜114および113が絶縁膜を介してゲート103および1
06ならびにワード線107の上部に設けられる。このた
め、ゲート103とシリコン薄膜113、ゲート106とシリコ
ン薄膜114とを接続するためのコンタクト115および116
が必要となるほか、ゲート103および104とワード線107
との分離に距離ｃが必要となる。しかし、ビット線接続
のための開孔部111および112はワード線107との短絡を
考慮しなくてもよくなり、間隔d2は製造上の目合せ誤差
の分のみとなり、第１図（ａ）および第４図の間隔ｄに
対し、d2＜ｄとなる。例えば、絶縁耐圧よりｄ＝0.6μ
ｍとなっていたものを、目合せ誤差よりd2＝0.2μｍと
できる。このように、本第二実施例でも従来例に比べて
セル面積の縮小化を図ることができる。
107とが同層で構成され、MOSトランジスタT3およびT4の
ドレイン、チャンネル部124およびソースとなるシリコ
ン薄膜114および113が絶縁膜を介してゲート103および1
06ならびにワード線107の上部に設けられる。このた
め、ゲート103とシリコン薄膜113、ゲート106とシリコ
ン薄膜114とを接続するためのコンタクト115および116
が必要となるほか、ゲート103および104とワード線107
との分離に距離ｃが必要となる。しかし、ビット線接続
のための開孔部111および112はワード線107との短絡を
考慮しなくてもよくなり、間隔d2は製造上の目合せ誤差
の分のみとなり、第１図（ａ）および第４図の間隔ｄに
対し、d2＜ｄとなる。例えば、絶縁耐圧よりｄ＝0.6μ
ｍとなっていたものを、目合せ誤差よりd2＝0.2μｍと
できる。このように、本第二実施例でも従来例に比べて
セル面積の縮小化を図ることができる。
本第二実施例の最大の特徴は、開孔部111および112で
あり、下層となるシリコン薄膜113および114は、分離絶
縁膜123およびワード線107の上部にあるため、開孔部11
1および112の深さh2は、 h2＜h1＜h3 となり、最も開孔部中への導体層形成が容易である。開
孔部の深さについては、例えば、h3がかりに0.8μｍで
あり、分離絶縁膜23、123および223の半導体基板表面よ
り上の厚さを0.2μｍ、シリコン薄膜３、ゲート103およ
びワード線７の厚さを0.2μｍ、シリコン薄膜113の厚さ
を0.1μｍとすると、 h1≒0.4μｍ h2≒0.3μｍ 程度となる。
あり、下層となるシリコン薄膜113および114は、分離絶
縁膜123およびワード線107の上部にあるため、開孔部11
1および112の深さh2は、 h2＜h1＜h3 となり、最も開孔部中への導体層形成が容易である。開
孔部の深さについては、例えば、h3がかりに0.8μｍで
あり、分離絶縁膜23、123および223の半導体基板表面よ
り上の厚さを0.2μｍ、シリコン薄膜３、ゲート103およ
びワード線７の厚さを0.2μｍ、シリコン薄膜113の厚さ
を0.1μｍとすると、 h1≒0.4μｍ h2≒0.3μｍ 程度となる。
以上説明したように、本発明は、スタティック型RAM
のメモリセル回路のトランスファゲートを薄膜トランジ
スタで構成することにより、接続部分の数を減らす、あ
るいは、絶縁のための距離を減らすことでメモリセルの
面積を縮小し、ビット線接続部の開孔部分への導体層形
成を容易にできる効果がある。さらに、ワード線の配線
長を短くし高速化を図ることができる効果がある。
のメモリセル回路のトランスファゲートを薄膜トランジ
スタで構成することにより、接続部分の数を減らす、あ
るいは、絶縁のための距離を減らすことでメモリセルの
面積を縮小し、ビット線接続部の開孔部分への導体層形
成を容易にできる効果がある。さらに、ワード線の配線
長を短くし高速化を図ることができる効果がある。
第１図（ａ）は本発明の第一実施例を示す平面図。 第１図（ｂ）はそのＡ−Ａ′断面図。 第２図（ａ）は本発明の第二実施例を示す平面図。 第２図（ｂ）はそのＢ−Ｂ′断面図。 第３図はスタティック型RAMのメモリセル回路図。 第４図（ａ）は従来例を示す平面図。 第４図（ｂ）はそのＣ−Ｃ′断面図。 １、101、201……ドレイン（T1）、２、102、202……ソ
ース（T1）、103、203……ゲート（T1）、３、６、11
3、114……シリコン薄膜、４、104、204……ドレイン
（T2）、５、105、205……ソース（T2）、106、206……
ゲート（T2）、７、107、207、Ｗ……ワード線、８、
９、108、109、208、209、215……接続部、10、11、1
2、110、111、112、210、211……開孔部、21、121、221
……半導体基板、22、122、222……ゲート絶縁膜、23、
123、223……分離絶縁膜、24、124……チャンネル部、2
5、125、225……絶縁膜、115、116……コンタクト、212
……ドレイン（T4）、213……ドレイン（T3）、214……
ソース（T3）、Ｂ、……ビット線、N1、N2……節点、
T1〜T4……MOSトランジスタ、VDD……電源、Z1、Z2……
負荷素子。
ース（T1）、103、203……ゲート（T1）、３、６、11
3、114……シリコン薄膜、４、104、204……ドレイン
（T2）、５、105、205……ソース（T2）、106、206……
ゲート（T2）、７、107、207、Ｗ……ワード線、８、
９、108、109、208、209、215……接続部、10、11、1
2、110、111、112、210、211……開孔部、21、121、221
……半導体基板、22、122、222……ゲート絶縁膜、23、
123、223……分離絶縁膜、24、124……チャンネル部、2
5、125、225……絶縁膜、115、116……コンタクト、212
……ドレイン（T4）、213……ドレイン（T3）、214……
ソース（T3）、Ｂ、……ビット線、N1、N2……節点、
T1〜T4……MOSトランジスタ、VDD……電源、Z1、Z2……
負荷素子。
Claims (1)
- 【請求項１】半導体基板上に形成されたセル用の第一お
よび第二のMOSトランジスタならびにトランファゲート
用の第三および第四のMOSトランジスタを含む半導体記
憶装置において、 前記第一および第二のMOSトランジスタは前記半導体基
板の一主面に設けられ、 前記第三および第四のMOSトランジスタは前記半導体基
板の一主面上絶縁膜を介して設けられた半導体薄膜に設
けられ、 前記第三および第四のMOSトランジスタのゲート電極は
前記第一および第二のMOSトランジスタのゲート電極と
同一層に設けられ、この同一層上絶縁膜を介して設けら
れた前記半導体薄膜に前記第三および第四のMOSトラン
ジスタが設けられた ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2052059A JP2961788B2 (ja) | 1990-03-02 | 1990-03-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2052059A JP2961788B2 (ja) | 1990-03-02 | 1990-03-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03254155A JPH03254155A (ja) | 1991-11-13 |
| JP2961788B2 true JP2961788B2 (ja) | 1999-10-12 |
Family
ID=12904243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2052059A Expired - Lifetime JP2961788B2 (ja) | 1990-03-02 | 1990-03-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961788B2 (ja) |
-
1990
- 1990-03-02 JP JP2052059A patent/JP2961788B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03254155A (ja) | 1991-11-13 |
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