JPH03152970A - Ｃｍｏｓ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ 本発明はゲートアレイ方式のＣＭＯＳ集積回路の関する
もので、この集積回路は半導体基体の一表面にｎチャン
ネルＭＯＳトランジスタの第一行及び隣接の平行な第三
行を備え、これら両方の行の上に前記行の方向を横切り
延在する導体トラック形状の共通ゲート電極を有し、ｐ
チャシネ９ＭＯＳトランジスタの第一行及び隣接の平行
な第三行を備え、これら両方の行の上に前記行の方向を
横切り延在する導体トラック形状の共通ゲート電極を有
する。

この様な装置は米国特許第４．７６４．７９８号により
既知である。

〔発明の背景〕

ゲートアレイ方式は、既知のように任意の機能を有する
集積回路を含めて設計から製造までの期間を非常に短期
にする可能性を提供するものである。ソース及びドレイ
ン領域を含めてシリコン基板及び正規パターンに配列さ
れたｎチャンネル及びｐチャシネ９ＭＯＳトランジスタ
のゲート電極に用いられるポリシリコンが形成され用意
される。

顧客に代わり任意の機能が集積化されなければならない
場合、この機能は１以上の配線層内のコンタクトホール
及び配線にこのパターンを完全に描くことが出来る。こ
れは顧客が必要とするものを製造者が製造工程の最終段
階の工程のみ既に用意されたウェーハに行うことを意味
する（すなわらコンタクトホール及び配線層にエツチン
グ工程を施すことである）。

前記電界効果トランジスタの大きさを決定する場合、特
に幅は、一般に妥協点に導かれ決して完全に満足させる
ものではないが、多数の多かれ少：３ なかれ競合する要件を考慮にいれなければならない。前
記幅はドレイン及びソースの電流方向を横切り、表面に
平行な大きさを意味すると理解されるべきであることを
注意しなければならない。読み出し専用メモ’）　　（
ＲＯＭ）の場合に、非常に小さなトランジスタで充分で
あり、これは非常に高い記録密度を有する利点がある。

これと反対に、かなり大きなトランジスタが任意の論理
機能に必要とされる。この様なトランジスタは行に連続
的に配列されたトランジスタが平行に接続されることに
より得ることが出来る。しかしながら、実際にはこの解
決方法は非常に大きな空間を必要とし又しばしば任意の
機能を有する回路を設計する場合の融通性をしばしば大
きく減少させる。

上記米国特許第４．７ｆｉ４．７９８号は、共通ゲート
電極を有するｎチャンネルＭＯＳトランジスタの２つの
隣接する行及び共通ゲート電極を有するｐチャンネル電
界効果型トランジスタの２行を１行の代わりに用いるこ
とを提案している。所望の箇所で、隣接するｎ型領域及
びｎ型領域が各々互いに接合される場合に、トランジス
タは２倍大きな幅を有して得られる。この配置により、
前記融通性のかなりの増大が得られる３、特に、ｎチャ
ンネルトランジスタのチャンネル幅の２倍のチャンネル
幅であるｎチャンネルトランジスタを形成し、特に電子
に対するホールのほぼ２倍低い移動度を補償することが
可能となる１、シかしながら、この場合にチャンネル幅
が２よりも大きな比を有するトランジスタが必要とされ
、しかもこの配置に於いては平行に一行内にトランジス
タを接合する必要がある。

〔発明の概要〕

本発明はとりわけより高い融通性が得られるような配置
を有するゲートアレイ方式の装置を提供するもので、特
にトランジスタのチャンネル幅に対し、空間の大きさが
全くあるいは実質的に増大しないものを提供することで
ある。

本発明は異なるチャンネル幅を有するトランジスタの行
を用いることにより達成することの出来る事実を見い出
したことに基づくものである。

ｊ 冒頭に記載のような種類のゲートアレイ方式の集積回路
は、本発明によればｎチャンネルトランジスタの第一行
及び第二１行の近く及びｎチャンネルトランジスタの第
一行及び第二４行の近くに、各々ｎチャンネルトランジ
スタ及びｐヂャンネルトランジスタの他の（少なくとも
）１行（第３行として示す）を前記第一行及び第二性に
対し平行に延在するように配置し、ｎチャンネルトラン
ジスタの第一行及び第二性のゲート電極は同時にｎチャ
ンネルトランジスタの第三性のゲート電極を構成し、ｎ
チャンネルトランジスタの第一行及び第二性のゲート電
極は同時にｎチャンネルトランジスタの第三性のゲート
電極を構成すると同時に、ｎチャンネルトランジスタ及
びｎチャンネルトランジスタの第三性のトランジスタは
、各々ｎチャンネルトランジスタ及びｎチャンネルトラ
ンジスタの第一行及び第二性のトランジスタの幅の少な
くとも３倍の幅を各々有することを特徴とする３゜例え
ば、前記第三性のトランジスタの幅が前記第一行及び第
二性のトランジスタの幅の３倍である場合、効果的なト
ランジスタの幅を５種の要素で変化することが出来、同
一行内の隣接のトランジスタを用いる必要なしに、前記
３個の行内のトランジスタを平行に接続する簡便な方法
により実現することが出来る。この融通性の増大を表面
領域の拡大なしに充分に達成することができる。前記第
一行及び第二性の２個の狭いトランジスタを平行に接合
することにより、１：２のチャンネル幅比を上記米国特
許に記載されたのと同様な方法で得ることが出来る。

本発明による集積回路の好ましい実施例は、ｆ１チャン
ネルトランジスタの第三性及びｎチャンネルトランジス
タの第二性の電界効果トランジスタの幅が、各々ｎチャ
ンネルトランジスタの第一行及び第二性及びｎチャンネ
ルトランジスタの篤行及び第二性の電界効果型トランジ
スタの幅の約４倍であることを特徴とする。

〔実施例〕

本発明を図面を参照し、実施例について更に詳細に説明
する。第１図は機能を決定する配線が設けられる前のゲ
ートアレイの平面図であり、第２図、第３図及び第４図
は第１図に於いて、線■−■、線ＩＩＩ−ＩＩ及び線ｆ
Ｖ−ＩＶの各々に於けるこの回路の断面図を示し、第５
図は排他的ＮＯＲゲート（ＢＸＣ。

Ｎ０Ｒ）の回路図を示し、第６図は第１図のゲート−γ
レイに於けるゲートの実施例を概略的に示すものである
。

これらの上記図は概略的なものであり、縮尺に従って描
かれたものではないことに注意されたい。

第１図の平面図及び第２図、第３図及び第４図に於ける
断面図において、ゲートアレイ回路の部は、前記トラン
ジスタを前記半導体基体内に形成する工程に於いて示し
、又この装置は更に他の配線により決定される特別な機
能を備えるために用意される。

上記装置が単結晶半導体基体１を備え、この半導体基体
１はどの適切な半導体材料で形成されてよく、例えばこ
の場合に於いてはｐ型溝電型シリコンで構成されている
。前記基体ｌはその表面２にｎチャンネルトランジスタ
の系３及びｎチャンネルトランジスタの系４を備える。

前記系３は第一行５及び第二性６を互いに平行に備え、
これら第一行５及び第二性６の両方の行方向に直角に延
在する共通ゲート電極７を有する１１チヤンネル電界効
果型トランジスタを構成する。同様の方法で前記系４は
共通ゲート電極１０を有するｐチャンネル電界効果トラ
ンジスタの第一・行８及び第一１１９を備える。前記性
５及び６のｎチャンネルトランジスタはチャンネル幅Ｗ
ｎに等しいか又は少なくとも実質的に等しい。前記性８
及び９の前記ｎチャンネルトランジスタもまたチャンネ
ル幅Ｗｐに等しいかあるいは少なくとも実質的に等しい
。

本発明によれば、前記系３及び４は前記性のそばにｎチ
ャンネルトランジスタ及びｎチャンネルトランジスタの
他の第一０行１１及び１２を各々備え、これらの幅は各
々前記Ｗｎ及びＷｐの少なくとも３倍である。前記ゲー
ト電極１１及び１２は、同時に前記ｎチャンネルトラン
ジスタ１１及びｐチャンネル１２のゲート電極を各々構
成する。

第２図の断面図より明らかなように、１行の前（＋ １　（］ 記ｎチャンネルトランジスタは隣接のｎ壁領域Ｉ３の一
組を構成する。前記領域１３の間のｐ型基板の部分はチ
ャンネル領域を構成し、これらのチャンネル領域はゲー
ト絶縁物を構成する薄い絶縁酸化層１４により前記ゲー
ト電極７と分離されている、。

この構成に於いて、ゲート電極７及びこのゲート電極の
右側と左側に位置する前記ｎ型領域１３が１１いに適切
に接合されてトランジスタを形成することが出来る。こ
のトランジスタは絶縁されてもよく、必要または所望で
あれば、隣り合うゲート電極に充分に低い電位が印加さ
れる（ゲート分離）１゜ｎチャンネルトランジスタの行
は、ｎ型領域１５を構成し、このｎ型領域は一般にポケ
ッ）　（ｐｏｃｋｅｔ）またはウェル（ｗｅｌｌ）と称
し、ｐ型基板１に形成される（第３図参照）。前記ｎ型
領域１５において、ｐ型表面領域４６の一組が設けられ
、前記ゲート１０と共に前記チャンネルを構成する前記
ｎ型領域１５の中間部分と共に前記ｎ型領域１３として
同様の方法でトランジスタを構成することが出来る。前
記チャンネルトランジスタ間の絶縁は、隣接のゲト電極
■０に高い正電圧を印加することにより得ることが出来
る。

前記ｎチャンネルトランジスタ及びｎチャンネルトラン
ジスタのチャンネル幅は第４図に概略的に示されており
、この第４図において前記集積回路の断面図はゲート電
極７及びゲート電極１０に沿う一直線上を示す。第４図
の左側半分はｎチャンネルトランジスタの系の断面図を
示す。中央部で、比較的大きなチャンネル幅を有する電
界効果トランジスタを構成する前記第３行１１を配置す
る。前記ｎチャンネルトランジスタの第３行１１のどち
らの側にも、前記第１行５及び第二性６が比較的小さな
チャンネル幅を有するトランジスタを構成して配置され
る。同様の方法で、第４図の右側半分の中央部にｎチャ
ンネルトランジスタの第三性１２のｎチャンネルトラン
ジスタの幅及び第１行８及び第三性９のｐチャンネルの
全てが示されている。

第４図から更に明らかなように、前記性５．６．８．９
．１１及び１２を配置する領域は、比較的厚いフィール
ド酸化物１６により横方向に境界つけられ、１ ２ この厚いフィールド酸化物は部分的に前記基板１に埋没
し、前記ゲート絶縁物１４よりも比較的より厚い厚さを
有する。前記フィールド酸化物１６」、に（第１図参照
）前記ゲート電極７及び１０のコンタクト面（ｃｏｎｔ
ａｃｔ　ｐａｄ）１７を配置し、このコンタクト面で設
けられるべき配線との接合が後の工程で形成することが
できる。

トランジスタの行のためのｎチャンネルトランジスタの
系４では共通ｎ型ポケッ）１５が設けられることに注目
されたい。前記３個の行８．９及び１２も、しかしなが
ら、所望であれば、各々分離ポケット１５に設けてもよ
い。

前記性１１及び１２の幅は前記性５．６及び８．９の各
々の幅よりも少なくとも３倍以」二の幅であり、この結
果、既に述べたように、効果的な幅の広い選択が可能で
ある。一つの実施例において、前記性５．６．８及び９
の幅が約２μｍであったのに対し、前記性１１の幅は約
９μｍで前記性１２の幅は約１２μｍで、この結果とし
て、チャンネル幅においてより大きな比が可能である。

第５図及び第６図を参照し、いわゆる排他的Ｎ０Ｒ回路
（Ｂｘｃｌｕｓｉｖｅ　Ｎ０ＩＩ　ｃｉｒｃｕｉｔ）の
製造について説明する。第５図は−Ｆ記回路の回路図を
示し、この回路図は一例として２個の入力端子を有する
。

入力信号はａ及びｂにより示され、一方反転信号は各々
ａ及びｂにより示される。前記回路は４個のｎチャンネ
ルトランジスタＴｌ、　Ｔ２．　Ｔ３及びＴ４と４個の
ｐチャンネルトランジスタ間５．　Ｔ６．　Ｔ７及びＴ
８で構成される。電源線（例えば５Ｖ）はＶｄｄにより
示され、一方Ｖｓｓは接地線を示す。前記トランジスタ
Ｔｌ、　Ｔ３．　Ｔ５及びＴ７はＶｄｄとＶｓｓとの間
の第一直列枝路を構成し、前記トランジスタＴ２．　Ｔ
４゜Ｔ６及びＴ８は第二直列枝路を構成する。トランジ
スタＴ７及びＴ８のドレイン領域は、相互接続されてい
る。トランジスタ′１′５及びＴ６のドレイン領域は１
１；いに接続され、また出力端子Ｖｏにも接続されてい
る。トランジスタＴ３及びＴ４のドレイン領域も又前記
出力端子ｖＯに接続されている。人力信号ａは、トラン
ジスタＴ１及び′１゛８の前記ゲートに印加され、一方
前記人力信号すはトランジスタＴ２及びＴ６のゲ　　３ −トに印加される。前記反転信号ａ及びｂはトランジス
タＴ４及びＴ５のゲートに印加され、トランジスタＴ３
及びＴ７のゲートにも各々印加される。

前記人力信号ａ及び１）が共に等しい場合、即し両方が
同時に１又は０である場合に、出力信号Ｖ。

は高く　（５ｖ）、他の状態では出力信号は低い（排他
的Ｎ０Ｒ）ことを容易に示す。

２個のインバータは様々な信号ａ及びｂを形成するのに
必要とされる。信号すのインバータは［１チヤンネルト
ランジスタＴ９とｐチャンネルトランジスタＴＩＯを構
成する。トランジスタＴ９及びトランジスタＴＩＯのソ
ース領域は接地線νｓｓ及び電源線Ｖｄｄに各々接続さ
れる。トランジスタＴ９及びトランジスタＴＩＯのドレ
イン領域はトランジスタ］゛３及びトランジスタ′１゛
７のゲート電極に接続される１゜人力信号すはトランジ
スタＴ９及びＴＩＯのゲート電極に印加される。前記出
力信号すはトランジスタＴ９及びＴＩＯのドレイン領域
で取り出され、これがトランジスタＴ３及びトランジス
タ１゛７のゲート電極に印加される。同様の方法で入力
信号ａは、ｎチャンネルトランジスタであるＴｌｌとｎ
チャンネルトランジスタであるＴ１２のインバータＴｌ
ｌ及び１゛１２を用いて反転される。

前記トランジスタＴ９及びＴＩ２の大きさは、前記イン
バータが実質的に付加されないので、大変小さくするこ
とが出来る。これに反してトランジスタＴ１ないし１゛
８はかなり人きく選択される。

第６図は、第５図による回路の可能な実施例を示すもの
で、この実施例は広いトランジスタの１行と、狭いトラ
ンジスタの２行との組合せにより非常に小さくコンパク
トである。第６図におい一〇、前記配線は折れ線により
簡単に示されている。接続部が互いに交差するところで
は、これらは互いに電気的に絶縁された２つの異なる配
線層により形成することが出来る１、ここで説明された
実施例において、ゲート電極が形成される上記のポリシ
リコン層の他２個の配線層で充分である。前記配線層と
領域又はゲート電極との間の接合は点（ドツト）により
示されている。

この図において下側と」二側に２本の線が示され５ ６ ており、これらの２本の線は接地線Ｖｓｓ及び電源線Ｖ
ｄｄとして各々用いられる。

前記接地線Ｖｓｓはｎチャンネルトランジスタの系のゲ
ート７．１及び７，６に接続される。これらのゲートの
もとでは、全く導通チャンネルを形成することが出来ず
、この結果として前記回路と隣接の回路との間の効果的
な電気的絶縁が得られる。

ｎチャンネルトランジスタの系に於ける回路も絶縁する
ために、前記電源線Ｖｄｄはゲート１０．１及び１０．
６に接続される。更に前記ゲート７．２は前記ゲートｌ
０９２に接続され、一方前記ゲート７．３は前記ゲート
１０．３に接続され、更にゲート７．４及び７，５は前
記ゲー）１０．４及び１０．５に各々接続される。前記
人力信号ａ及びｂは、例えば信号線を介して（図示され
ず）前記ゲート７、３／１０．３及び７．４／［１，４
に各々印加される。前記接地電位Ｖｓｓはｎチャンネル
トランジスタの狭い行のｎ型領域２０及び２１と、ｎチ
ャンネルトランジスタの広いン〕のｎ型領域２２に印加
される。前記電源電位Ｖｄｄはｎチャンネルトランジス
タの狭い行のｎ型領域２３．２４とｎチャンネルトラン
ジスタの広い中心の行のｎ型領域２５に印加される前記
ｎ型チャンネルトランジスタ゛ｒ１１は、前記ゲート７
．３により構成され、狭いＩＩｎ型領域２０ソース領域
を構成し、前記狭いｎ型領域２６はドレイン領域を構成
する。前記狭いｎ型領域２６は、ゲート７．５及び１０
，５を介して前記行９内のｎ型領域２７に接続される。

この領域はｐチャンネルトランジスタ’ｌ’　１２のド
レインを構成し、このゲートは電極１０．３で構成され
、又このソースはｎ型領域２３で構成される。前記ｎチ
ャンネルトランジスタＴ９は前記狭い行６に位置し、前
記ゲート７．４及び前記ソースと前記ドレインとを各々
構成するｎ型領域２１及び２８を構成する。前記反転信
号すを供給するｎ型ドレイン領域２８は、ゲート電極７
，２及び１０，２に接続され、又前記狭い行８のｎ型領
域２９に接続される。前記ｐ型頭域２９はｐチャンネル
トランジスタ゛ｒ１０のドレイン領域であり、このゲー
トは前記ゲー）Ｈｌ、４で構成され、又ソースは前記ｐ
型頭域２４で構成される。

前記ｎチャンネルトランジスタ′ｒ１ないしＴ４のた７ ８ めに前記広い行１１内のｎ型領域が用いられ、−１／Ｊ
ｐチヤンネルトランジスタＴ５ないしＴ８のために広い
行１２内のｎ型領域が用いられる。このように、ｎチャ
ンネルトランジスタＴｌはソースとしての［１型領域２
２、ドレインとしてのｎ型領域３０及び前記信号ａが印
加されるゲート電極７．：）を構成する。。

前記ｎ型領域３０は同時に前記信号すのゲート７．２を
有する前記ｎチャンネルトランジスタＴ３のソス及びド
レインとしての前記ｒｌ型領域３１を構成−４る。前記
ｎチャンネルトランジスタＴ２は前記ソース領域２２、
ゲート７．４及びドレイン領域３２を構成する。後者ド
レイン領域３２は同時に前記ｎチャンネルトランジスタ
のソース及び前記ゲート７．５を構成するゲート電極及
び０型領域３３により構成されるドレイン領域を構成す
る。前記ドレイン領域３１及び３３は前記出力信号を取
り出すための出力端子Ｖｏに接続されてもよいが、接合
３４を用いて相！１−接続されている。

前記ｎチャンネルトランジスタＴ７は、ソースとして（
広い）ｎ型領域２５、ゲート電極１ｔ１，２及びドレイ
ン領域としてｎ型領域３５を構成する。前記［）チャン
ネルトランジスタ゛「８も又ソースとして領域２５を、
ゲート電極１０．３及びｎ型領域３６をドレイン領域と
して構成する。平行に接続されるトランジスタＴ７及び
Ｔ８のドレイン領域３５及び３６は互いに接続されて、
ｎ型領域：３７に接続され、前記ｎチャンネルトランジ
スタＴ５のソース領域を構成する。）・ランジスタＴ５
のゲート電極（信号ａ）はゲー）１．（Ｌ５により構成
され及び前記ドレイン領域はｎ型領域３８で構成される
。この領域は同時にｐチャンネルトランジスタ］゛６の
ドレイン領域を構成し、ゲト電極１０，４を有し、ソー
ス領域を前記ｎ型領域：（６により構成する。前記領域
３８は接合線３４に接続され、ここから出力信号ｖＯを
取り出すことができる。

２個の大変狭いトランジスタの行及び１個の大変広い行
のｐチャンネル領域とｎチャンネル領域の両方の組合せ
により、大変コンパクトな構造を得ることができ、必要
とされる空間の大きさは１：。

とじてＴＩないし′Ｉ゛８の広いトランジスタにより決
定される。入力信号ａ及びｂを実質的に反転させる９ ０ ために必要とされる４個のトランジスタＴ９ないしＴ１
２は付加空間を必要としない。

前記狭い行５７６及び８／９の少なくとも一方をＩ（゛
。

いに並べて配置するこ杏が可能であるけれども、ここで
述べた形状によれば前記狭い行は広い行の両側に配置さ
れ、回路設計において高い融通性による付加的な利点を
提供するものである。

本発明は上記の実施例に限定されるものではなく、本発
明の範囲内において当業者であれば可能な様々な多数の
変形例も可能である。例えば前記ｎチャンネル領域及び
ｐチャンネル領域の両方に上記行が３以上配列され、こ
の場合狭い行の幅を有してもよい。前記排他的ＮＯＲ回
路の代わりに、ここで述べたような前記ゲートアレイ内
にも他の論理ゲート及びメモリ回路の少なくとも１つが
記載されてもよい。

【図面の簡単な説明】

第１図は機能を決定する配線が設けられる前のゲートア
レイの平面図であり、第２図、第３図及び第４図は第１
図に於イテ、線ｎ−１１、線ｆｉｌ　−ＩＩ＋及び線ｒ
ｖ　Ｔｒｖの各々に於けるこの回路の断面図を示シ、第
５　図ハ排他的ＮＯＲケ−）　（Ｅ！Ｘ［：、Ｎ０Ｒ）
の回路図を示し、第６図は第１図のゲートアレイに於け
るゲートの実施例を概略的に示すものである１１■・・
・単結晶半導体基体、 ２・・単結晶半導体基体の表面、 ３・・・ｎチャンネルトランジスタの系、４・・・ｎチ
ャンネルトランジスタの系、５・・・ｎチャンイ、ルの
第一行、 ６・・・ｎチャンネルの第三行、 ７・・・共通ｎチャンネルゲート電極、８・・・ｐチャ
ンネルの第一行、 ９・・・ｐチャンネルの第三行、 １０・・・共通ｐチャンネルゲート電極、１１・・・ｎ
チャンネルの第１行、 １２・・・ｐチャンネルの第三行、 １３．１５・・・ｎ型領域、 １４・・・薄い絶縁酸化層、 １ ２ １５・・・ポケット、 １６・・・フィールド酸化物、 １７・・・コンタクト面、 ２０．２ｋ　２２．２３、洞、２（ｊ１ｎ型領域、 ２５．２７．２９．３５、：３６．３７．３４・・・接
合線、 ４６・・・ｐ型表面領域。 ２８． ３０、 ：３１． ３２． ３８・・・ｐ型頭域、

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一表面にｎチャンネルＭＯＳトランジ
   スタの第一行及び隣接の平行な第二行を備え、これら両
   方の行の上に前記行の方向を横切り延在する導体トラッ
   ク形状の共通ゲート電極を有し、ｐチャンネルＭＯＳト
   ランジスタの第一行及び隣接の平行な第二行を備え、こ
   れら両方の行の上に前記行の方向を横切り延在する導体
   トラック形状の共通ゲート電極を有するゲートアレイ方
   式ＣＭＯＳ集積回路において、ｎチャンネルトランジス
   タの第一行及び第二行の近く及びｐチャンネルトランジ
   スタの第一行及び第二行の近くに、各々ｎチャンネルト
   ランジスタ及びｐチャンネルトランジスタの他の（少な
   くとも）１行（第３行として示す）を前記第一行及び第
   二行に対し平行に延在するように配置し、ｎチャンネル
   トランジスタの第一行及び第二行のゲート電極は同時に
   ｎチャンネルトランジスタの第三行のゲート電極を構成
   し、ｐチャンネルトランジスタの第一行及び第二行のゲ
   ート電極は同時にｐチャンネルトランジスタの第三行の
   ゲート電極を構成すると同時に、ｎチャンネルトランジ
   スタ及びｐチャンネルトランジスタの第三行のトランジ
   スタは、各々ｎチャンネルトランジスタ及びｐチャンネ
   ルトランジスタの第一行及び第二行のトランジスタの幅
   の少なくとも３倍の幅を各々有することを特徴とするゲ
   ートアレイ方式ＣＭＯＳ集積回路。 ２、特許請求の範囲第１項に記載のゲートアレイ方式Ｃ
   ＭＯＳ集積回路におて、ｎチャンネルトランジスタの第
   三行及びｐチャンネルトランジスタの第三行の電界効果
   トランジスタの幅が、各々ｎチャンネルトランジスタの
   第一行及び第二行及びｐチャンネルトランジスタの第一
   行及び第二行の電界効果型トランジスタの幅の少なくと
   も約４倍であることを特徴とするゲートアレイ方式ＣＭ
   ＯＳ集積回路。 ３、特許請求の範囲第１項又は第２項に記載のゲートア
   レイ方式ＣＭＯＳ集積回路におて、ｎチャンネルトラン
   ジスタの第三行及びｐチャンネルトランジスタの第三行
   は、各々ｎチャンネルトランジスタの第一行と第二行と
   の間及びｐチャンネルトランジスタの第一行と第二行と
   の間に配置することを特徴とするゲートアレイ方式ＣＭ
   ＯＳ集積回路。