JPH04256357A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04256357A JPH04256357A JP3017257A JP1725791A JPH04256357A JP H04256357 A JPH04256357 A JP H04256357A JP 3017257 A JP3017257 A JP 3017257A JP 1725791 A JP1725791 A JP 1725791A JP H04256357 A JPH04256357 A JP H04256357A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- type semiconductor
- drain
- conductive film
- nmos transistor
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000000605 extraction Methods 0.000 claims abstract description 9
- 230000010354 integration Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 12
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- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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- 229910052710 silicon Inorganic materials 0.000 description 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＣＭＯＳ回路を含む半導体集積回路装置に関す
る。
し、特にＣＭＯＳ回路を含む半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来この種の半導体集積回路装置は、図
４に示すようにＰ型半導体基板１１１上に形成したＮウ
ェル１２４内にＰ型拡散層１１５で構成されるソース・
ドレイン領域、及びポリシリコンから成るゲート電極１
１４でｐＭＯＳトランジスタが構成され、またＮウェル
１２４の外部にＮ型拡散層１２０で構成されるソース・
ドレイン領域及びポリシリコンから成るゲート電極１１
４でｎＭＯＳトランジスタが構成され、上述したＰ型拡
散層１１５のドレイン及びＮ型拡散層１２０のドレイン
領域を信号線用導電膜１２を介して電気的に接続するこ
とにより構成されたＣＭＯＳ構造のインバータを含んで
いる。
４に示すようにＰ型半導体基板１１１上に形成したＮウ
ェル１２４内にＰ型拡散層１１５で構成されるソース・
ドレイン領域、及びポリシリコンから成るゲート電極１
１４でｐＭＯＳトランジスタが構成され、またＮウェル
１２４の外部にＮ型拡散層１２０で構成されるソース・
ドレイン領域及びポリシリコンから成るゲート電極１１
４でｎＭＯＳトランジスタが構成され、上述したＰ型拡
散層１１５のドレイン及びＮ型拡散層１２０のドレイン
領域を信号線用導電膜１２を介して電気的に接続するこ
とにより構成されたＣＭＯＳ構造のインバータを含んで
いる。
【０００３】なお、１１４はゲート電極、１１２，１２
１は電源線用導電膜、１２２は信号線用導電膜、１２３
は絶縁膜である。
１は電源線用導電膜、１２２は信号線用導電膜、１２３
は絶縁膜である。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置に対しては、最近、基板の小型化が要求さ
れるようになり、信号線及び電源線の領域の削減が必要
となってきた。
集積回路装置に対しては、最近、基板の小型化が要求さ
れるようになり、信号線及び電源線の領域の削減が必要
となってきた。
【０００５】しかし、これまでの半導体集積回路装置は
信号線配線領域および電源線配線領域がシリコン基板の
同一面に配置されるため半導体基板の占有面積が大きく
なるという欠点があり基板の小型化は困難であった。
信号線配線領域および電源線配線領域がシリコン基板の
同一面に配置されるため半導体基板の占有面積が大きく
なるという欠点があり基板の小型化は困難であった。
【０００６】本発明の目的は上述の状況に鑑み、信号線
用導電膜及び電源線用導電膜の配線性を向上させ、より
集積度の高い半導体集積回路装置を提供することである
。
用導電膜及び電源線用導電膜の配線性を向上させ、より
集積度の高い半導体集積回路装置を提供することである
。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、Ｐ型半導体基板の表面側にｎＭＯＳトランジス
タを設け、前記ｎＭＯＳトランジスタのドレイン領域に
接続されているドレイン引出電極を裏面に設け、Ｎ型半
導体基板の表面側にｐＭＯＳトランジスタを設け、前記
ｐＭＯＳトランジスタのドレイン領域に接続されている
ドレイン引出電極を裏面に設け、前記Ｐ型半導体基板と
Ｎ型半導体基板の裏面同士をそれぞれのドレイン引出電
極を接触させて接合したというものである。
装置は、Ｐ型半導体基板の表面側にｎＭＯＳトランジス
タを設け、前記ｎＭＯＳトランジスタのドレイン領域に
接続されているドレイン引出電極を裏面に設け、Ｎ型半
導体基板の表面側にｐＭＯＳトランジスタを設け、前記
ｐＭＯＳトランジスタのドレイン領域に接続されている
ドレイン引出電極を裏面に設け、前記Ｐ型半導体基板と
Ｎ型半導体基板の裏面同士をそれぞれのドレイン引出電
極を接触させて接合したというものである。
【０００８】
【実施例】次に、図面を参照して本発明を詳細に説明す
る。
る。
【０００９】図１は本発明の一実施例を示すＣＭＯＳイ
ンバータを含む半導体集積回路装置の部分平面図、図２
及び図３はそれぞれ図１のＡ−Ａ線模式的断面図及びＢ
−Ｂ線模式的断面図である。
ンバータを含む半導体集積回路装置の部分平面図、図２
及び図３はそれぞれ図１のＡ−Ａ線模式的断面図及びＢ
−Ｂ線模式的断面図である。
【００１０】本実施例の半導体集積回路装置はＮ型半導
体基板１０上にＰ型拡散層１５及びゲート電極１４ｐを
形成してｐＭＯＳトランジスタを構成する。ここでＰ型
拡散層１５はＮ型半導体基板１０の裏面まで達するよう
に構成され、上述したＮ型半導体基板１０の裏面にはド
レイン側のＰ型拡散層１５に接続されたドレイン引出電
極１８ｎ及びｐＭＯＳトランジスタを形成しない領域に
基板電位を供給するための電源線用導電膜１６を設けて
いる。また上述したＮ型半導体基板と同様にＰ型半導体
基板１１においても半導体基板上にＮ型拡散層２０及び
ゲート電極１４ｎを形成してｎＭＯＳトランジスタを構
成する。ここでＮ型拡散層２０はＰ型半導体基板１１の
裏面まで達するように構成され、上述したＰ型半導体基
板１１の裏面にはドレイン側のＮ型拡散層２０に接続さ
れたドレイン引出電極１８ｐ及びｎＭＯＳトランジスタ
を形成しない領域に基板電位を供給するための電源線用
導電膜１７を設けている。
体基板１０上にＰ型拡散層１５及びゲート電極１４ｐを
形成してｐＭＯＳトランジスタを構成する。ここでＰ型
拡散層１５はＮ型半導体基板１０の裏面まで達するよう
に構成され、上述したＮ型半導体基板１０の裏面にはド
レイン側のＰ型拡散層１５に接続されたドレイン引出電
極１８ｎ及びｐＭＯＳトランジスタを形成しない領域に
基板電位を供給するための電源線用導電膜１６を設けて
いる。また上述したＮ型半導体基板と同様にＰ型半導体
基板１１においても半導体基板上にＮ型拡散層２０及び
ゲート電極１４ｎを形成してｎＭＯＳトランジスタを構
成する。ここでＮ型拡散層２０はＰ型半導体基板１１の
裏面まで達するように構成され、上述したＰ型半導体基
板１１の裏面にはドレイン側のＮ型拡散層２０に接続さ
れたドレイン引出電極１８ｐ及びｎＭＯＳトランジスタ
を形成しない領域に基板電位を供給するための電源線用
導電膜１７を設けている。
【００１１】次に前述したＮ型半導体基板１０の裏面と
Ｐ型半導体基板１１の裏面をハンダ・バンプによりハン
ダ接合する。つまり、Ｎ型半導体基板１０またはＰ型半
導体基板１１の裏面に形成されたドレイン引出電極１８
ｎ，１８ｐおよびゲート電極１４ｎ，１４ｐを接続する
信号線用導電膜１９ｎ，１９ｐにハンダ・バンプを形成
し、Ｎ型半導体基板１０とＰ型半導体基板１１を重ね合
わせて接続させることでＣＭＯＳトランジスタを構成す
る。ここで、Ｎ型半導体基板１０上に形成されたゲート
電極１４ｐとＰ型半導体基板１１上に形成されたゲート
電極１４ｍを接続するための信号線用導電膜１９ｐ，１
９ｎはそれぞれＮ型半導体基板１０及びＰ型半導体基板
１１と酸化シリコンなどの絶縁膜２３で絶縁分離されて
いる。
Ｐ型半導体基板１１の裏面をハンダ・バンプによりハン
ダ接合する。つまり、Ｎ型半導体基板１０またはＰ型半
導体基板１１の裏面に形成されたドレイン引出電極１８
ｎ，１８ｐおよびゲート電極１４ｎ，１４ｐを接続する
信号線用導電膜１９ｎ，１９ｐにハンダ・バンプを形成
し、Ｎ型半導体基板１０とＰ型半導体基板１１を重ね合
わせて接続させることでＣＭＯＳトランジスタを構成す
る。ここで、Ｎ型半導体基板１０上に形成されたゲート
電極１４ｐとＰ型半導体基板１１上に形成されたゲート
電極１４ｍを接続するための信号線用導電膜１９ｐ，１
９ｎはそれぞれＮ型半導体基板１０及びＰ型半導体基板
１１と酸化シリコンなどの絶縁膜２３で絶縁分離されて
いる。
【００１２】このように半導体基板の裏面に電源線用導
電膜１６，１７及び信号線用導電膜（ドレイン引出電極
１８ｎ，１８ｐ）を配置することにより半導体基板表面
の電源線用導電膜及び信号線用導電膜が減少し、半導体
基板表面の配線効率を向上することができる。このよう
にＮ型半導体基板とＰ型半導体基板を重ね合せ、Ｎ型半
導体基板に形成されたｐＭＯＳトランジスタのドレイン
とＰ型半導体基板に形成されたｎＭＯＳトランジスタの
ドレインを電気的に接続することにより、Ｎウェルを形
成することなく両基板表面の信号線配線領域および電源
配線領域を減少させて半導体集積回路装置の高集積化を
容易に達成することができる。
電膜１６，１７及び信号線用導電膜（ドレイン引出電極
１８ｎ，１８ｐ）を配置することにより半導体基板表面
の電源線用導電膜及び信号線用導電膜が減少し、半導体
基板表面の配線効率を向上することができる。このよう
にＮ型半導体基板とＰ型半導体基板を重ね合せ、Ｎ型半
導体基板に形成されたｐＭＯＳトランジスタのドレイン
とＰ型半導体基板に形成されたｎＭＯＳトランジスタの
ドレインを電気的に接続することにより、Ｎウェルを形
成することなく両基板表面の信号線配線領域および電源
配線領域を減少させて半導体集積回路装置の高集積化を
容易に達成することができる。
【００１３】なお、１２，２１は電源線用導電膜、１３
，２２は信号線用導電膜である。
，２２は信号線用導電膜である。
【００１４】
【発明の効果】以上詳細に説明したように本発明によれ
ばｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを
別々の半導体基板上に形成し、これらの半導体基板を重
ね合わせｐＭＯＳトランジスタのドレインとｎＭＯＳト
ランジスタのドレインを電気的に接続しＣＭＯＳ構造を
形成する事により、ｐＭＯＳトランジスタとｎＭＯＳト
ランジスタの分離領域が必要なくなり、それぞれの半導
体基板上に形成できるトランジスタの数は増加する。ま
た、トランジスタが形成された面の裏面を信号線配線領
域および電源線配線領域として利用できるため半導体集
積回路装置の高集積化をきわめて容易に達成することが
できる。
ばｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを
別々の半導体基板上に形成し、これらの半導体基板を重
ね合わせｐＭＯＳトランジスタのドレインとｎＭＯＳト
ランジスタのドレインを電気的に接続しＣＭＯＳ構造を
形成する事により、ｐＭＯＳトランジスタとｎＭＯＳト
ランジスタの分離領域が必要なくなり、それぞれの半導
体基板上に形成できるトランジスタの数は増加する。ま
た、トランジスタが形成された面の裏面を信号線配線領
域および電源線配線領域として利用できるため半導体集
積回路装置の高集積化をきわめて容易に達成することが
できる。
【図１】本発明の一実施例を示す平面図である。
【図２】図１のＡ−Ａ線模式的断面図である。
【図３】図１のＢ−Ｂ線模式的断面図である。
【図４】従来例を示す平面図（図（ａ））および模式的
断面図（図（ｂ））である。
断面図（図（ｂ））である。
１０ Ｎ型半導体基板
１１，１１１ Ｐ型半導体基板
１２ 電源線用導電膜
１３ 信号線用導電膜
１４ｎ，１４ｐ，１１４ ゲート電極１５
Ｐ型拡散層 １６ 電源配線用導電膜 １７ 電源配線用導電膜 １８ｎ，１８ｐ ドレイン引出電極１９ｎ，１９
ｐ 信号線用導電膜２０，１２０ Ｎ型拡
散層 ２１，１２１ 電源線用導電膜 ２２，１２２ 信号線用導電膜 ２３，１２３ 絶縁膜
Ｐ型拡散層 １６ 電源配線用導電膜 １７ 電源配線用導電膜 １８ｎ，１８ｐ ドレイン引出電極１９ｎ，１９
ｐ 信号線用導電膜２０，１２０ Ｎ型拡
散層 ２１，１２１ 電源線用導電膜 ２２，１２２ 信号線用導電膜 ２３，１２３ 絶縁膜
Claims (1)
- 【請求項１】 Ｐ型半導体基板の表面側にｎＭＯＳト
ランジスタを設け、前記ｎＭＯＳトランジスタのドレイ
ン領域に接続されているドレイン引出電極を裏面に設け
、Ｎ型半導体基板の表面側にｐＭＯＳトランジスタを設
け、前記ｐＭＯＳトランジスタのドレイン領域に接続さ
れているドレイン引出電極を裏面に設け、前記Ｐ型半導
体基板とＮ型半導体基板の裏面同士をそれぞれのドレイ
ン引出電極を接触させて接合したことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017257A JPH04256357A (ja) | 1991-02-08 | 1991-02-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017257A JPH04256357A (ja) | 1991-02-08 | 1991-02-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256357A true JPH04256357A (ja) | 1992-09-11 |
Family
ID=11938912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017257A Pending JPH04256357A (ja) | 1991-02-08 | 1991-02-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295961A (ja) * | 2008-05-08 | 2009-12-17 | Denso Corp | 半導体装置およびその製造方法 |
| JP2020120046A (ja) * | 2019-01-25 | 2020-08-06 | 日本放送協会 | 積層型半導体装置およびその製造方法 |
| WO2024063886A1 (en) * | 2022-09-23 | 2024-03-28 | Apple Inc. | Stacked fet standard cell architecture |
-
1991
- 1991-02-08 JP JP3017257A patent/JPH04256357A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295961A (ja) * | 2008-05-08 | 2009-12-17 | Denso Corp | 半導体装置およびその製造方法 |
| JP4600576B2 (ja) * | 2008-05-08 | 2010-12-15 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US8018008B2 (en) | 2008-05-08 | 2011-09-13 | Denso Corporation | Semiconductor device including a plurality of chips and method of manufacturing semiconductor device |
| JP2020120046A (ja) * | 2019-01-25 | 2020-08-06 | 日本放送協会 | 積層型半導体装置およびその製造方法 |
| WO2024063886A1 (en) * | 2022-09-23 | 2024-03-28 | Apple Inc. | Stacked fet standard cell architecture |
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