JPH03218022A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03218022A JPH03218022A JP1420890A JP1420890A JPH03218022A JP H03218022 A JPH03218022 A JP H03218022A JP 1420890 A JP1420890 A JP 1420890A JP 1420890 A JP1420890 A JP 1420890A JP H03218022 A JPH03218022 A JP H03218022A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は層間短絡による不良発生を防止した半導体集積
回路に関する。
回路に関する。
（口）従来の技術
半導体集積回路において、高速化が容易であること、自
動設計に適する等の理由から、ＰｏｌｙＳｉ（ゲートｙ
極） −１！−ＡＩ２の多層配線構造が提供されている
。配線幅は、高集積化、高密度化の要求から細くなる一
方であるが、出力バッファトランジスタへの寛源供給等
、チップ内には犬電流容量用に一般の信号ラインよりは
線幅が太い配線が必ず存在することになる。前記バッフ
ァトランジスタは、入出力パッドの関係からチップの周
縁部に配置されることが多く、そして信号の種類によっ
てＮｃｈバッファ、Ｐｃｈバッファを使い分けたり、Ｃ
ＭＯＳを構成する等の要求から、相反する電源電位、つ
まりＶ ＤＤとＶｓｓ用のラインが近接配置されること
がしばしばである。
動設計に適する等の理由から、ＰｏｌｙＳｉ（ゲートｙ
極） −１！−ＡＩ２の多層配線構造が提供されている
。配線幅は、高集積化、高密度化の要求から細くなる一
方であるが、出力バッファトランジスタへの寛源供給等
、チップ内には犬電流容量用に一般の信号ラインよりは
線幅が太い配線が必ず存在することになる。前記バッフ
ァトランジスタは、入出力パッドの関係からチップの周
縁部に配置されることが多く、そして信号の種類によっ
てＮｃｈバッファ、Ｐｃｈバッファを使い分けたり、Ｃ
ＭＯＳを構成する等の要求から、相反する電源電位、つ
まりＶ ＤＤとＶｓｓ用のラインが近接配置されること
がしばしばである。
斯上したパターンの一例を第２図に示す。半導体チップ
（１）の周縁部に個々に出力バッド（２）に接続された
Ｎｃｈバッファトランジスタ（３）とＰｃｈバッファト
ランジスタ（４）が並設され、Ｎｃｈバッファトランジ
スタ（３）には１層目Ａ！から成る第１の配線（５）が
電源電位ｖＳ，を、Ｐｃｈバッフ７トランジスタ（４）
には２層目Ａ２から成る第２の配線（６）が電源電位■
ＤＤを夫々印加している。
（１）の周縁部に個々に出力バッド（２）に接続された
Ｎｃｈバッファトランジスタ（３）とＰｃｈバッファト
ランジスタ（４）が並設され、Ｎｃｈバッファトランジ
スタ（３）には１層目Ａ！から成る第１の配線（５）が
電源電位ｖＳ，を、Ｐｃｈバッフ７トランジスタ（４）
には２層目Ａ２から成る第２の配線（６）が電源電位■
ＤＤを夫々印加している。
そして、これらの配線は幅広に形成される為大きな占有
面積を要し、チップサイズの増大につながるので、第１
の配線（５）と第２の配線（６〉とを重ねて配置するこ
とでその縮小を図っていた．（ハ）発明が解決しようと
する課題 しかしながら、ＡＮ配線はその線幅が太い程ヒロツクが
発生し易く、さらには幅広の八〇配線が重なり合うこと
によるストレスが層間絶縁膜にクラックを発生させ易い
。その為、ヒロックやクラックによって第１の配線（５
）と第２の配線（６〉が層間短絡し、Ｖ ＤＤとＶ ｓ
ｓのショート不良が多発するという欠点があった。両者
が重ならないように配置すると、チップサイズの増大が
避けられない （二）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、両者が
重ならないようにそこだけ線幅を細くすると共に、多層
配線構造を利用して前記細くした部分と重なるように予
備配線（２０）（２１）を延在させ、前記細くした部分
と予備配線（２０）（２１）とを層間接続することによ
って、Ｖ Ｄ ＤとｖｓＳのショート不良を防止できる
半導体集積回路を提供するものである。
面積を要し、チップサイズの増大につながるので、第１
の配線（５）と第２の配線（６〉とを重ねて配置するこ
とでその縮小を図っていた．（ハ）発明が解決しようと
する課題 しかしながら、ＡＮ配線はその線幅が太い程ヒロツクが
発生し易く、さらには幅広の八〇配線が重なり合うこと
によるストレスが層間絶縁膜にクラックを発生させ易い
。その為、ヒロックやクラックによって第１の配線（５
）と第２の配線（６〉が層間短絡し、Ｖ ＤＤとＶ ｓ
ｓのショート不良が多発するという欠点があった。両者
が重ならないように配置すると、チップサイズの増大が
避けられない （二）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、両者が
重ならないようにそこだけ線幅を細くすると共に、多層
配線構造を利用して前記細くした部分と重なるように予
備配線（２０）（２１）を延在させ、前記細くした部分
と予備配線（２０）（２１）とを層間接続することによ
って、Ｖ Ｄ ＤとｖｓＳのショート不良を防止できる
半導体集積回路を提供するものである。
（ネ〉作用
本発明によれば、各配線を部分的に細くして互いに重な
らない配置としたので、ヒロツク発生やクラック発生を
防止できる。その一方で、各配線の細くした部分と予備
配線（２０＞（２１）とを竃気接続したので、その両者
で各配線の太い部分と同等の電流容量を確保できる。
らない配置としたので、ヒロツク発生やクラック発生を
防止できる。その一方で、各配線の細くした部分と予備
配線（２０＞（２１）とを竃気接続したので、その両者
で各配線の太い部分と同等の電流容量を確保できる。
（へ）実施例
以下に本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図において、（１１）はシリコン半導体基板、（１
２〉は外部入出力ボンディングパッド、（１３）はＮｃ
ｈバップアトランジスタ、（１４）はＰｃｈバッファト
ランジスタである。
２〉は外部入出力ボンディングパッド、（１３）はＮｃ
ｈバップアトランジスタ、（１４）はＰｃｈバッファト
ランジスタである。
Ｎｃｈ及びＰｃｈトランジスタ（１３）及び（１４》は
、シリコン半導体基板上にポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）カラ成るゲート竃極を配置しその両脇にＮ又はＰ型
拡散によるソース・ドレイン領域を設けると共に、チャ
ンネル幅を増大することで負荷に応じた駆動能力を持た
せてある。一般的には、ゲート電極を蛇行させることで
面積の効率利用を図る。
、シリコン半導体基板上にポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）カラ成るゲート竃極を配置しその両脇にＮ又はＰ型
拡散によるソース・ドレイン領域を設けると共に、チャ
ンネル幅を増大することで負荷に応じた駆動能力を持た
せてある。一般的には、ゲート電極を蛇行させることで
面積の効率利用を図る。
これらバッファトランジスタ（１３）（１４）への電源
供給を行う電源ラインは、大電流に対応する為とＴ位降
下を防ぐ為に、機種にもよるが大体１００〜３００μｍ
もの太い線幅に形成される。内部の信号ライン（１５）
は、１．０〜３．０μｍ程度である。
供給を行う電源ラインは、大電流に対応する為とＴ位降
下を防ぐ為に、機種にもよるが大体１００〜３００μｍ
もの太い線幅に形成される。内部の信号ライン（１５）
は、１．０〜３．０μｍ程度である。
各配線の形成は、基板表面を覆う絶縁膜（ Ｓｉｎ．等
）上へのアルミニウム（Ａ１）の蒸着又はスパッタ法に
よる堆積と堆積した材料のホトレジストプロセスによる
バターニングで得られる。多層構造はこの繰り返しによ
って得られ、１層目ＡＮ上への絶縁膜（ ＣＶＤ−Ｓｉ
ｎ．， ＳＯＧ ，ＳｉＮ等）の堆積、スルーホール形
成、ＡＮの堆積とパターニングにより得られる。同図の
例では１層目ＡＮによってＮｃｈバッファトランジスタ
（１３）のソースに電源電位ＶＳＳを供給する第１の配
線（１６）が、２層目ＡＮによってＰｃｈバッファトラ
ンジスタ（１４〉のソースに電源Ｔ位ＶＤＤを供給する
第２の配線（１７）が夫々形成されている。Ｎｃｈバッ
ファトランジスタ（１３）のソース領域と第１の配線（
１６）とはコンタクトホールを介して直に、Ｐｃｈバッ
ファトランジスタ（１４）のソース領域と第２の配線（
１７）とは、ステップカバレージの問題やプロセスフロ
一の問題があるので、１層目ＡＰ層を介してコンタクト
ホールでコンタクトする。各トランジスタのドしインは
個々にボンディングバッド（１２）に接続される。ＣＭ
ＯＳ型の場合は、ラッチアップの問題が避けられないの
で、ＮｃｈはＮｃｈ， ＰｃｈはＰｃｈでまとめて配置
してある。
）上へのアルミニウム（Ａ１）の蒸着又はスパッタ法に
よる堆積と堆積した材料のホトレジストプロセスによる
バターニングで得られる。多層構造はこの繰り返しによ
って得られ、１層目ＡＮ上への絶縁膜（ ＣＶＤ−Ｓｉ
ｎ．， ＳＯＧ ，ＳｉＮ等）の堆積、スルーホール形
成、ＡＮの堆積とパターニングにより得られる。同図の
例では１層目ＡＮによってＮｃｈバッファトランジスタ
（１３）のソースに電源電位ＶＳＳを供給する第１の配
線（１６）が、２層目ＡＮによってＰｃｈバッファトラ
ンジスタ（１４〉のソースに電源Ｔ位ＶＤＤを供給する
第２の配線（１７）が夫々形成されている。Ｎｃｈバッ
ファトランジスタ（１３）のソース領域と第１の配線（
１６）とはコンタクトホールを介して直に、Ｐｃｈバッ
ファトランジスタ（１４）のソース領域と第２の配線（
１７）とは、ステップカバレージの問題やプロセスフロ
一の問題があるので、１層目ＡＰ層を介してコンタクト
ホールでコンタクトする。各トランジスタのドしインは
個々にボンディングバッド（１２）に接続される。ＣＭ
ＯＳ型の場合は、ラッチアップの問題が避けられないの
で、ＮｃｈはＮｃｈ， ＰｃｈはＰｃｈでまとめて配置
してある。
第１の配線（１６）と第２の配線（１７）とは、面積に
余裕がある又はどちらか一方が必要無い等で重ねずに済
む部分では、各出力パッファトランジスタ（１３）（１
４）が要求する電流容量に応じた太い線幅（１８〉で延
在する。一方、両者が近接し互いに前記太い線幅（１８
）で延在する為には重なり合うような部分では、各配線
（１６）（１７）は前記太い線幅（１８）より細く形成
され、細い線幅（１９）で互いに延在することで重畳す
ることを防止する。Ｖ ｓ ｓが印加された第１の配線
（１６）とＶＤＤが印加された第２の配線（１７〉とが
重畳しなければ、ヒロツク等による層間短絡は生じない
。
余裕がある又はどちらか一方が必要無い等で重ねずに済
む部分では、各出力パッファトランジスタ（１３）（１
４）が要求する電流容量に応じた太い線幅（１８〉で延
在する。一方、両者が近接し互いに前記太い線幅（１８
）で延在する為には重なり合うような部分では、各配線
（１６）（１７）は前記太い線幅（１８）より細く形成
され、細い線幅（１９）で互いに延在することで重畳す
ることを防止する。Ｖ ｓ ｓが印加された第１の配線
（１６）とＶＤＤが印加された第２の配線（１７〉とが
重畳しなければ、ヒロツク等による層間短絡は生じない
。
さらに、各配線（１６）（１７）の線幅を細くした結果
低下することが避けられない各配線（１６）（１７）の
電流容量は、各配線（１６）（１７）の上層又は下層に
予備配線（２０）（２１）を形成することで補償する。
低下することが避けられない各配線（１６）（１７）の
電流容量は、各配線（１６）（１７）の上層又は下層に
予備配線（２０）（２１）を形成することで補償する。
第１の配線（１６〉用の予備配線（２０）は２層目Ａｅ
層で形成し、第２の配線（１７）用の予備配線（２１）
は１層目ＡＩ２層で形成する。各予備配線（２０）（２
１）は、前記細い線幅（ｌ９）で延在する部分の略全体
にわたってそれらと重畳し、且つ全体にわたってスルー
ホール（２２）により竃気接続される。スルーホール（
２２〉は全体で細長い形状の１個としても良いし同図に
示すように多数個設けても良い。
層で形成し、第２の配線（１７）用の予備配線（２１）
は１層目ＡＩ２層で形成する。各予備配線（２０）（２
１）は、前記細い線幅（ｌ９）で延在する部分の略全体
にわたってそれらと重畳し、且つ全体にわたってスルー
ホール（２２）により竃気接続される。スルーホール（
２２〉は全体で細長い形状の１個としても良いし同図に
示すように多数個設けても良い。
断る構成によれば、予備配線（２０）（２１）を設けこ
れと竃気接続することにより、前記細い線幅ク梗〉で延
在する部分の電流容量を、前記太い線幅（１８）で延在
する部分の電流容量と略同等にすることができる。従っ
て、細くしたことによる電流容量の低下、電位降下の発
生、さらにはエレクトロマイグレーションの発生をも防
止できる。各配線（１６）（１７）と各予備配線（２０
）（２１）とは、同軍位であるからヒロツク等による層
間短絡が生じても支障は無い。
れと竃気接続することにより、前記細い線幅ク梗〉で延
在する部分の電流容量を、前記太い線幅（１８）で延在
する部分の電流容量と略同等にすることができる。従っ
て、細くしたことによる電流容量の低下、電位降下の発
生、さらにはエレクトロマイグレーションの発生をも防
止できる。各配線（１６）（１７）と各予備配線（２０
）（２１）とは、同軍位であるからヒロツク等による層
間短絡が生じても支障は無い。
（ト）発明の効果
以上説明した通り、本発明によれば予備配線（２０）（
２１）を利用することにより必要な電流容量を確保でき
るので、線幅を細くすることにより第１の配線（１６）
と第２の配線（１７）とが重ならないバタン配置が可爺
となる。重ならなければ、ヒロック等による層間短絡が
生じないので、ＶＳＳとＶＤＤのショート不良を完全に
防止しそれによって多層配線構造の信頼性を向上し製品
の歩留りも向上できるという利点を有する。また、線幅
を細くすることで第１と第２の配線（１６）＜１７）の
重畳を防止するので、チップサイズを増大せずに済む利
点をも有する。
２１）を利用することにより必要な電流容量を確保でき
るので、線幅を細くすることにより第１の配線（１６）
と第２の配線（１７）とが重ならないバタン配置が可爺
となる。重ならなければ、ヒロック等による層間短絡が
生じないので、ＶＳＳとＶＤＤのショート不良を完全に
防止しそれによって多層配線構造の信頼性を向上し製品
の歩留りも向上できるという利点を有する。また、線幅
を細くすることで第１と第２の配線（１６）＜１７）の
重畳を防止するので、チップサイズを増大せずに済む利
点をも有する。
第１図は本発明を説明するための平面図、第２図は従来
例を説明するための平面図である。
例を説明するための平面図である。
Claims (5)
- （１）異る電源電位が印加された配線が多層配線構造を
成して近接して延在する半導体集積回路において、 一方の電源電位か印加された第１の配線は、他方の電源
電位が印加された第２の配線と重ならない部分において
ある太い線幅で延在し、且つ前記第２の配線と重なりそ
うな部分においては、前記第２の配線と重ならないよう
に前記ある太い線幅よりも細い線幅で延在すると共に、 前記第１の配線の上層又は下層に前記第１の配線と重畳
し重畳した部分の略全体にわたって層間接続される予備
配線を設け、 前記細い線幅で延在する第１の配線と前記予備配線との
両方で前記太い線幅で延在する第１の配線の電流容量と
略同等の電流容量を得たことを特徴とする半導体集積回
路。 - （２）前記第１の配線と第２の配線はアルミ又はアルミ
を主体とする導電材料であることを特徴とする請求項第
１項に記載の半導体集積回路。 - （３）前記予備配線と前記第２の配線とは同層の配線層
であることを特徴とする請求項第１項に記載の半導体集
積回路。 - （４）一方の電源電位が印加された第１の配線と、これ
とは異る他方の電源電位が印加された第２の配線とが多
層配線構造を成して近接して延在する半導体集積回路に
おいて、 前記第１と第２の配線は、互いに他方の配線と重ならな
い部分においてある太い線幅で延在し、且つ互いに重な
りそうな部分においては、互いに他方の配線と重ならな
いように前記太い線幅よりも細い線幅で延在すると共に
、 個々の配線の上層又は下層に夫々前記細い線幅で延在す
る部分と重畳し重畳した部分の略全体にわたって前記第
１又は第２の配線と層間接続される予備配線を設け、 前記細い線幅で延在する部分と前記予備配線との両方で
前記太い線幅で延在する部分の電流容量と略同等の電流
容量を得たことを特徴とする半導体集積回路。 - （５）前記予備配線は、層間接続された配線とは反対の
配線層と同層の配線層であることを特徴とする請求項第
５項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014208A JPH0831455B2 (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014208A JPH0831455B2 (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218022A true JPH03218022A (ja) | 1991-09-25 |
| JPH0831455B2 JPH0831455B2 (ja) | 1996-03-27 |
Family
ID=11854688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014208A Expired - Fee Related JPH0831455B2 (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831455B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272601A (ja) * | 2009-05-19 | 2010-12-02 | Ricoh Co Ltd | 配線層レイアウト方法及び半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
-
1990
- 1990-01-23 JP JP2014208A patent/JPH0831455B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272601A (ja) * | 2009-05-19 | 2010-12-02 | Ricoh Co Ltd | 配線層レイアウト方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831455B2 (ja) | 1996-03-27 |
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