JP2010272601A - 配線層レイアウト方法及び半導体装置 - Google Patents

配線層レイアウト方法及び半導体装置 Download PDF

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Abstract

【課題】配線層にスリットを設けたり、下層に位置する配線層にライン幅及びスペース間隔の比率を制限したりすることなく、ＳＯＧ膜を含む層間絶縁膜におけるクラックの発生を防止する。
【解決手段】下地絶縁膜３上に第１配線層５が形成されている。下地絶縁膜３上及び第１配線層５上に第１層間絶縁膜７が形成されている。回転塗布法及びエッチバック処理により第１層間絶縁膜７上に第２層間絶縁膜９が形成されている。第１層間絶縁膜７上及び第２層間絶縁膜９上に第３層間絶縁膜１１が形成されている。第３層間絶縁膜１１上に第２配線層１３が形成されている。第１配線層５のうち幅寸法が１０.０μｍ以上の幅広第１配線層５に対して、第２配線層１３のうち幅寸法が１０.０μｍ以上の幅広第２配線層１３は、上方から見て、幅広第１配線層５と１.０μｍ以上の重なりをもって配置されているか、幅広第１配線層５とは２.０μｍ以上の間隔を設けて配置されている。
【選択図】図１

Description

本発明は、半導体装置の配線層レイアウト方法及び半導体装置に関し、特に、下地絶縁膜上に形成された第１配線層と、下地絶縁膜上及び第１配線層上に形成された第１層間絶縁膜と、回転塗布法及びエッチバック処理により第１層間絶縁膜上に形成された第２層間絶縁膜と、第１層間絶縁膜上及び第２層間絶縁膜上に形成された第３層間絶縁膜と、第３層間絶縁膜上に形成された第２配線層を備えた半導体装置の配線層レイアウト方法及び半導体装置に関するものである。
近年、半導体装置の加工寸法の微細化にともなって、配線層間の絶縁膜を平坦化する要求がある。配線層間の絶縁膜の平坦化の方法として、回転塗布法及びエッチバック処理を用いた方法がある。回転塗布法及びエッチバック処理により形成された膜はＳＯＧ（Spin On Glass）膜と呼ばれている。ＳＯＧ膜は、機械的強度が低いこと、及び、吸湿による信頼性不良が発生することがあることから、ＳＯＧ膜の上に、さらに絶縁膜を形成するのが一般的である。
ＳＯＧ膜は、プラズマＣＶＤ（Chemical Vapor Deposition）法などの他の絶縁膜成膜方法によって形成された絶縁膜と比較すると、機械的強度が低く、半導体装置の製造工程中や半導体装置の使用時での熱ストレスによってクラックが発生しやすいという問題がある。製造工程中で発生したクラックは、半導体装置の信頼性に大きく影響することがわかっている。
図４及び図５は、ＳＯＧ膜を含む層間絶縁膜における不具合を説明するための図である。図４は半導体装置の断面の電子顕微鏡写真を示す。図５（Ａ）は図４の模式図である。図５（Ｂ）は第１配線層及び第２配線層のレイアウトを示す平面図である。
図４に示すように、第１配線層５の面積及び第２配線層１３の面積が大きい場合、配線層材料と層間絶縁膜材料との間の熱膨張係数の違いから、その後の熱処理の工程において、図中に白抜き矢印で示すような応力が発生し、熱ストレスによって第２配線層１３下の層間絶縁膜にクラック１７が発生してしまう。
このような不具合を防止するために、面積の大きな配線層に対してスリットを設ける方法（例えば特許文献１）や、下層に位置する配線層に対してライン幅及びスペース間隔の比率を制限する方法（例えば特許文献２）などがある。
しかし、面積の大きな配線層は、電流を多く流すことを目的に配置されており、スリットを設けることで、電流の流れる配線層の断面積が減ることになり、ひいては流せる電流の量が減少してしまう。
また、下層に位置する配線層に対してライン幅及びスペース間隔の比率を制限することは、最小加工寸法幅以上の制限がかかることになり、半導体装置の平面サイズが大きくなるという不具合が発生する。
本発明は、配線層にスリットを設けたり、下層に位置する配線層にライン幅及びスペース間隔の比率を制限したりすることなく、ＳＯＧ膜を含む層間絶縁膜におけるクラックの発生を防止できる配線層レイアウト方法及び半導体装置を提供することを目的とする。
本発明にかかる半導体装置の配線層レイアウト方法は、下地絶縁膜上に形成された第１配線層と、下地絶縁膜上及び第１配線層上に形成された第１層間絶縁膜と、回転塗布法及びエッチバック処理により第１層間絶縁膜上に形成された第２層間絶縁膜と、第１層間絶縁膜上及び第２層間絶縁膜上に形成された第３層間絶縁膜と、第３層間絶縁膜上に形成された第２配線層を備えた半導体装置の配線層レイアウト方法である。そして、上記第１配線層のうち幅寸法が１０.０μｍ以上の幅広第１配線層に対して、上記第２配線層のうち幅寸法が１０.０μｍ以上の幅広第２配線層を、上方から見て、上記幅広第１配線層と１.０μｍ以上の重なりをもって配置するか、上記幅広第１配線層とは２.０μｍ以上の間隔を設けて配置する。
本発明にかかる半導体装置は、下地絶縁膜上に形成された第１配線層と、下地絶縁膜上及び第１配線層上に形成された第１層間絶縁膜と、回転塗布法及びエッチバック処理により第１層間絶縁膜上に形成された第２層間絶縁膜と、第１層間絶縁膜上及び第２層間絶縁膜上に形成された第３層間絶縁膜と、第３層間絶縁膜上に形成された第２配線層を備えた半導体装置である。そして、上記第１配線層のうち幅寸法が１０.０μｍ以上の幅広第１配線層に対して、上記第２配線層のうち幅寸法が１０.０μｍ以上の幅広第２配線層は、上方から見て、上記幅広第１配線層と１.０μｍ以上の重なりをもって配置されているか、上記幅広第１配線層とは２.０μｍ以上の間隔を設けて配置されている。
本発明の半導体装置の配線層レイアウト方法において、３層以上の多層配線構造の半導体装置に対して、上下方向で近接する配線層間に上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第３層間絶縁膜が形成されているすべての配線層の組に、上記幅広第１配線層と上記幅広第２配線層の位置関係を適用する例を挙げることができる。
また、本発明の半導体装置において、３層以上の多層配線構造をもち、上下方向で近接する配線層間に上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第３層間絶縁膜が形成されているすべての配線層の組に、上記幅広第１配線層と上記幅広第２配線層の位置関係が適用されている例を挙げることができる。
ただし、本発明の半導体装置の配線層レイアウト方法及び本発明の半導体装置において、上下方向で近接する配線層間に上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第３層間絶縁膜が形成されている配線層の組のうちいずれか１つ又は複数の組のみに上記幅広第１配線層と上記幅広第２配線層の位置関係を適用してもよい。
本発明の半導体装置の配線層レイアウト方法では、下層側の第１配線層のうち幅寸法が１０.０μｍ以上の幅広第１配線層に対して、上層側の第２配線層のうち幅寸法が１０.０μｍ以上の幅広第２配線層を、上方から見て、幅広第１配線層と１.０μｍ以上の重なりをもって配置するか、幅広第１配線層とは２.０μｍ以上の間隔を設けて配置するようにした。
本発明の半導体装置では、下層側の第１配線層のうち幅寸法が１０.０μｍ以上の幅広第１配線層に対して、上層側の第２配線層のうち幅寸法が１０.０μｍ以上の幅広第２配線層は、上方から見て、幅広第１配線層と１.０μｍ以上の重なりをもって配置されているか、幅広第１配線層とは２.０μｍ以上の間隔を設けて配置されているようにした。
これにより、回転塗布法及びエッチバック処理によって幅広第１配線層の近傍であって幅広第２配線層の下に配置された第２層間絶縁膜（ＳＯＧ膜）への熱ストレス（配線層材料と層間絶縁膜材料との間の熱膨張係数の違いに起因する応力）を低減することができ、層間絶縁膜におけるクラックの発生を防止できる。ここで、第１配線層及び第２配線層の幅寸法が１０.０μｍよりも小さい箇所では、第２層間絶縁膜（ＳＯＧ膜）への熱ストレスは小さいので、クラックは発生しない。
本発明の半導体装置の配線層レイアウト方法において、３層以上の多層配線構造の半導体装置に対して、上下方向で近接する配線層間に上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第３層間絶縁膜が形成されているすべての配線層の組に、上記幅広第１配線層と幅広第２配線層の位置関係を適用し、本発明の半導体装置において、３層以上の多層配線構造をもち、上下方向で近接する配線層間に上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第３層間絶縁膜が形成されているすべての配線層の組に、上記幅広第１配線層と幅広第２配線層の位置関係が適用されているようにすれば、いずれの層の層間絶縁膜においてもクラックの発生を防止できる。
半導体装置の一実施例における配線層の配置を説明するための図である。（Ａ）は概略的な断面図、（Ｂ）は配線層のレイアウトを説明するための平面図である。 半導体装置の他の実施例における配線層の配置を説明するための図である。（Ａ）は概略的な断面図、（Ｂ）は配線層のレイアウトを説明するための平面図である。 ＳＯＧ膜を含む配線層形成工程を説明するための工程断面図である。 ＳＯＧ膜を含む層間絶縁膜における不具合を説明するための半導体装置の断面の電子顕微鏡写真である。 （Ａ）は図４の模式図、（Ｂ）は第１配線層及び第２配線層のレイアウトを示す平面図である。
図１は、半導体装置の一実施例における配線層の配置を説明するための図である。（Ａ）は概略的な断面図、（Ｂ）は配線層のレイアウトを説明するための平面図である。
素子が形成された半導体基板１上に配線層の下地絶縁膜となる層間絶縁膜３が形成されている。層間絶縁膜３上に第１配線層５（幅広第１配線層）が形成されている。第１配線層５の幅寸法は例えば１０.０μｍである。
層間絶縁膜３上及び第１配線層５上に第１層間絶縁膜７が形成されている。第１層間絶縁膜７上に、回転塗布法及びエッチバック処理によって形成されたＳＯＧ膜９（第２層間絶縁膜）が形成されている。ＳＯＧ膜９は、第１配線層５に起因して第１層間絶縁膜７に形成された段差部に埋め込まれて形成されている。
第１層間絶縁膜７上及びＳＯＧ膜９上に第３層間絶縁膜１１が形成されている。
第３層間絶縁膜１１上に第２配線層１３（幅広第２配線層）が形成されている。第２配線層１３の幅寸法は例えば１０.０μｍである。
第２配線層１３は、上方から見て、第１配線層５と１.０μｍ以上、例えば２.０μｍの重なりをもって配置されている。
図示しない領域にも第１配線層５と第２配線層１３が形成されているが、幅寸法が１０.０μｍよりも小さい第１配線層５及び第２配線層１３の箇所では、第１配線層５に対する第２配線層１３のレイアウトについて特に制限はされていない。
この実施例では、第１配線層５のうち幅寸法が１０.０μｍ以上の幅広第１配線層５に対して、第２配線層１３のうち幅寸法が１０.０μｍ以上の幅広第２配線層１３は、上方から見て、幅広第１配線層と１.０μｍ以上、ここでは２.０μｍの重なりをもって配置されている。これにより、製造工程中や半導体装置の使用時に図１中に白抜き矢印で示すような応力が発生しても、幅広第２配線層１３の下に配置されたＳＯＧ膜９への熱ストレスを低減することができ、第１層間絶縁膜７、ＳＯＧ膜９及び第３層間絶縁膜１１からなる層間絶縁膜におけるクラックの発生を防止できる。
図２は、半導体装置の他の実施例における配線層の配置を説明するための図である。（Ａ）は概略的な断面図、（Ｂ）は配線層のレイアウトを説明するための平面図である。図１と同じ部分には同じ符号を付す。
この実施例では、幅寸法が１０.０μｍの第１配線層５（幅広第１配線層）に対して、幅寸法が１０.０μｍの第２配線層１３は、上方から見て、第１配線層５とは２.０μｍ以上、例えば３.０μｍの間隔を設けて配置されている。
この実施例でも、図示しない領域にも第１配線層５と第２配線層１３が形成されているが、幅寸法が１０.０μｍよりも小さい第１配線層５及び第２配線層１３の箇所では、第１配線層５に対する第２配線層１３のレイアウトについて特に制限はされていない。
この実施例では、第１配線層５のうち幅寸法が１０.０μｍ以上の幅広第１配線層５に対して、第２配線層１３のうち幅寸法が１０.０μｍ以上の幅広第２配線層１３は、上方から見て、幅広第１配線層とは２.０μｍ以上、ここでは３.０μｍの間隔を設けて配置されている。これにより、製造工程中や半導体装置の使用時に図１中に白抜き矢印で示すような応力が発生しても、幅広第２配線層１３の下に配置されたＳＯＧ膜９への熱ストレスを低減することができ、第１層間絶縁膜７、ＳＯＧ膜９及び第３層間絶縁膜１１からなる層間絶縁膜におけるクラックの発生を防止できる。
図３は、ＳＯＧ膜を含む配線層形成工程を説明するための工程断面図である。図３中のかっこ数字は以下に説明する工程に対応している。
（１）半導体素子が形成された半導体基板１の上に、配線層の下地絶縁膜となる層間絶縁膜３が形成されている。ＰＶＤ（Physical Vapor Deposition）技術により、層間絶縁膜３上に金属膜を成膜する。写真製版技術及びエッチング技術を用いて回路接続に応じた金属膜のパターニングを行なって第１配線層５を形成する。第１配線層５は、例えばＴｉ／Ａｌ／ＴｉＮの積層構造をもつ。第１配線層５の厚みは、例えば６０００〜９０００Å（オングストローム）であり、ここでは８０００Åである。
（２）プラズマＣＶＤ技術により、第１配線層５上に第１層間絶縁膜７を例えば３５００Å〜４５００Åの膜厚で成膜する。第１層間絶縁膜７の材質は例えばシリコン酸化膜である。
（３）第１層間絶縁膜７の表面全面に第２層間絶縁膜としてＳＯＧ膜９を回転塗布法により成膜する。このとき、流動性のあるＳＯＧ膜９は、第１配線層５に起因して第１層間絶縁膜７の表面に形成された段差を埋める。これにより、平坦化を実現できる。
（４）ドライエッチング技術によるエッチバック処理を行なって、第１層間絶縁膜７の表面の段差部分にのみＳＯＧ膜９を残す。次いで、プラズマＣＶＤ技術により、第１層間絶縁膜７上及びＳＯＧ膜９上に第３層間絶縁膜１１を例えば３５００Å〜４５００Åの膜厚で成膜する。これにより、ＳＯＧ膜９の強度不足及び吸湿を防止する。第３層間絶縁膜１１の材質は例えばシリコン酸化膜である。
（５）写真製版技術及びエッチング技術を用いて、第１配線層５上に位置する第１層間絶縁膜７及び第３層間絶縁膜１１の所定の位置に、第１配線層５と第２配線層とを電気的に接続するための接続孔１３を形成する。
（６）ＰＶＤ技術を用いて、第３層間絶縁膜１１上及び接続孔１３内に金属膜を成膜する。写真製版技術及びエッチング技術を用いて回路接続に応じた金属膜のパターニングを行なって第２配線層１３を形成する。ここで、第１配線層５のうち幅寸法が１０.０μｍ以上の幅広第１配線層５に対して、第２配線層１３のうち幅寸法が１０.０μｍ以上の幅広第２配線層１３は、上方から見て、図１に示したように幅広第１配線層５と１.０μｍ以上の重なりをもって配置するか、図２に示したように幅広第１配線層５とは２.０μｍ以上の間隔を設けて配置する。これにより、幅広第２配線層１３の下に配置されたＳＯＧ膜９への熱ストレスを低減することができ、第１層間絶縁膜７、ＳＯＧ膜９及び第３層間絶縁膜１１からなる層間絶縁膜におけるクラックの発生を防止できる
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、同一半導体基板上に、図１に示したように幅広第１配線層５と幅広第２配線層１３を重ねて配置した箇所と、図１に示したように幅広第１配線層５と幅広第２配線層１３とを間隔をもって配置した箇所とを設けてもよい。
また、上記実施例では、２層の配線構造の半導体装置について説明しているが、３層以上の配線構造の半導体装置にも本発明を適用できる。ここで、上下方向で近接する配線層間にＳＯＧ膜が形成されている配線層の組のうちいずれか１つもしくは複数の組のみに又は全部の組に、上記の幅広第１配線層５と幅広第２配線層１３の位置関係を適用できる。
本発明は、２層以上の配線構造を備え、層間絶縁膜にＳＯＧ膜を含んでいる半導体装置に適用できる。
１ 半導体基板
３ 配線層の下地絶縁膜としての層間絶縁膜
５ 第１配線層
７ 第１層間絶縁膜
９ 第２層間絶縁膜（ＳＯＧ膜）
１１ 第３層間絶縁膜
１３ 第２配線層
特開平９−１９９５８７号公報 特開２００３−１０９９５７号公報

Claims (4)

  1. 下地絶縁膜上に形成された第１配線層と、下地絶縁膜上及び第１配線層上に形成された第１層間絶縁膜と、回転塗布法及びエッチバック処理により第１層間絶縁膜上に形成された第２層間絶縁膜と、第１層間絶縁膜上及び第２層間絶縁膜上に形成された第３層間絶縁膜と、第３層間絶縁膜上に形成された第２配線層を備えた半導体装置の配線層レイアウト方法において、
    前記第１配線層のうち幅寸法が１０.０μｍ以上の幅広第１配線層に対して、前記第２配線層のうち幅寸法が１０.０μｍ以上の幅広第２配線層を、上方から見て、前記幅広第１配線層と１.０μｍ以上の重なりをもって配置するか、前記幅広第１配線層とは２.０μｍ以上の間隔を設けて配置することを特徴とする半導体装置の配線層レイアウト方法。
  2. ３層以上の多層配線構造の半導体装置に対して、上下方向で近接する配線層間に前記第１層間絶縁膜、前記第２層間絶縁膜及び前記第３層間絶縁膜が形成されているすべての配線層の組に、前記幅広第１配線層と前記幅広第２配線層の位置関係を適用する請求項１に記載の半導体装置の配線層レイアウト方法。
  3. 下地絶縁膜上に形成された第１配線層と、下地絶縁膜上及び第１配線層上に形成された第１層間絶縁膜と、回転塗布法及びエッチバック処理により第１層間絶縁膜上に形成された第２層間絶縁膜と、第１層間絶縁膜上及び第２層間絶縁膜上に形成された第３層間絶縁膜と、第３層間絶縁膜上に形成された第２配線層を備えた半導体装置において、
    前記第１配線層のうち幅寸法が１０.０μｍ以上の幅広第１配線層に対して、前記第２配線層のうち幅寸法が１０.０μｍ以上の幅広第２配線層は、上方から見て、前記幅広第１配線層と１.０μｍ以上の重なりをもって配置されているか、前記幅広第１配線層とは２.０μｍ以上の間隔を設けて配置されていることを特徴とする半導体装置。
  4. ３層以上の多層配線構造をもち、上下方向で近接する配線層間に前記第１層間絶縁膜、前記第２層間絶縁膜及び前記第３層間絶縁膜が形成されているすべての配線層の組に、前記幅広第１配線層と前記幅広第２配線層の位置関係が適用されている請求項３に記載の半導体装置。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218022A (ja) * 1990-01-23 1991-09-25 Sanyo Electric Co Ltd 半導体集積回路
JPH05299623A (ja) * 1992-04-22 1993-11-12 Nec Corp 半導体装置
JPH09199587A (ja) * 1996-01-12 1997-07-31 Nec Corp 半導体装置
JPH1020335A (ja) * 1996-07-01 1998-01-23 Sharp Corp 液晶表示装置
JPH10223759A (ja) * 1997-01-30 1998-08-21 Samsung Electron Co Ltd 半導体装置の多層配線形成方法
JPH118244A (ja) * 1997-06-17 1999-01-12 Seiko Epson Corp 半導体装置の製造方法
JP2003109957A (ja) * 2001-09-28 2003-04-11 Sharp Corp 半導体装置及びその製造方法
JP2005277437A (ja) * 2005-05-16 2005-10-06 Yamaha Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
JP3611561B2 (ja) * 2002-11-18 2005-01-19 沖電気工業株式会社 半導体装置
TWI331370B (en) * 2004-06-18 2010-10-01 Megica Corp Connection between two circuitry components
TWI291757B (en) * 2005-11-16 2007-12-21 Ind Tech Res Inst Structure to reduce stress for vias and a fabricating method thereof
JP2009081219A (ja) * 2007-09-26 2009-04-16 Ricoh Co Ltd 半導体ウェハ、その半導体ウェハから切り出した半導体チップ及び半導体ウェハの製造方法
JP2009158749A (ja) * 2007-12-27 2009-07-16 Ricoh Co Ltd 化学機械研磨方法及び化学機械研磨装置
KR101501739B1 (ko) * 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
US8080880B2 (en) * 2009-03-20 2011-12-20 Infineon Technologies Ag Semiconductor device with arrangement of parallel conductor lines being insulated, between and orthogonal to external contact pads

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218022A (ja) * 1990-01-23 1991-09-25 Sanyo Electric Co Ltd 半導体集積回路
JPH05299623A (ja) * 1992-04-22 1993-11-12 Nec Corp 半導体装置
JPH09199587A (ja) * 1996-01-12 1997-07-31 Nec Corp 半導体装置
JPH1020335A (ja) * 1996-07-01 1998-01-23 Sharp Corp 液晶表示装置
JPH10223759A (ja) * 1997-01-30 1998-08-21 Samsung Electron Co Ltd 半導体装置の多層配線形成方法
JPH118244A (ja) * 1997-06-17 1999-01-12 Seiko Epson Corp 半導体装置の製造方法
JP2003109957A (ja) * 2001-09-28 2003-04-11 Sharp Corp 半導体装置及びその製造方法
JP2005277437A (ja) * 2005-05-16 2005-10-06 Yamaha Corp 半導体装置の製造方法

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