KR100939273B1 - 양극산화를 이용한 멀티레이어 제조방법 - Google Patents
양극산화를 이용한 멀티레이어 제조방법 Download PDFInfo
- Publication number
- KR100939273B1 KR100939273B1 KR20080029778A KR20080029778A KR100939273B1 KR 100939273 B1 KR100939273 B1 KR 100939273B1 KR 20080029778 A KR20080029778 A KR 20080029778A KR 20080029778 A KR20080029778 A KR 20080029778A KR 100939273 B1 KR100939273 B1 KR 100939273B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- layer
- interlayer insulating
- photoresist pattern
- forming
- Prior art date
Links
Images
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 패키징 또는 디스플레이 분야 등에 이용되는 멀티레이어에 관한 것으로, 보다 상세하게는 보다 간단한 공정 내지 적은 비용으로 멀티레이어를 제조할 수 있는, 양극산화를 이용한 멀티레이어 제조방법에 관한 것이다.
본 발명에 의한 멀티레이어 제조방법은, 기판의 표면에 제1금속층을 형성하는 제1단계; 상기 제1금속층을 부분적으로 양극산화시킴으로써 제1부분산화영역 및 제1금속배선을 가지는 제1회로를 형성하는 제2단계; 상기 제1금속층 및 제1부분산화영역을 전면적으로 양극산화시킴으로써 층간절연층을 형성하는 제3단계; 상기 층간절연층을 부분적으로 에칭함으로써 하나 이상의 관통홀을 형성하는 제4단계; 상기 층간절연층의 표면 및 관통홀 내에 제2금속층을 형성하는 제5단계; 및 상기 제2금속층의 표면을 부분적으로 양극산화시킴으로서 제2부분산화영역 및 제2금속배선을 가지는 제2회로를 형성하는 제6단계를 포함한다.
양극산화, 멀티레이어, 관통홀, 층간절연층
Description
본 발명은 반도체 패키징 또는 디스플레이 분야 등에 이용되는 멀티레이어에 관한 것이며, 보다 상세하게는 보다 간단한 공정 내지 적은 비용으로 멀티레이어를 제조할 수 있는, 양극산화를 이용한 멀티레이어 제조방법에 관한 것이다.
반도체 패키징 또는 COG(칩온글라스)기판 등과 같은 디스플레이 분야는 고성능화 내지 고집적화에 따라 멀티레이어이 필수적으로 사용된다. 이러한 멀티레이어은 다층의 금속배선구조로 이루어지고, 상부 및 하부의 금속배선들 사이에는 층간절연층이 개재된다.
그리고 멀티레이어에서는 단차가 심하게 발생되므로, 하부 금속배선과 상부 금속배선 사이 층간절연층의 상부에는 평탄화를 목적으로 SOG막(또는 폴리이미드층)을 형성한 다음, SOG막과 층간절연층과의 식각선택비를 결정하여서 SOG막의 예정된 두께를 에치백(etch back)함으로써 평탄하게 형성한 다음, (여기서 하부 금속배선의 단차가 낮은 부분에서는 SOG막이 두껍게 형성되고, 하부 금속배선의 단차가 높은 부분에서는 SOG막이 얇게 형성된다.) 평탄화된 SOG막 상부에 예정두께의 층간 절연층을 형성하고, 이어서 상부 금속배선과 하부 금속배선이 접할 부분의 층간절연층을 제거하여 다수의 관통홀을 형성한다. 이때 관통홀의 깊이가 다를 경우 단차가 높은 하부 도전층은 단차가 낮은 하부 도전층이 노출되기까지 층간절연층 식각공정에 노출된 상태로 유지되기 때문에, 단차가 높은 도전층의 표면이 손상을 입게 된다. 또 관통홀이 깊은 하부 도전층에서는 상부 도전층과 접할 때 스텝커버리지가 불량하여 소자의 신뢰성이 저하되는 문제점이 발생한다.
한편, 이러한 종래의 멀티레이어 제조방법에서 층간절연층은 SiO2, DSG(SiOF), TFOS, BPSG 등의 재질로 이루어지고, 이들은 CVD 또는 PVD 등을 통해 증착된다. 그렇기 때문에, 종래의 멀티레이어 제조방법은 층간절연층의 증착 시에 전체 분위기를 진공상태로 만드는 진공프로세스가 필수적으로 요구되는 등 전체 제조비용을 상승시키는 단점이 있었다.
본 발명은 상기와 같은 점을 감안하여 발명된 것으로서, 양극산화공정을 통해 층간절연층 및 각 층의 회로 패턴 등을 형성함으로써 제조공정을 매우 단순화할 수 있고, 또한 미세한 피치의 금속배선을 형성할 수 있는, 양극산화를 이용한 멀티레이어 제조방법을 제공하는 데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 양극산화를 이용한 멀티레이어 제조방 법은,
기판의 표면에 제1금속층을 형성하는 제1단계;
상기 제1금속층을 부분적으로 양극산화시킴으로써 제1부분산화영역 및 제1금속배선을 가지는 제1회로를 형성하는 제2단계;
상기 제1부분산화영역 및 제1금속배선이 형성된 상기 제1금속층의 표면을 전면적으로 양극산화시킴으로써 층간절연층을 형성하는 제3단계;
상기 층간절연층을 부분적으로 에칭함으로써 하나 이상의 관통홀을 형성하는 제4단계;
상기 층간절연층의 표면 및 관통홀 내에 제2금속층을 형성하는 제5단계; 및
상기 제2금속층의 표면을 부분적으로 양극산화시킴으로서 제2부분산화영역 및 제2금속배선을 가지는 제2회로를 형성하는 제6단계를 포함한다.
이와 같이 본 발명은 금속층의 부분적인 양극산화 내지 전면적인 양극산화공정을 통해 다층 배선구조를 보다 용이하게 형성시킬 수 있고, 또한 종래기술과 달리 절연층의 증착 내지 에칭 시에 요구되는 진공프로세스가 감소함에 따라 공정비용을 대폭 절감할 수 있는 장점이 있다.
상기 제2단계에서는, 상기 제1금속층의 표면에 제1포토레지스트패턴을 형성하고, 상기 제1포토레지스트패턴을 통해 상기 제1금속층을 부분적으로 양극산화시킴으로써 제1부분산화영역 및 제1금속배선을 형성시킨 후에 상기 제1포토레지스트 패턴을 제거한다.
제4단계에서는, 상기 제1층간절연층의 표면에 제2포토레지스트패턴을 형성하 고, 상기 제2포토레지스트패턴을 통해 상기 제1층간절연층을 부분적으로 에칭함으로써 관통홀을 형성시킨 후에 제2포토레지스트패턴을 제거한다.
제6단계는, 상기 제2금속층의 표면에 제3포토레지스트패턴을 형성하고, 상기 제3포토레지스트패턴을 통해 상기 제2금속층을 부분적으로 양극산화시킴으로써 제2부분산화층 및 제2금속배선을 형성시킨 후에 상기 제3포토레지스트패턴을 제거한다.
한편 제1 및 제2 금속층은 알루미늄이고, 상기 제1 및 제2 부분산화영역과 층간절연층은 알루미나이다.
또 제2회로의 표면에 상기 제3 내지 제6단계는 1번 이상 반복적으로 수행될 수 있다.
이상과 같은 본 발명은, 양극산화공정을 통해 층간절연막 내지 각 층의 회로패턴을 형성함으로써 제조공정을 매우 단순화할 수 있고, 또한 미세한 피치의 다층 금속배선을 형성할 수 있다.
또한, 본 발명은 층간절연층에 산화알루미늄을 적용함으로써 절연성능을 더욱 향상시켜 높은 전기적 특성을 제공할 수 있는 장점이 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 14는 본 발명에 의한 양극산화를 이용한 멀티레이어 제조방법 을 도시한다.
도 1을 참조하여 전체적인 공정을 간단히 설명하면, 먼저 기판(10)의 표면에 제1금속층(11)을 형성하고(S1), 상기 제1금속층(11)을 부분적으로 양극산화시킴으로써 도 5에 나타난 바와 같은 제1부분산화영역(11a) 및 제1금속배선(11b)을 가진 제1회로를 형성한다(S2). 다음으로 제1부분산화영역(11a) 및 제1금속배선(11b)이 형성된 제1금속층(11)의 표면을 전면적으로 양극산화시킴으로써 층간절연층(13)을 형성시킨다(S3). 이어서 층간절연층(13)을 부분적으로 에칭함으로써 관통홀(15)을 형성시키며(S4), 상기 층간절연층(13)의 표면 및 관통홀(15) 내에 제2금속층(16)을 형성시키고(S5), 상기 제2금속층(16)의 표면을 부분적으로 양극산화시킴으로서 제2부분산화영역(16a) 및 제2금속배선(16b)을 가진 제2회로를 형성(S6)시킨다.
이하, 각 공정을 도 2 내지 도 14를 참조하여 보다 상세히 설명한다.
도 2 및 도 3에 나타난 바와 같이, 준비된 기판(10)의 표면에 제1금속층(11)을 이베포레이션 공정에 의해 균일한 두께로 증착한다(S1). 여기서, 제1금속층(11)은 알루미늄이다.
그리고 도 4에 도시된 바와 같이 제1금속층(11)의 표면에 제1포토레지스트패턴(12)을 형성하고, 이어서 제1금속층(11)에 양극산화공정을 실시한다. 이에 의해, 도 5에 도시된 바와 같이 제1금속층(11)은 제1부분산화영역(11a)과 제1금속배선(11b)으로 구분된다. 즉, 제1포토레지스트패턴(12)이 형성되지 않은 영역은 양극산화공정에 의해 산화되어 절연영역인 제1부분산화영역(11a)으로 변하고, 제1포토레지스트패턴(12)이 형성된 영역은 포토레지스트패턴(13)에 의해 양극산화되지 않 으므로 제1금속배선(11b)이 된다. 여기서, 제1부분산화영역(11a)은 산화알루미늄(알루미나, Al2O3)이 된다. 그리고 도 6과 같이 제1포토레지스트패턴(12)을 제거함으로써 제1부분산화영역(11a) 및 제1금속배선(11b)을 가진 제1회로를 형성한다(S2). 이러한 제1회로의 패턴은 제1포토레지스트패턴(13)의 패턴형상에 따라 다양하게 형성될 수 있다.
이어서, 제1부분산화영역(11a) 및 제1금속배선(11b)이 형성된 제1금속층(11)의 표면을 전면적으로 양극산화시킴으로써 도 7과 같은 층간절연층(13)을 형성한다(S3).
그리고 도 8에 도시된 바와 같이 층간절연층(13)의 표면에 제2포토레지스트패턴(14)을 형성한 후에, 도 9와 같이 제2포토레지스트패턴(14)이 형성되지 않은 영역을 부분적으로 습식에칭함으로써 하나 이상의 관통홀(15)을 형성한다(S4). 이때, 관통홀(15)은 제1금속층(11)의 제1금속배선(11b)까지 연장된다. 그리고 도 10과 같이 제2포토레지스트패턴(14)을 제거한다. 관통홀(15)의 패턴은 제1포토레지스트패턴(14)의 패턴형상에 따라 다양하게 형성될 수 있다.
이어서, 도 11에 도시된 바와 같이 층간절연층(13)의 표면과 관통홀(15)의 내에는 이베포레이션 공정에 의해 제2금속층(16)을 증착한다(S5).
그런 다음, 도 12와 같이 제2금속층(16)의 표면에 제3포토레지스트패턴(17)을 형성하고, 이어서 제2금속층(16) 및 제3포토레지스트패턴(17)에 양극산화공정을 수행한다. 이에 의해 층간절연층(13)의 표면에 증착된 제2금속층(16)은 도 13과 같이 제2부분산화영역(16a) 및 제2금속배선(16b)으로 구분된다. 즉, 제3포토레지스트 패턴(17)이 형성되지 않은 영역은 양극산화됨으로써 제2부분산화영역(16a)이 되고, 제3포토레지스트패턴(17)이 형성된 영역은 제3포토레지스트패턴(17)에 의해 제2금속배선(16b)으로 남는다.
여기서, 제2부분산화영역(16a)은 산화알루미늄(알루미나, Al2O3)이 된다. 그리고 관통홀(15) 내에는 제2금속층(16c)이 메워져 형성된다.
최종적으로, 도 14와 같이 제3포토레지스트패턴(17)을 제거함으로써 제2부분산화영역(16a) 및 제2금속배선(16b)을 가진 제2회로를 형성한다(S6). 이러한 제2회로의 패턴은 제3포토레지스트패턴(17)의 패턴형상에 따라 다양하게 형성될 수 있다.
한편, 상기 제2회로의 상부에 S3 내지 S6단계를 1번 이상 반복적으로 수행함으로써 3층 이상의 회로가 적층된 멀티레이어를 형성할 수 있다.
이와 같이 본 발명은 금속층의 부분적인 양극산화 내지 전면적인 양극산화공정을 통해 다층 배선구조를 보다 용이하게 형성시킬 수 있고, 또한 종래기술과 달리 절연층의 증착 내지 에칭 시에 요구되는 진공프로세스가 감소함에 따라 공정비용을 대폭 절감할 수 있는 장점이 있다.
도 1은 본 발명의 한 실시예에 따른 양극산화를 이용한 멀티레이어 제조방법을 도시한 공정도이다.
도 2 내지 도 14는 본 발명에 의한 양극산화를 이용한 멀티레이어 제조방법을 공정별로 도시한 단면도이다.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
10: 기판 11: 제1금속층
12: 제1포토레지스트패턴 13: 층간절연층
14: 제2포토레지스트패턴 15: 관통홀
16: 제2금속층 17: 제3포토레지스트패턴
Claims (6)
- 기판의 표면에 제1금속층을 형성하는 제1단계;상기 제1금속층을 부분적으로 양극산화시킴으로써 제1부분산화영역 및 제1금속배선을 가지는 제1회로를 형성하는 제2단계;상기 제1부분산화영역 및 제1금속배선이 형성된 상기 제1금속층의 표면을 전면적으로 양극산화시킴으로써 층간절연층을 형성하는 제3단계;상기 층간절연층을 부분적으로 에칭함으로써 하나 이상의 관통홀을 형성하는 제4단계;상기 층간절연층의 표면 및 관통홀 내에 제2금속층을 형성하는 제5단계; 및상기 제2금속층의 표면을 부분적으로 양극산화시킴으로서 제2부분산화영역 및 제2금속배선을 가지는 제2회로를 형성하는 제6단계를 포함하는 것을 특징으로 하는, 양극산화를 이용한 멀티레이어 제조방법.
- 제1항에 있어서,상기 제2단계에서, 상기 제1금속층의 표면에 제1포토레지스트패턴을 형성하고, 상기 제1포토레지스트패턴을 통해 상기 제1금속층을 부분적으로 양극산화시킴으로써 제1부분산화영역 및 제1금속배선을 형성시킨 후에 상기 제1포토레지스트 패턴을 제거하는 것을 특징으로 하는, 양극산화를 이용한 멀티레이어 제조방법.
- 제1항에 있어서,제4단계에서, 상기 층간절연층의 표면에 제2포토레지스트패턴을 형성하고, 상기 제2포토레지스트패턴을 통해 상기 층간절연층을 부분적으로 에칭함으로써 관통홀을 형성시킨 후에 제2포토레지스트패턴을 제거하는 것을 특징으로 하는, 양극산화를 이용한 멀티레이어 제조방법.
- 제1항에 있어서,제6단계에서, 상기 제2금속층의 표면에 제3포토레지스트패턴을 형성하고, 상기 제3포토레지스트패턴을 통해 상기 제2금속층을 부분적으로 양극산화시킴으로써 제2부분산화층 및 제2금속배선을 형성시킨 후에 상기 제3포토레지스트패턴을 제거하는 것을 특징으로 하는, 양극산화를 이용한 멀티레이어 제조방법.
- 제4항에 있어서,상기 제1금속층 및 제2금속층이 알루미늄이고, 상기 제1 및 제2 부분산화영역과 층간절연층이 알루미나인 것을 특징으로 하는, 양극산화를 이용한 멀티레이어 제조방법.
- 제5항에 있어서,상기 제2회로의 상부에 상기 제3 내지 제6단계를 1번 이상 반복적으로 수행하는 것을 특징으로 하는, 양극산화를 이용한 멀티레이어 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20080029778A KR100939273B1 (ko) | 2008-03-31 | 2008-03-31 | 양극산화를 이용한 멀티레이어 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20080029778A KR100939273B1 (ko) | 2008-03-31 | 2008-03-31 | 양극산화를 이용한 멀티레이어 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090104378A KR20090104378A (ko) | 2009-10-06 |
KR100939273B1 true KR100939273B1 (ko) | 2010-01-29 |
Family
ID=41534183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR20080029778A KR100939273B1 (ko) | 2008-03-31 | 2008-03-31 | 양극산화를 이용한 멀티레이어 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100939273B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103038870A (zh) * | 2010-07-02 | 2013-04-10 | 新南创新私人有限公司 | 用于太阳能电池的金属触点方案 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100764432B1 (ko) | 2006-04-05 | 2007-10-05 | 삼성전기주식회사 | 아노다이징 절연 층을 갖는 엘이디 패키지 및 그 제조방법 |
-
2008
- 2008-03-31 KR KR20080029778A patent/KR100939273B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100764432B1 (ko) | 2006-04-05 | 2007-10-05 | 삼성전기주식회사 | 아노다이징 절연 층을 갖는 엘이디 패키지 및 그 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20090104378A (ko) | 2009-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6908090B2 (ja) | 配線構造体 | |
CN109427656B (zh) | 半导体装置及其制造方法 | |
JP4878434B2 (ja) | 半導体装置およびその製造方法 | |
JPH10209273A (ja) | 半導体装置の製造方法 | |
KR100939273B1 (ko) | 양극산화를 이용한 멀티레이어 제조방법 | |
JP2010027874A (ja) | 半導体装置とその製造方法 | |
JP2008124070A (ja) | 半導体装置 | |
KR100987106B1 (ko) | 중간층 형성을 통한 선택적 도금을 이용한 멀티레이어 기판제조방법 | |
KR101159112B1 (ko) | 가변 용량 캐패시터 및 그 제조방법 | |
TWI607678B (zh) | 中介層結構及其製作方法 | |
TWI716054B (zh) | 電子裝置 | |
KR100720518B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP2007027234A (ja) | 半導体装置及びその製造方法 | |
JP2000031278A (ja) | 半導体装置の製造方法 | |
JP5481928B2 (ja) | 配線層レイアウト方法及び半導体装置 | |
KR100967199B1 (ko) | 반도체 소자 금속 배선 및 그의 제조 방법 | |
KR100778852B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR100246102B1 (ko) | 반도체장치의 상부배선층 형성방법 | |
JP2020202342A (ja) | 多層半導体パッケージ基板及びその製造方法 | |
JP2004022694A (ja) | 半導体装置の製造方法 | |
KR100608367B1 (ko) | 금속배선의 형성방법 | |
KR100440475B1 (ko) | 반도체 소자의 제조 방법 | |
KR19990001665A (ko) | 반도체 장치의 금속 배선 제조 방법 | |
JP2005175196A (ja) | 半導体装置及び半導体製造方法 | |
JP2009117652A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130111 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20140106 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |