JP2005175196A

JP2005175196A - 半導体装置及び半導体製造方法

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Publication number: JP2005175196A
Application number: JP2003413067A
Authority: JP
Inventors: Yoshihiko Toyoda; 吉彦豊田
Original assignee: Semiconductor Leading Edge Technologies Inc
Current assignee: Semiconductor Leading Edge Technologies Inc
Priority date: 2003-12-11
Filing date: 2003-12-11
Publication date: 2005-06-30

Abstract

【課題】ストレスによるｖｉａ内の配線材料の吸い上げを防止することを目的とする。また、ｖｉａにかかる応力を緩和することを目的とする。また、ボイドの発生を抑制することを目的とする。また、多層配線の歩留まりを向上させることを目的とする。
【解決手段】下層配線１が形成された第１の層と、上層配線６が形成された第２の層と、上記第１の層と第２の層とに挟まれた第３の層とを備え、上記第３の層には、上記上層配線６に接続され、上記下層配線１に接続されずに上記第１の層まで延びるｖｉａ９が形成されたことを特徴とする。
【選択図】図１

Description

この発明は、半導体装置又は半導体製造方法の関する。特にＬＳＩの配線の構造に関するものである。

図８は、従来の多層配線の構造図である。

図８において１は下層配線、２は層間絶縁膜、３は層間絶縁膜２に形成された溝、４は層間絶縁膜２に形成された孔、５は配線金属、６は上層配線、７は層間接続柱（Ｖｉａ）、８は層間絶縁膜である。次に多層配線の製造方法について説明する。下層配線１上に層間絶縁膜２を形成する。層間絶縁膜は一般に積層構造となっており、プラズマＣＶＤ（化学的気相成長）法及び塗布法により形成される。プラズマＣＶＤのプロセス温度は３００〜４００℃である。また、塗布法の場合、塗布膜をシンターする必要があり、その温度は４００〜５００℃である。次に写真製版とドライエッチングにより溝３、孔４を形成する。さらにＰＶＤ（物理的気相成長法）或いはＣＶＤによりＴａ（タンタル）などの密着層とＣｕ（銅）などのシード層を形成する。硫酸銅浴を用いためっきによりＣｕなどの配線材料を形成した後、２００〜３００℃のアニールによりめっき膜である配線材料の結晶粒を成長させる。更に、ＣＭＰ（化学的機械研磨）により溝３、孔４以外に形成された密着層、シード層、配線材料を除去することにより上層配線６とｖｉａ７を同時に形成する。更にその上に層間絶縁膜８を形成する。層間絶縁膜８の形成方法は層間絶縁膜２の形成方法と同じである。これを繰り返すことにより、多層配線を形成することができる。

以上のように、多層配線の製造工程では多くの熱処理を用いる必要があった。しかし、このように熱処理を多層配線に加えると、下地の多層配線のｖｉａ７にｖｏｉｄ（ボイド：空隙）が形成され、歩留まりが低下するという問題があった。特に、層間絶縁膜２，８に塗布膜を用いると、処理温度が高くなり、歩留まりがより低下する。また、配線層の層数が増えると熱処理の回数もこれに比例して増加するので、歩留まりがより低下する。そこで、下層配線１と上層配線６を接続するｖｉａ７を複数形成することで、このような歩留まり低下を回避していた。

また、ＥＭ（エレクトロマイグレーション）に対する耐性を高めるためにダミーホールを形成し、ｖｉａを複数生成し、配線の体積を増やす技術が開示されている（特許文献１参照）。

また、半導体装置ではなく、ボード基板に、設計の自由度を向上させることを目的に複数のダミーホールを形成する技術が開示されている（特許文献２参照）。
特開２０００−１２６８８号公報特開２００１−１６０６０１号公報

以上のように、従来の多層配線では、製造工程における熱処理により起こるｖｉａ７の歩留まり低下を回避するために、下層配線と上層配線を接続するｖｉａを複数形成していた。しかし、配線のレイアウトによってはｖｉａを複数形成できないことがあり、上記のような問題を回避できないことがあった。

この発明は、配線のレイアウトによりｖｉａを複数形成できないようなｖｉａにおいても、熱処理によるｖｉａ歩留まりの低下を防ぐことを目的とする。

また、ストレスによるｖｉａ内の配線材料の吸い上げを防止することを目的とする。また、ｖｉａにかかる応力を緩和することを目的とする。

また、ボイドの発生を抑制することを目的とする。また、多層配線の歩留まりを向上させることを目的とする。

この発明に係る半導体装置は、第１の配線が形成された第１の層と、
第２の配線が形成された第２の層と、
上記第１の層と第２の層とに挟まれた第３の層と
を備え、
上記第３の層には、上記第１の配線と上記第２の配線とに接続される層間接続体が形成され、さらに、上記第３の層には、上記第２の配線に接続され、上記第１の配線に接続されずに上記第１の層まで延びる導電体が前記層間接続体と同じ材料により形成されたことを特徴とする。

上記第３の層には、さらに、上記導電体と同じ材料により形成され、上記第１の配線と上記第２の配線とに接続される層間接続体が形成され、
上記導電体は、上記第３の層の面に平行な面の断面積が、上記層間接続体よりも小さいことを特徴とする。

上記層間接続体は、上記導電体と接触することなく形成され、
上記導電体は、上記層間接続体に対し、上記層間接続体の径の２０倍未満の距離に形成されることを特徴とする。

この発明に係る半導体製造方法は、配線が形成された下地層の上に絶縁材料により絶縁層を形成する絶縁層形成工程と、
上記絶縁層形成工程により形成された絶縁層に配線用溝と上記配線用溝の底部から上記配線の位置まで貫通する第１の孔と上記配線用溝の底部から上記配線とは別の位置に下地層まで貫通する第２の孔とを形成する溝孔形成工程と、
上記溝孔形成工程により配線用溝と第１と第２の孔とが形成された後、上記配線用溝と上記第１と第２の孔とに導電体を埋め込む埋込工程と
を備えたことを特徴とする。

以上のように、この発明によれば熱処理時にｖｏｉｄが形成されるのを防止することができ、多層配線の歩留まりを向上させることができる。

以下に説明するように以下の実施の形態では、上層配線に接続し、下層配線に接続しないような接続孔を設けるものである。また、上層配線と下層配線を接続する接続孔と上層配線に接続し、下層配線に接続しないような接続孔の間隔が、上層配線と下層配線を接続する接続孔の孔径の２０倍未満とするものである。また、上層配線に接続し、下層配線に接続しないような接続孔の孔径を、上層配線と下層配線を接続する接続孔の孔径よりも小さくするものである。

実施の形態１．
まず、熱処理により形成されるｖｉａ中のｖｏｉｄの発生頻度はｖｉａの密度に依存し、ｖｉａ密度が高いとｖｏｉｄの発生頻度が低下する事を見出した。このように、ｖｉａ密度が高いとｖｏｉｄの発生頻度が低下する理由は以下のように説明する事ができる。金属の熱膨張係数は絶縁膜の熱膨張係数より大きい。金属膜を形成する際には基板温度が上昇するため、成膜後基板温度が室温に戻ると、金属膜には引張り応力がかかる。その後の熱処理では、温度が上がると金属にかかる応力は引張り応力から圧縮応力側に変化し、冷却時には引張り応力側に変化する。金属が塑性変形をすることにより、このような引張り応力は緩和され、安定な状態となる。冷却時には基板温度がある程度高く、金属原子が動きやすい時点で金属に引張り応力がかかるため、塑性変形し易い。塑性変形が起こると、その結果、金属膜中或いは界面部にｖｏｉｄが形成されることになる。ｖｉａのような突起形状に応力が集中し易いため、ｖｉａにおいて応力緩和によるｖｏｉｄが発生しやすくなる。ｖｉａにかかる応力はｖｉａの数により変化し、ｖｉａ数が増えると１個のｖｉａにかかる応力が分散されるのでｖｉａにかかる応力も小さくなる。その結果、基板に対してｖｉａ密度を上げることにより、ｖｏｉｄの発生頻度を低減することができる。また、ｖｉａにかかる応力はｖｉａの形状にも依存し、ｖｉａ径が小さいほどｖｉａにかかる応力は大きくなる。

図１は、実施の形態１における半導体装置の構成を示す図である。

図１において、図１（ａ）は平面図、図１（ｂ）は断面図を示す。図１において、１は下層配線、２、１０、１１は層間絶縁膜、６は上層配線、７はｖｉａ（層間接続体の一例である）、９は下層配線１に接続しないｖｉａである。配線の形成方法は従来の場合と同様である。図１（ａ）では、構造を理解しやすくするため、上層配線の下部に位置することとなるｖｉａ７，９、下層配線１も実線にて記載している。また、各実施の形態において、ｖｉａとは、導電材（ここでは、Ｃｕ）がホール（孔）に充填された、上層と下層とを接続するための接続柱を示す。或いは、導電材（ここでは、Ｃｕ）がホール（孔）に充填された、上層の底面から下層の底面まで延びる柱状の充填物を示す。

図２は、実施の形態１における半導体製造方法のフローチャートを示す図である。

図２においては、本実施の形態を説明するために特に必要と思われる工程を抜粋して示しているにすぎず、他の工程が省略されて記載されている。

まず、Ｓ（ステップ）２０１において、下地層形成工程として、半導体装置としてのシリコン基板上の層間絶縁膜１１に下層配線１を形成するための溝を形成し、溝に導電材であるＣｕを充填し形成された下層配線１（配線、第１の配線の一例である）が形成された下地層（第１の層の一例である）を形成する。下層配線１を形成した後、その上にＣｕの拡散を防止するためＳｉＣをプラズマＣＶＤにより５０ｎｍ形成した。

Ｓ２０２において、絶縁層形成工程として、配線が形成された下地層の上に絶縁材料により絶縁層を形成する。ここでは、層間絶縁膜１０としてＭＳＱを３００ｎｍ塗布し、４２０℃でシンターした。この層間絶縁膜１０はｖｉａ７、９が形成される層間膜（第３の層の一例である）にあたる。エッチングストッパー膜としてＳｉＣをプラズマＣＶＤにより５０ｎｍ形成した。さらに、層間絶縁膜２としてＭＳＱを３００ｎｍ塗布し、４２０℃でシンターした。最後に、キャップ膜としてＳｉＣをプラズマＣＶＤにより５０ｎｍ形成した。この層間絶縁膜２は配線が形成される層間膜（第２の層の一例である）にあたる。次に、写真製版とドライエッチングにより溝及び孔を形成する。

Ｓ２０３において、溝孔形成工程として、上記絶縁層形成工程により形成された層間絶縁膜１０，１１（絶縁層の一例である）に上層配線６（第２の配線の一例である）を形成するための配線用溝とｖｉａ７を形成するために上記配線用溝の底部から上記配線の位置まで貫通する例えば円柱状の第１の孔とｖｉａ９（導電体の一例である）を形成するために上記配線用溝の底部から上記下層配線１とは別の位置に下地層の層間絶縁膜１１まで貫通する例えば円柱状の第２の孔とを形成する。但し、エッチング条件により第２の孔は層間絶縁膜１１内に入ることもある。配線用溝のエッチングはエッチングストッパーにより止めることができるので、所望の溝の深さを得ることができる。更に、ＰＶＤによりＴａ密着層を３０ｎｍとＣｕシード層を１２０ｎｍ形成した。

Ｓ２０４において、埋込工程として、上記溝孔形成工程により配線用溝と第１と第２の孔とが形成された後、上記配線用溝と上記第１と第２の孔とに導電体としてのＣｕを埋め込む。ここでは、硫酸銅浴を用いためっきによりＣｕを４００ｎｍ形成する。これにより、第３の層となる層間絶縁膜１０が位置する層には、上記上層配線６に接続され、上記下層配線に接続されずに上記下地層まで延びる導電体としての例えば円柱状のｖｉａ９が形成された。また、上記層間絶縁膜１０が位置する層には、さらに、上記導電体と同じ材料となるＣｕにより形成され、上記下層配線と上記上層配線とに接続される層間接続体としての例えば円柱状のｖｉａ７が形成された。ここでは、ｖｉａ７，９が円柱状に形成された例を示したがこれに限るものではなく、例えば、四角柱状、その他の角柱状のものであってもよい。

次にＳ２０５において、２００℃で３０分間３％のＨ２／Ｎ２雰囲気でアニールを行った。そして、平坦化処理としてＣＭＰにより溝・孔以外に層間絶縁膜２上に形成されたＣｕとＴａを除去し、上層配線６とｖｉａ７、９を同時に形成した。

以上のようにして、ｖｉａチェーンを形成し、４５０℃、３０分熱処理を繰り返し行った後、その抵抗を測定した。測定したパターンのｖｉａ７、９の径は０．２μｍ、ｖｉａ７の数は１０個、ピッチは５０μｍである。また、上層配線６の幅は１μｍ、下層配線１の幅は０．２μｍである。下層配線１のｖｉａと接続する部分はｖｉａの周囲を０．０５μｍ分だけ広げた形状となっている。下層配線１に接続しないｖｉａ９は、ｖｉａ７の周囲にピッチ０．４μｍで８個配置した。また、下層配線１に接続しないｖｉａ９を配置していないｖｉａチェーンに対しても同様に測定を行った。

図３は、熱処理後の歩留まりの変化を示す図である。

但し、図３において、歩留まりは初期値より１０％以上抵抗が上昇したものを不良として定義して計算した。図３によりわかるように、ｖｉａ７の周囲に下層配線１に接続しないｖｉａ９を設置することにより、本来配線に必要なｖｉａ７の耐熱性を向上できる。

本実施の形態では、ｖｉａチェーンのテストパターンを例に示したが、このような配置に限るものではない。

図４は、他の配線レイアウトを有する半導体装置の構成を示す図である。

図５は、さらに、他の配線レイアウトを有する半導体装置の構成を示す図である。

実際には、例えば図４に示すような上層配線６と下層配線１とを接続するｖｉａ７を複数個形成できないような配置に対し、本実施の形態は特に有効である。また、図５に示すような従来からなされているｖｉａ７の数を増やすような対策を併用するのも有効である。

以上のように、本実施の形態１における半導体装置は、下層配線と上層配線とその間に形成された層間絶縁膜と上層配線と下層配線を接続する接続孔を有する半導体装置において、上層配線に接続し、下層配線に接続しないような孔を有することを特徴とし、上記各孔に半導体が充填されている。

以上のように本実施の形態による多層配線では下層配線１がない部分においても、上層配線６に接続した孔を設けＣｕを充填することにより、本来配線に必要なｖｉａ７にかかる引張り応力を低減することができ、ｖｏｉｄの発生頻度を低減することができ、その結果ｖｉａ７の歩留まりを向上させることができる。

実施の形態２．
実施の形態１では、下層配線に接続しないｖｉａ９をｖｉａ７の周囲に８個配置した例について述べたが、ｖｉａ９の数は多ければより効果がある。下層配線１に接続しないｖｉａ９の数を変化させたｖｉａチェーンを作成した。但し、作成方法は実施の形態１と同様である。このｖｉａチェーンに対し４５０℃で３０分間の熱処理を２０回行った。歩留まりの比較を表１に示す。

但し、歩留まりは初期値より１０％以上抵抗が上昇したものを不良と定義して計算した。表１より下層配線１に接続しないｖｉａ９の数が多いほど、歩留まりの改善が大きいことがわかる。

実施の形態３．
実施の形態１では、下層配線１に接続しないｖｉａ９を下層配線に接続するｖｉａ７の周囲にピッチ０．４μｍで配置した例について示したが、ｖｉａ７の孔径の２０倍未満の距離となる領域に下層配線１に接続しないｖｉａ９を配置すれば同様の効果を得ることができる。ここではｖｉａ７，９は円柱状に形成されている。ｖｉａ７と下層配線１に接続しないｖｉａ９との間隔を変化させたｖｉａチェーンを作成した。但し、下層配線１に接続しないｖｉａ９の数は４個である。作成方法は実施の形態１と同様である。このｖｉａチェーンに対し４５０℃で３０分間の熱処理を２０回行った。歩留まりの比較を表２に示す。

但し、歩留まりは初期値より１０％以上抵抗が上昇したものを不良と定義して計算した。ｖｉａ７とｖｉａ９の間隔がｖｉａ７のｖｉａ径の２０倍の場合に熱処理の歩留まりが劣化しており、ｖｉａ７とｖｉａ９の互いの間隔或いは複数のｖｉａ９の互いの間隔がｖｉａ７のｖｉａ径の２０倍未満であれば良好であることがわかる。

以上のように、実施の形態３における半導体装置は、上層配線に接続し、下層配線に接続しないような接続孔が上層配線と下層配線を接続する接続孔の周囲に少なくとも１個配置され、その間隔が上層配線と下層配線を接続する接続孔の孔径の２０倍未満であることを特徴とし、上記各孔に導電材が充填されている。

実施の形態４．
図６は、実施の形態４における半導体装置の構成を示す図である。

図６において、１は下層配線、２は層間絶縁膜、６は上層配線、７はｖｉａ、９は下層配線に接続しないｖｉａである。配線の形成方法は実施の形態１と同様である。図１（ａ）と同様、構造を理解しやすくするため、上層配線の下部に位置することとなるｖｉａ７，９、下層配線１も実線にて記載している。下層配線１に接続するｖｉａ７のｖｉａ径は０．２μｍであるが、下層配線１に接続しないｖｉａ９の径は０．１６μｍとし、下層配線１に接続するｖｉａ７の隣にピッチ０．４μｍで１個配置した。ｖｉａチェーンのｖｉａ数は１０個、ピッチは５０μｍ、上層配線６の幅は１μｍ、下層配線１の幅は０．２μｍである。下層配線１のｖｉａ７が接続される部分はｖｉａ７の周囲を０．０５μｍ分だけ広げた形状となっている。言いかえれば、上記導電体としてのｖｉａ９は、ｖｉａ７，９が形成された層の面に平行な面の断面積を、上記層間接続体としてのｖｉａ７よりも小さくした。

以上のようなｖｉａチェーンを作成し、４５０℃、３０分間の熱処理を行った後、その抵抗を測定した。歩留まりの比較を表３に示す。

但し、歩留まりは初期値より１０％以上抵抗が上昇したものを不良と定義して計算した。この表３よりわかるように、下層配線１に接続しないｖｉａ９を設置することにより、ｖｉａ７の耐熱性をより向上させることができる。

また、従来の下層配線１に接続しないｖｉａ９を配置していないｖｉａチェーンを作成し、同様の方法で耐熱性を評価した。但し、ｖｉａ径は０．１６μｍ〜０．３μｍまで変化させている。

図７には熱処理後の歩留まりのｖｉａ径依存性を示す図である。

図７よりわかるように、ｖｉａ７のｖｉａ径が小さくなるにつれてｖｉａ７の耐熱性は低くなることがわかる。本実施の形態では下層配線１に接続しないｖｉａ９の径を下層配線１に接続するｖｉａ７の径よりも小さく設定しており、熱処理時に形成されるｖｏｉｄは下層配線１に接続しないｖｉａ９で発生することになる。その結果、下層配線１に接続しないｖｉａを１個設置するだけで、下層配線１に接続するｖｉａ７でｖｏｉｄが形成されるのを防止することができる。

以上のように、上記実施の形態では、ストレスによるｖｉａ内の配線材料の吸い上げを防止することができる。複数のｖｉａを形成することでｖｉａにかかる応力を緩和することができる。

以上のように、実施の形態４における半導体装置は、上層配線に接続し、下層配線に接続しないような接続孔の孔径が、上層配線と下層配線を接続する接続孔の孔径よりも小さいことを特徴とし、上記各孔に導電材が充填されている。

以上のように、上層配線にのみ接続したｖｉａの径を上層配線と下層配線に接続したｖｉａより小さくすることにより、上層配線にのみ接続したｖｉａにより応力集中が起こり、ｖｏｉｄが発生し易くすることにより、上層配線と下層配線に接続したｖｉａにおけるｖｏｉｄの発生頻度を低減することができ、その結果ｖｉａの歩留まりを向上させることができる。

実施の形態１における半導体装置の構成を示す図である。実施の形態１における半導体製造方法のフローチャートを示す図である。熱処理後の歩留まりの変化を示す図である。他の配線レイアウトを有する半導体装置の構成を示す図である。他の配線レイアウトを有する半導体装置の構成を示す図である。実施の形態４における半導体装置の構成を示す図である。熱処理後の歩留まりのｖｉａ径依存性を示す図である。従来の多層配線の構造図である。

符号の説明

１下層配線、２層間絶縁膜、３溝、４孔、５配線金属、６上層配線、７ｖｉａ、８層間絶縁膜、９ｖｉａ、１０層間絶縁膜。

Claims

第１の配線が形成された第１の層と、
第２の配線が形成された第２の層と、
上記第１の層と第２の層とに挟まれた第３の層と
を備え、
上記第３の層には、上記第１の配線と上記第２の配線とに接続される層間接続体が形成され、さらに、上記第３の層には、上記第２の配線に接続され、上記第１の配線に接続されずに上記第１の層まで延びる導電体が前記層間接続体と同じ材料により形成されたことを特徴とする半導体装置。
上記第３の層には、さらに、上記導電体と同じ材料により形成され、上記第１の配線と上記第２の配線とに接続される層間接続体が形成され、
上記導電体は、上記第３の層の面に平行な面の断面積が、上記層間接続体よりも小さいことを特徴とする請求項１記載の半導体装置。
上記層間接続体は、上記導電体と接触することなく形成され、
上記導電体は、上記層間接続体に対し、上記層間接続体の径の２０倍未満の距離に形成されることを特徴とする請求項１記載の半導体装置。
配線が形成された下地層の上に絶縁材料により絶縁層を形成する絶縁層形成工程と、
上記絶縁層形成工程により形成された絶縁層に配線用溝と上記配線用溝の底部から上記配線の位置まで貫通する第１の孔と上記配線用溝の底部から上記配線とは別の位置に下地層まで貫通する第２の孔とを形成する溝孔形成工程と、
上記溝孔形成工程により配線用溝と第１と第２の孔とが形成された後、上記配線用溝と上記第１と第２の孔とに導電体を埋め込む埋込工程と
を備えたことを特徴とする半導体製造方法。