JP2010027874A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】合成抵抗を用いることなく、複数の抵抗値を得ることが可能な抵抗素子を備えた半導体装置を提供する。
【解決手段】半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える半導体装置を構成する。そして、この抵抗素子は、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。
【選択図】図1
【解決手段】半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える半導体装置を構成する。そして、この抵抗素子は、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。
【選択図】図1
Description
本発明は、受動素子である抵抗素子を有する半導体装置、特に2以上の異なる抵抗値の抵抗素子を有する半導体装置とその製造方法に関する。
受動素子である抵抗素子や容量素子は、集積回路等の半導体装置の性能を決める上で重要な役割を担っている。
この中で抵抗素子は、例えば代表的な例として、半導体基体にイオン注入で不純物をドーピングし、半導体基体の一部の部分を抵抗体としたものがある。また、ポリシリコンに不純物をドーピングしてポリシリコンの抵抗率を変化させ、所定の形状に加工して抵抗体とした抵抗素子等も挙げられる。
この中で抵抗素子は、例えば代表的な例として、半導体基体にイオン注入で不純物をドーピングし、半導体基体の一部の部分を抵抗体としたものがある。また、ポリシリコンに不純物をドーピングしてポリシリコンの抵抗率を変化させ、所定の形状に加工して抵抗体とした抵抗素子等も挙げられる。
更に近年では、金属膜として例えばTa等に窒素を添加した抵抗膜や、絶縁物と合金化した抵抗膜が使われるようになってきた。
この抵抗膜は、例えばスパッタ等の低温成膜であることから、配線層間中に抵抗素子を形成することが可能となる。
この結果、基体と抵抗膜との距離が十分に取れることから寄生容量が低減し、更に成膜も熱的要因による結晶構造の変化が無いため、絶縁膜そのもののバラツキが低減される。
この抵抗膜は、例えばスパッタ等の低温成膜であることから、配線層間中に抵抗素子を形成することが可能となる。
この結果、基体と抵抗膜との距離が十分に取れることから寄生容量が低減し、更に成膜も熱的要因による結晶構造の変化が無いため、絶縁膜そのもののバラツキが低減される。
ところで、半導体で使用される抵抗は、そのデバイスの特性等によりあらゆる抵抗値のものが作られる。
一般的に抵抗値は、下記の式(1)
R=ρ・L/S ・・・(1)
(R:抵抗値、ρ:抵抗率、S:断面積、L:抵抗長さ)
で表わされる。上記式(1)に基づき、多くの場合は断面積Sの変更や抵抗長さLを変えることにより抵抗値Rを変えている。
一般的に抵抗値は、下記の式(1)
R=ρ・L/S ・・・(1)
(R:抵抗値、ρ:抵抗率、S:断面積、L:抵抗長さ)
で表わされる。上記式(1)に基づき、多くの場合は断面積Sの変更や抵抗長さLを変えることにより抵抗値Rを変えている。
しかし、極端に抵抗値の違う抵抗素子を2以上形成する場合、抵抗値の式によれば抵抗長さLを極端に変えるか、断面積Sを極端に変えることが必要になる。特に、抵抗値が高い場合、抵抗長さLを長くするか、断面積Sを小さくしなくてはならないが、抵抗長さLを長くした場合は、抵抗素子の占有面積が増大してしまうという問題がある。また断面積Sを小さくした場合は、加工バラツキによる抵抗値の影響が大きく、目標抵抗値からの変動が発生してしまう。
このため、極端に抵抗値の異なる抵抗素子を同一装置内に形成する場合、上記式(1)の抵抗値の式における抵抗率ρを変えて構成している。すなわち抵抗素子の材料や組成を変えることにより、抵抗値の異なる複数の抵抗素子を構成している。この一例を図6に示す。この構成では、半導体装置の配線層における異なる絶縁層34,36,38間に、異なる抵抗値を有する導電層33,35,37が一つずつ形成されている。
この構成の抵抗素子では、半導体基体31上に、複数の抵抗素子を半導体装置内に段階的に形成している。このため、第1の抵抗素子を形成した後、この第1の抵抗素子上に導電層及び絶縁層を成膜、除去して順次第2、第3の抵抗素子を形成する。この方法では、層間内の第1の抵抗素子、又は、第2の抵抗素子を形成した部分と、その他の部分との間に段差部ができ、この段差部に、上層に形成した導電層が残ってしまうという問題が生じる。
更に、導電層33,35,37の加工後、レジストパターンを除去する際に酸素ラジカル等によるアッシング処理を行うことで導電層33,35,37が酸化され、結果的に抵抗値が変化してしまうという問題が発生する。
この抵抗値の異なる抵抗素子の形成において、絶縁層上に、ポリシリコンの間に絶縁層を挟んだ積層構造の抵抗パターンを形成し、コンタクトの深さを変えることで複数層あるポリシリコン層の接続を制御し、抵抗素子を形成する方法が提案されている(例えば、特許文献1参照)。
この構成の抵抗素子では、まず、絶縁層上に不純物をドーピングした第1ポリシリコン層を成膜し、ポリシリコンを成膜する過程でO2を添加して第1ポリシリコン層上に酸化膜を連続成膜し、更に、再度不純物をドーピングした第2ポリシリコン層を成膜する。
その後、積層構造上にコンタクト開孔時にエッチング停止層となる絶縁層を成膜し、前記絶縁層を含んだ積層構造を抵抗素子パターンに加工する。
その後、積層構造上にコンタクト開孔時にエッチング停止層となる絶縁層を成膜し、前記絶縁層を含んだ積層構造を抵抗素子パターンに加工する。
そして、加工したパターン上のエッチング停止層は抵抗素子より小さい面積、つまり、第1ポリシリコン層にコンタクトを開孔する部分のエッチング停止層が無くなる様に更に加工し、その後、表面を絶縁層で覆い、平坦化処理を行った後にコンタクトを開孔する。
このコンタクトの開孔の際、エッチング停止層のある部分は開孔途中でエッチングが停止する。そして、エッチング停止層が無い部分では、第2ポリシリコン層がエッチングされる。そして、エッチング停止層を除去することでコンタクトの深さが異なる、コンタクトの開孔を形成することができる。
その後、開孔した部分にはWなどの配線接続膜を成膜し、配線と接続することにより上述の構成の抵抗素子が形成される。
このコンタクトの開孔の際、エッチング停止層のある部分は開孔途中でエッチングが停止する。そして、エッチング停止層が無い部分では、第2ポリシリコン層がエッチングされる。そして、エッチング停止層を除去することでコンタクトの深さが異なる、コンタクトの開孔を形成することができる。
その後、開孔した部分にはWなどの配線接続膜を成膜し、配線と接続することにより上述の構成の抵抗素子が形成される。
また、上述の方法とは異なる方法として、第1の抵抗素子と第2の抵抗素子を同抵抗率、もしくは、抵抗率が違う二つの導電層を積層、及び、単層にすることで形成する方法が提案されている(例えば、特許文献2参照)。
このような複数の抵抗素子を有する場合には、まず、導電層を成膜し、第1の抵抗素子となるベースパターンを形成する。そして、最初に成膜した導電層と、同じ抵抗率の導電層を成膜し、第1の抵抗素子パターンと第2の抵抗素子パターンを加工する。これにより、同じ抵抗率であっても、積層されている導電層は膜厚が厚くなるため、第1の抵抗素子と第2の抵抗素子で抵抗値が異なる抵抗素子を形成することができる。
このような複数の抵抗素子を有する場合には、まず、導電層を成膜し、第1の抵抗素子となるベースパターンを形成する。そして、最初に成膜した導電層と、同じ抵抗率の導電層を成膜し、第1の抵抗素子パターンと第2の抵抗素子パターンを加工する。これにより、同じ抵抗率であっても、積層されている導電層は膜厚が厚くなるため、第1の抵抗素子と第2の抵抗素子で抵抗値が異なる抵抗素子を形成することができる。
また、抵抗率の低い膜の成膜、加工を行い第1の抵抗素子のベースとなるパターンを形成し、続けて抵抗率の高い膜を成膜し、低抵抗にする第1の抵抗素子と高抵抗にする第2の抵抗素子のパターンを形成する。
この方法では、低抵抗にする第1の抵抗素子は抵抗率の低い膜と抵抗率の高い膜の合成抵抗を用いている。
この方法では、低抵抗にする第1の抵抗素子は抵抗率の低い膜と抵抗率の高い膜の合成抵抗を用いている。
上述の低抵抗を狙いとする第1の抵抗素子は、合成抵抗を表わす下記の式(2)
R=1/{1/R1+1/R2} ・・・(2)
(R:合成抵抗、R1:第1の抵抗膜の抵抗値、R2:第2の抵抗膜の抵抗値)
により、高抵抗の抵抗膜の影響をさほど受けずに低抵抗の抵抗素子が形成でき、第2の抵抗素子は高抵抗の抵抗膜の単層により形成できる。
R=1/{1/R1+1/R2} ・・・(2)
(R:合成抵抗、R1:第1の抵抗膜の抵抗値、R2:第2の抵抗膜の抵抗値)
により、高抵抗の抵抗膜の影響をさほど受けずに低抵抗の抵抗素子が形成でき、第2の抵抗素子は高抵抗の抵抗膜の単層により形成できる。
しかし、上述の抵抗素子において合成抵抗を用いる場合は、合成抵抗は図7示す様に、高抵抗と低抵抗の導電層の抵抗値によりは大きく異なる値になる。特に、高抵抗と低抵抗の導電層において、抵抗値の差が小さい場合、合成抵抗は大きく影響を受ける。このため、高抵抗の導電層と低抵抗の導電層との組み合わせが複雑化してしまう。
また、合成抵抗による抵抗素子の場合、高抵抗導電層と低抵抗導電層との2層の導電層で、抵抗にバラツキが含まれてしまうため、形成された抵抗素子の抵抗値の精度が損なわれる。
また、合成抵抗による抵抗素子の場合、高抵抗導電層と低抵抗導電層との2層の導電層で、抵抗にバラツキが含まれてしまうため、形成された抵抗素子の抵抗値の精度が損なわれる。
更に、特許文献1に記載された構造の抵抗素子では、第1のポリシリコンはコンタクト部全面でコンタクトを行うのに対して、第2のポリシリコンのコンタクトは露出している側面のみでコンタクトを行う。このため、第1のポリシリコンのコンタクト抵抗と、第2のポリシリコンのコンタクト抵抗とは大きくなり、この結果、この抵抗素子の合成抵抗が変化してしまう。
また、図8に示す様に第2のポリシリコン層104の側面が例えばレジスト剥離などで生じるO2ラジカル等により酸化し、ポリシリコンの酸化層106が形成されてしまう。この場合、W−プラグ105と第2のポリシリコン層104とコンタクトが取れなくなり、第2のポリシリコン層104の抵抗値が、所定の抵抗値から変化する。
また、特許文献2に記載された構成の抵抗素子を形成する場合には、同抵抗率の導電層を積層する際に、抵抗値を変える際に膜厚の微細なコントロールが必要になる。
このコントロールは第1の抵抗素子と第2の抵抗素子の抵抗値の差が大きくなるほど膜厚差が大きくなり、詳細なコントロールは困難となる。
さらに、抵抗値の大きい抵抗素子を形成する場合には、導電層の膜厚が薄くなるため、配線と電気的に接続する為の開孔を形成する際、オーバーエッチングにより導電層がエッチングされてしまい、目標とする抵抗値を大きく外れてしまう。
このコントロールは第1の抵抗素子と第2の抵抗素子の抵抗値の差が大きくなるほど膜厚差が大きくなり、詳細なコントロールは困難となる。
さらに、抵抗値の大きい抵抗素子を形成する場合には、導電層の膜厚が薄くなるため、配線と電気的に接続する為の開孔を形成する際、オーバーエッチングにより導電層がエッチングされてしまい、目標とする抵抗値を大きく外れてしまう。
上述のように、異なる抵抗値の導電層を積層することにより、合成抵抗を得る抵抗素子では、抵抗の組み合わせが複雑化し、更に、抵抗バラツキが大きくなり抵抗精度が損なわれる。
また、低抵抗素子は設計の抵抗素子より大きく加工してから高抵抗素子の形成の際に、設計の抵抗素子に加工し直すため、下地の絶縁層のエッチング量が増大すると共に部分的に絶縁層のエッチング量に差が生じてしまう。
また、低抵抗素子は設計の抵抗素子より大きく加工してから高抵抗素子の形成の際に、設計の抵抗素子に加工し直すため、下地の絶縁層のエッチング量が増大すると共に部分的に絶縁層のエッチング量に差が生じてしまう。
また、上述の特許文献2に記載の半導体装置の製造方法においても、抵抗素子を形成する毎に、ウエーハ上に回路パターンを露光するための使用するフォトマスクが必要となる。このため、この抵抗素子を備える半導体装置を生産する場合にコストが増大してしまう。
これらのことから、現状で二種類以上の抵抗膜を使用して合成抵抗を得るには、プロセス的な課題と、精度的な課題が生じてしまう。
上述した問題の解決のため、本発明においては、合成抵抗を用いることなく、複数の抵抗値を得ることが可能な抵抗素子を備えた半導体装置を提供するものである。
本発明の半導体装置は、半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える。そして、この抵抗素子には、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。
本発明の半導体装置の製造方法は、半導体基体上に抵抗素子を形成する工程と、抵抗素子に開孔部を形成する工程と、開孔部内に絶縁層を形成する工程と、接続配線を形成する工程とを備える。
半導体基体上に抵抗素子を形成する工程は、導電層と絶縁層とを繰り返し形成し、積層構造を形成する工程と、積層構造を所定のパターンに加工して抵抗素子を形成する工程とからなる。
半導体基体上に抵抗素子を形成する工程は、導電層と絶縁層とを繰り返し形成し、積層構造を形成する工程と、積層構造を所定のパターンに加工して抵抗素子を形成する工程とからなる。
本発明の半導体装置及び半導体装置の製造方法によれば、半導体基体上に抵抗率の異なる導電層と、絶縁層との積層構造からなる抵抗素子を形成する。そして、この抵抗素子に開孔部を設け、この開孔部内に導電層と接続する接続配線を形成する。このため、接続配線が接続する導電層を、積層構造を形成する導電層のいずれかから選択することにより、抵抗素子の抵抗値を選択することができる。
本発明によれば、複数の抵抗値を選択することが可能な抵抗素子を備えた半導体装置を提供することができる。
本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
まず、本発明の前提となる前述した図6に示す抵抗素子を含む半導体装置の製造方法について、図9及び図10を参照して説明する。
なお、図6では、半導体装置内に抵抗素子を構成する場合の一例として、半導体装置の層間構造内に3つの抵抗素子を形成した半導体装置の構成について示しているが、半導体装置に形成される抵抗素子の構成はこれに限られない。抵抗素子を形成する層間や抵抗素子の数は適宜変更することが可能である。
まず、本発明の前提となる前述した図6に示す抵抗素子を含む半導体装置の製造方法について、図9及び図10を参照して説明する。
なお、図6では、半導体装置内に抵抗素子を構成する場合の一例として、半導体装置の層間構造内に3つの抵抗素子を形成した半導体装置の構成について示しているが、半導体装置に形成される抵抗素子の構成はこれに限られない。抵抗素子を形成する層間や抵抗素子の数は適宜変更することが可能である。
まず、図9(a)に示すように、半導体基体31上に、図示しないトランジスタや配線等を形成した後、絶縁層32を成膜し、半導体基体31上を平坦化する。
そして、平坦化された半導体基体31上に、第1の抵抗素子となる導電層を成膜し、さらに、導電層36上に第1の抵抗素子のレジストパターン51を形成する。そして、レジストパターン51に合わせて導電層を、例えばドライエッチングにより加工することで、図9(b)に示すように、導電層33を形成し、第1の抵抗素子を形成する。
そして、平坦化された半導体基体31上に、第1の抵抗素子となる導電層を成膜し、さらに、導電層36上に第1の抵抗素子のレジストパターン51を形成する。そして、レジストパターン51に合わせて導電層を、例えばドライエッチングにより加工することで、図9(b)に示すように、導電層33を形成し、第1の抵抗素子を形成する。
次に図9(c)に示すように、第1の抵抗素子を形成した基体上に絶縁層34を成膜し、さらに、絶縁層34上に第2の抵抗素子となる導電層35aを成膜する。
そして、図9(d)に示すように、第2の抵抗素子のレジストパターン43を形成する。そして、レジストパターン51に合わせて導電層35aの加工を行い、導電層35を形成し、第2の抵抗素子を形成する。
そして、図9(d)に示すように、第2の抵抗素子のレジストパターン43を形成する。そして、レジストパターン51に合わせて導電層35aの加工を行い、導電層35を形成し、第2の抵抗素子を形成する。
次に、図9(e)に示すように、第2の抵抗素子を形成した基体上に絶縁層36を成膜し、さらに、絶縁層36上に第3の抵抗素子となる導電層37aを成膜する。
次に、図9(f)に示すように、第3の抵抗素子レジストパターン53を形成する。そして、レジストパターン53に合わせて導電層37aの加工を行い、導電層37を形成することにより、第3の抵抗素子を形成する。
次に、図9(f)に示すように、第3の抵抗素子レジストパターン53を形成する。そして、レジストパターン53に合わせて導電層37aの加工を行い、導電層37を形成することにより、第3の抵抗素子を形成する。
次に、図10(g)に示すように、第1、及び、第2、第3の抵抗素子33,35,37が形成された半導体基体31上に、絶縁層38、及び、絶縁層39を形成する。そして、上層の絶縁層39の平坦化を行う。
次に、図10(h)に示すように、絶縁層39の表面から、第1、第2、及び、第3の抵抗素子33,35,37の各導電層への開孔部40を、フォトリソグラフィ及びドライエッチング等の加工により形成する。
そして、図10(i)に示すように、開孔部40内に、導電層33,34,35と電気的に接続するため、例えばタングステン(W)プラグ等による接続配線41を埋め込む。
そして、図10(i)に示すように、開孔部40内に、導電層33,34,35と電気的に接続するため、例えばタングステン(W)プラグ等による接続配線41を埋め込む。
最後に、図10(j)に示すように、接続配線41を形成した半導体基体31上に、金属等の導電層を成膜し、フォトリソグラフィ及びドライエッチング等の加工を行い、配線42を形成して第1、第2、及び、第3の抵抗素子を形成する。
上述の形成方法では、第1、第2、及び、第3の抵抗素子33,35,37を段階的に形成する。
そして、絶縁層34,36には、第1、第2の抵抗素子33,35を形成した部分と、第1、第2の抵抗素子33,35を形成していない部分との間で、層間構造に段差が発生する。また、絶縁層34,36に段差が発生した状態で導電層35a,37aが形成された後、ドライエッチング等の加工により、第2の抵抗素子35及び第3の抵抗素子37となる導電層35a,37aが形成される。
このような方法では、ドライエッチング等による加工の際に、形成する第1、又は、第2の抵抗素子33,35の上部に発生した絶縁層34,36による層間構造の段差部分に、導電層35a,37aが残存してしまうという問題が生じる。
そして、絶縁層34,36には、第1、第2の抵抗素子33,35を形成した部分と、第1、第2の抵抗素子33,35を形成していない部分との間で、層間構造に段差が発生する。また、絶縁層34,36に段差が発生した状態で導電層35a,37aが形成された後、ドライエッチング等の加工により、第2の抵抗素子35及び第3の抵抗素子37となる導電層35a,37aが形成される。
このような方法では、ドライエッチング等による加工の際に、形成する第1、又は、第2の抵抗素子33,35の上部に発生した絶縁層34,36による層間構造の段差部分に、導電層35a,37aが残存してしまうという問題が生じる。
上述のように、従来の半導体装置の製造方法では、導電層又は導電層と絶縁層の成膜後に、導電層を所定の形状に加工する。このため、従来の半導体装置の製造方法では、段差による影響を考慮する必要がある。
さらに、導電層33a,35a,37aを加工した後、レジストパターン51,52,53を除去する際、酸素ラジカル等によるアッシング処理が通常行われる。このとき、形成した導電膜33,35,37が酸化されてしまう。このため、形成した抵抗素子の結果的に抵抗値が変化してしまうという問題が発生する。
そこで、本発明の半導体装置では、抵抗値の異なる抵抗素子を半導体装置内に形成する場合において、まず、平坦化された絶縁層が成膜されている基体上に導電層と絶縁層の積層を数回繰り返して連続的な積層構造を形成する。そして、抵抗素子の形成は、積層構造を形成した後、一括して行う。このため、層間構造に段差を発生させずに、二つ以上の異なる抵抗率を有する導電層を形成する。
また、本発明の半導体装置は、抵抗素子の基礎となる導電層のそれぞれの層において、抵抗率の異なる導電層が積層される構成とする。
また、本発明の半導体装置は、抵抗素子の基礎となる導電層のそれぞれの層において、抵抗率の異なる導電層が積層される構成とする。
本発明の半導体装置の製造方法では、平坦化された絶縁層上に、導電層及び絶縁層を形成するため、半導体装置の層間構造に段差が発生せず、後の加工における導電層残りの発生を防ぐことができる。このため、層間構造の段差部分において、導電層を残存するという問題を解決することができる。
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
本実施の形態は、以下の順序で説明する。
1.半導体装置の第1の実施の形態
2.第1の実施の形態の半導体装置の製造方法
3.半導体装置の他の実施の形態
本実施の形態は、以下の順序で説明する。
1.半導体装置の第1の実施の形態
2.第1の実施の形態の半導体装置の製造方法
3.半導体装置の他の実施の形態
1.半導体装置の第1の実施の形態
図1に、第1の実施の形態の半導体装置の構成の断面図を示す。
図1に示す半導体装置は、半導体基体1上に、第1の導電層3a、第2の導電層3b、及び、第3の導電層3cからなる導電層3と、第1の絶縁層4a、第2の絶縁層4b、及び、第3の絶縁層4cからなる絶縁層4とによる積層構造の抵抗素子20を複数備える。また、第1〜第3の導電層3a,3b,3cに接続された接続配線7と、接続配線7の側面に形成された第4の絶縁層6を備える。
図1に、第1の実施の形態の半導体装置の構成の断面図を示す。
図1に示す半導体装置は、半導体基体1上に、第1の導電層3a、第2の導電層3b、及び、第3の導電層3cからなる導電層3と、第1の絶縁層4a、第2の絶縁層4b、及び、第3の絶縁層4cからなる絶縁層4とによる積層構造の抵抗素子20を複数備える。また、第1〜第3の導電層3a,3b,3cに接続された接続配線7と、接続配線7の側面に形成された第4の絶縁層6を備える。
半導体装置に搭載される抵抗素子20の積層構造は、半導体基体1上に、第1の導電層3a、第1の絶縁層4a、第2の導電層3b、第2の絶縁層4b、第3の導電層3c、及び、第3の絶縁層4cをこの順に備える。
そして、第1〜第3の導電層3a,3b,3c及び第1〜第3の絶縁層4a,4b,4cからなる積層構造の導電層3側面は、半導体基体1の抵抗素子が搭載されている面に対して略垂直に形成されている。
そして、第1〜第3の導電層3a,3b,3c及び第1〜第3の絶縁層4a,4b,4cからなる積層構造の導電層3側面は、半導体基体1の抵抗素子が搭載されている面に対して略垂直に形成されている。
第1〜第3の導電層3a,3b,3cは、それぞれ異なる抵抗率を有する導電層である。
第1〜第3の導電層3a,3b,3cには、半導体装置に適用される抵抗素子として通常用いられる導電層を使用することができる。例えば、TaNやHfN、ZrNなどの金属窒化物、TaSiO2、TaSiNなどの金属とSiO2やSiN等の合金を使用することができる。
第1〜第3の導電層3a,3b,3cには、半導体装置に適用される抵抗素子として通常用いられる導電層を使用することができる。例えば、TaNやHfN、ZrNなどの金属窒化物、TaSiO2、TaSiNなどの金属とSiO2やSiN等の合金を使用することができる。
また、半導体装置には、半導体装置を構成するための図示しないトランジスタや配線等が形成されている。また、半導体基体1上には第5の絶縁層2が形成されている。そして、この第5の絶縁層2上に抵抗素子20が形成されている。さらに、抵抗素子20及び第5の絶縁層を覆って、第6の絶縁層5が形成さている。
また、抵抗素子20には、上述の第1〜第3の導電層3a,3b,3cの何れかに接続する一対の接続配線7を備える。
接続配線7は、第6の絶縁層5の上層から、複数設けられた抵抗素子において、それぞれが互いに異なる何れかの導電層に接続されている。そして、接続配線7の側面には、第4の絶縁層6が形成されている。そして、接続配線7の底面が、抵抗素子20の何れかの導電層3と接続する。
接続配線7の側面に絶縁層を形成することにより、開孔部の側面に露出する導電層3と接続配線7との電気的な接続を防ぐことができる。
また、側面に絶縁層を形成した接続配線を用いて、抵抗素子20の各層を貫通させて、導電層と接続させることにより、抵抗素子20の周囲に、抵抗素子20の各導電層に接続する配線を形成する必要がない。このため半導体装置の小型化に有効である。
接続配線7は、第6の絶縁層5の上層から、複数設けられた抵抗素子において、それぞれが互いに異なる何れかの導電層に接続されている。そして、接続配線7の側面には、第4の絶縁層6が形成されている。そして、接続配線7の底面が、抵抗素子20の何れかの導電層3と接続する。
接続配線7の側面に絶縁層を形成することにより、開孔部の側面に露出する導電層3と接続配線7との電気的な接続を防ぐことができる。
また、側面に絶縁層を形成した接続配線を用いて、抵抗素子20の各層を貫通させて、導電層と接続させることにより、抵抗素子20の周囲に、抵抗素子20の各導電層に接続する配線を形成する必要がない。このため半導体装置の小型化に有効である。
そして、第6の絶縁層5上に上層配線8が形成される。導電層3aと接続する接続配線7上には、上層配線8C1及び上層配線8C2が形成される。また、導電層3bと接続する接続配線7上には、上層配線8B1及び上層配線8B2が形成され、導電層3cと接続する接続配線7上には、上層配線8C1及び上層配線8C2が形成される。
上層配線8は、半導体装置における配線層として構成され、この配線により抵抗素子20が、半導体装置を構成する図示しない他の受動素子や能動素子等と接続される。
上層配線8は、半導体装置における配線層として構成され、この配線により抵抗素子20が、半導体装置を構成する図示しない他の受動素子や能動素子等と接続される。
第1の絶縁層4a、第2の絶縁層4b、第3の絶縁層4c、第4の絶縁層6、第5の絶縁層2、及び、第6の絶縁層5には、半導体装置の層間構造を形成する際に絶縁層に用いられる通常の材料を用いることができる。例えば、SiO2、SiN、SiC、SiCN、SiOCH、SiOF、又は、SOG、low−k膜等から適宜選択して用いることができる。
接続配線7及び、上層配線8は、半導体装置の配線等に通常用いられる導電材料であれば、特に限定されない。例えば、Cu、W、Al、Ag等を用いることができる。
特に、接続配線7として、タングステンを用いるW−CVD(Chemical Vapor Deposition)により形成されたWプラグを用いることにより、半導体装置の製造工程数を削減することが可能である。
特に、接続配線7として、タングステンを用いるW−CVD(Chemical Vapor Deposition)により形成されたWプラグを用いることにより、半導体装置の製造工程数を削減することが可能である。
上述の抵抗素子20は、第1〜第3の導電層3a,3b,3cの何れかの層と接続配線7とが接続することにより構成される。
そして、第1〜第3の導電層3a,3b,3cは、それぞれ異なる抵抗率を有する導電膜である。このため、接続配線7が接続する導電層を、第1〜第3の導電層3a,3b,3cの何れから選択して配線接続することにより、抵抗素子の抵抗値を第1〜第3の導電層3a,3b,3cの何れかの抵抗率を基礎とする抵抗値とすることができる。
そして、第1〜第3の導電層3a,3b,3cは、それぞれ異なる抵抗率を有する導電膜である。このため、接続配線7が接続する導電層を、第1〜第3の導電層3a,3b,3cの何れから選択して配線接続することにより、抵抗素子の抵抗値を第1〜第3の導電層3a,3b,3cの何れかの抵抗率を基礎とする抵抗値とすることができる。
半導体装置内に異なる抵抗値の抵抗素子を複数形成する際に、上述の抵抗素子を構成することにより、抵抗素子の抵抗長さを極端に変える必要がなく、また、断面積を小さくする必要がない。
また、一つの抵抗素子から、複数の抵抗値を得ることができる。このため、上述の構成の抵抗素子を用いることにより、必要とする抵抗値毎に異なる抵抗率を有する導電層を用い抵抗素子を形成する必要がなくなる。このため、半導体装置を製造するための工程数を削減することができる。
また、一つの抵抗素子から、複数の抵抗値を得ることができる。このため、上述の構成の抵抗素子を用いることにより、必要とする抵抗値毎に異なる抵抗率を有する導電層を用い抵抗素子を形成する必要がなくなる。このため、半導体装置を製造するための工程数を削減することができる。
なお、上述の実施の形態では、半導体装置内に形成される抵抗素子の数を3つとした例について説明したが、半導体装置内に形成される抵抗素子の数は特に限定されず、半導体装置には任意の数の抵抗素子を設けることができる。そして、積層する導電層と絶縁層の数を変更することにより、一つの抵抗素子から、複数の抵抗値を選択的に形成することができる。
そして、各層の抵抗率が異なる導電層を単層で形成するため、合成抵抗を用いることなく、導電層の抵抗率を大きく変えることができ、精度の高い抵抗値を得ることができる。
また、上述の抵抗素子20は、一つの層間内に、第1〜第3の導電層3a,3b,3c及び第1〜第3の絶縁層4a,4b,4cからなる積層構造を形成することができる。従って、抵抗素子20は、図1に示した位置に限らず、半導体装置内であれば任意の層間構造内に形成することができる。
そして、各層の抵抗率が異なる導電層を単層で形成するため、合成抵抗を用いることなく、導電層の抵抗率を大きく変えることができ、精度の高い抵抗値を得ることができる。
また、上述の抵抗素子20は、一つの層間内に、第1〜第3の導電層3a,3b,3c及び第1〜第3の絶縁層4a,4b,4cからなる積層構造を形成することができる。従って、抵抗素子20は、図1に示した位置に限らず、半導体装置内であれば任意の層間構造内に形成することができる。
2.第1の実施の形態の半導体装置の製造方法
次に、図1に示す構成の半導体装置の製造方法の一例について図面を用いて詳細に説明する。なお、以下の説明において図1と同一の構成には同一の符号を付して、詳細な説明は省略する。
次に、図1に示す構成の半導体装置の製造方法の一例について図面を用いて詳細に説明する。なお、以下の説明において図1と同一の構成には同一の符号を付して、詳細な説明は省略する。
まず、図2(a)に示すように、半導体基体1上に、第5の絶縁層2を形成する。第5の絶縁層2は、後の工程で抵抗素子となる積層構造を形成する際に、半導体基体1の表面を平坦化すること、及び、半導体基体上に形成された受動素子や、トランジスタ等の能動素子、及び、配線を保護することを目的として形成する。第5の絶縁層としては、従来の半導体装置の絶縁層として使用されている材料、例えば、SiO2、SiN、SiC、SiCN、SiOCH、SiOF等を用いることができる。
次に、平坦化された第5の絶縁層2上の全面に、第1の導電層3aを形成する。さらに、第1の導電層3a上の全面に、第1の絶縁層4aを形成する。同様に、第1の絶縁層4a上の全面に、第2の導電層3bを形成する。第2の導電層3b上の全面に第2の絶縁層4bを形成する。第2の絶縁層4b上の全面に、第3の導電層3cを形成する。第3の導電層3c上の全面に第3の絶縁層4cを形成する。
この工程により、導電層3と絶縁層4とが積層された積層構造を形成する。
この工程により、導電層3と絶縁層4とが積層された積層構造を形成する。
このとき、第1の導電層3aの下層となる第5の絶縁層2の表面が平坦に形成されていることにより、この第4の絶縁層2上に形成する第1の導電層3aが平坦になる。また、第1の導電層3a上に形成する、第1の絶縁層4a、第2の導電層3b、第2の絶縁層4b、第3の導電層3c、及び、第3の絶縁層4cが平坦になる。
導電層3と絶縁層4は、原子層積層技術(ALD)を用いて連続して積層することが好ましい。ALDを用いることにより、各層の厚さを厳密に制御する事ができ、抵抗素子の抵抗値と設計値との誤差を少なくすることが可能である。また、ALDを用いることにより、例えば、導電層となる金属層と、誘電体層となる酸化物層とを連続して形成することができる。
第1〜第3の導電層3a,3b,3cは、従来の半導体装置内に構成される抵抗素子の導電層として使用されている材料を用いて形成することができる。例えば、TaNやHfN、ZrN膜などの金属窒化膜や、TaSiO2、TaSiN膜などの金属とSiO2やSiN膜の合金を使用することができる。また、窒素(N)の添加量や、金属とSiO2膜、SiN膜との比率を変更することにより、導電層3の抵抗率を変化させることができる。
第1〜第3の絶縁層4a,4b,4cは、従来の半導体装置内に構成される抵抗素子の絶縁層として使用されている材料を用いて形成することができる。例えば、SiO2、SiN、Ta2O5、HfO2等の電気を遮断できる絶縁層を使用することができる。
次に、図2(b)に示すように、導電層及び絶縁層からなる積層構造上に抵抗素子のレジストパターン10を形成する。
そして、このレジストパターン10に合わせて、上述の積層構造を、ドライエッチング装置を用いて、一括加工する。これにより、第1の導電層3a、第1の絶縁層4a、第2の導電層3b、第2の絶縁層4b、第3の導電層3c、及び、第3の絶縁層4cを所定の形状に加工することができる。そして、第1の導電層3a、第1の絶縁層4a、第2の導電層3b、第2の絶縁層4b、第3の導電層3c、及び、第3の絶縁層4cからなる抵抗素子20を形成することができる。
このとき用いるドライエッチング装置としては、例えば、RIE(Reactive Ion Etching)、ICP(Inductive Coupled Plasma)等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。垂直加工性に優れたドライエッチング方法を用いることにより、導電層3及び絶縁層4の加工面15、つまり抵抗素子20の側面を半導体基体1の載置面に対して垂直に形成することができ、加工によるバラツキを低減することができる。
そして、このレジストパターン10に合わせて、上述の積層構造を、ドライエッチング装置を用いて、一括加工する。これにより、第1の導電層3a、第1の絶縁層4a、第2の導電層3b、第2の絶縁層4b、第3の導電層3c、及び、第3の絶縁層4cを所定の形状に加工することができる。そして、第1の導電層3a、第1の絶縁層4a、第2の導電層3b、第2の絶縁層4b、第3の導電層3c、及び、第3の絶縁層4cからなる抵抗素子20を形成することができる。
このとき用いるドライエッチング装置としては、例えば、RIE(Reactive Ion Etching)、ICP(Inductive Coupled Plasma)等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。垂直加工性に優れたドライエッチング方法を用いることにより、導電層3及び絶縁層4の加工面15、つまり抵抗素子20の側面を半導体基体1の載置面に対して垂直に形成することができ、加工によるバラツキを低減することができる。
次に、図2(c)に示すように、抵抗素子20の全面を覆うように第6の絶縁層5を形成する。この第6の絶縁層5は、例えばHDP−CVD(High Density Plasma-Chemical Vapor Deposition)等を用いて第5の絶縁層2と抵抗素子20との段差5aを埋め込むように成膜した後に、CMP(Chemical Mechanical Polishing)等を用いることにより表面を平坦化する。
なお、第6の絶縁層5を成膜する方法として、上述のHDP−CVD以外にも、例えば、塗布法を用いたSOGやLow−k膜等を用いることもできる。
なお、第6の絶縁層5を成膜する方法として、上述のHDP−CVD以外にも、例えば、塗布法を用いたSOGやLow−k膜等を用いることもできる。
次に、図2(d)に示すように、抵抗素子20の第3の導電層3cと電気的に接続する接続配線を形成するための開孔部11aを形成する。同様に、第2の導電層3bと電気的に接続する接続配線を形成するため開孔部11bと、第1の導電層3aと電気的に接続する接続配線を形成するための開孔部11cを形成する。
開孔部11a,11b,11cは、例えば、開孔部を形成する部分以外にレジストパターンを作製し、ドライエッチング等を用いて、抵抗素子20を垂直に開孔する。
開孔部11a,11b,11cは、例えば、開孔部を形成する部分以外にレジストパターンを作製し、ドライエッチング等を用いて、抵抗素子20を垂直に開孔する。
また、積層構造の導電層3と絶縁層4をエッチングする工程では、導電層3と絶縁層4とを選択的にエッチングすることにより、所定の深さの開孔部を形成することができる。例えば、第3の絶縁層4cと第3の導電層3cをエッチングする場合には、ドライエッチングの条件や時間を制御することにより、また、エッチングの際のプラズマの波長を見ることにより、第3の絶縁層4cのみをエッチングにより除去する。そして、ドライエッチングの条件を変更し、第3の導電層3cを、第2の絶縁層4bが露出するまでエッチングにより除去する。この結果、開孔部11bを形成することができる。
また、開孔部11bと同様に、第2の絶縁層4bが露出するまで第3の導電層3cをエッチングにより除去した後、第2の導電層3cと第1の絶縁層4aとを上述の方法で選択的なエッチングにより除去し、開孔部11cを形成することができる。
また、開孔部11bと同様に、第2の絶縁層4bが露出するまで第3の導電層3cをエッチングにより除去した後、第2の導電層3cと第1の絶縁層4aとを上述の方法で選択的なエッチングにより除去し、開孔部11cを形成することができる。
次に、図3(e)に示すように、第6の絶縁層5及び開孔部11a,11b,11cを覆うように、絶縁層16を形成する。
そして、図3(f)に示すように、第6の絶縁層5の上面及び開孔部11a,11b,11cの底部に設けられた絶縁層16を、ドライエッチングにより除去する。
この工程により、開孔部11a,11b,11cの側面のみに第4の絶縁層6を形成することができる。
第4の絶縁層6を形成することにより開孔部11cの側面に露出する第2の導電層3b及び、第3の導電層3cを第4の絶縁層6により被覆する。また、第4の絶縁層6を形成することにより、開孔部11bの側面に露出した第3の導電層3cを第4の絶縁層6で被覆する。
そして、図3(f)に示すように、第6の絶縁層5の上面及び開孔部11a,11b,11cの底部に設けられた絶縁層16を、ドライエッチングにより除去する。
この工程により、開孔部11a,11b,11cの側面のみに第4の絶縁層6を形成することができる。
第4の絶縁層6を形成することにより開孔部11cの側面に露出する第2の導電層3b及び、第3の導電層3cを第4の絶縁層6により被覆する。また、第4の絶縁層6を形成することにより、開孔部11bの側面に露出した第3の導電層3cを第4の絶縁層6で被覆する。
上述の図2(d)に示す開孔部11a,11b,11cを形成する工程、及び、図3(e)と図3(f)に示す第4の絶縁層6を形成する工程のドライエッチングには、RIE、又は、ICP等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。
垂直加工性の優れたドライエッチング装置を用いて開孔部11a,11b,11cを形成することにより、開孔部11a,11b,11cの側面を抵抗素子の載置面に対して垂直に形成することができる。また、垂直加工性に優れたドライエッチング装置を用いて第4の絶縁層6を形成することにより、開孔部11の側面に形成されている部分の絶縁層16を残して、第6の絶縁層5上及び開孔部11の底部に設けられた絶縁層16をエッチングすることができる。
垂直加工性の優れたドライエッチング装置を用いて開孔部11a,11b,11cを形成することにより、開孔部11a,11b,11cの側面を抵抗素子の載置面に対して垂直に形成することができる。また、垂直加工性に優れたドライエッチング装置を用いて第4の絶縁層6を形成することにより、開孔部11の側面に形成されている部分の絶縁層16を残して、第6の絶縁層5上及び開孔部11の底部に設けられた絶縁層16をエッチングすることができる。
開孔部11の側面を垂直加工せず傾斜加工した場合には、絶縁層16の形成後の全面エッチングの際に、傾斜加工された開孔部側面の絶縁層16にもドライエッチングのイオン及びラジカル種が衝突する。このため、開孔部11の側面に形成した絶縁層16が、開孔部11の底部及び第6の絶縁層5の上面に形成された絶縁層16と共にエッチングされてしまう。このため、傾斜加工をした場合の開孔部11の側面の絶縁層16(第4の絶縁層6)は、開孔部11の側面を垂直加工した場合に比べて薄く形成されてしまう。第4の絶縁層6が薄すぎると、第4の絶縁層6内に形成する接続配線と、導電層3との絶縁性が悪くなる。つまり、開孔部11の側面を垂直に形成し、さらに、絶縁層16の形成後に、垂直加工性に優れたエッチングによる全面エッチングをすることにより、開孔部11の側面に形成された絶縁層16がエッチングによる薄くならず、安定して第4の絶縁層6を形成すことができる。
なお、第4の絶縁層6が薄い場合にも、第4の絶縁層6内に形成する接続配線と、開孔部11の側面から露出する導電層3との間での絶縁が保たれれば、実用上は問題がない。
このため、開孔部11の側面が傾斜している場合にも、絶縁層16を全面エッチングして形成する第4の絶縁層6が、接続配線7と開孔部11の側面から露出する導電層3との間での絶縁性に問題ない程度の厚さを保てればよい。
このため、開孔部11a,11b,11cの側面は、第4の絶縁層6が絶縁性に問題がない厚さを保てる程度であれば、半導体基体1の載置面に対して垂直からわずかにずれていてもよい。
このため、開孔部11の側面が傾斜している場合にも、絶縁層16を全面エッチングして形成する第4の絶縁層6が、接続配線7と開孔部11の側面から露出する導電層3との間での絶縁性に問題ない程度の厚さを保てればよい。
このため、開孔部11a,11b,11cの側面は、第4の絶縁層6が絶縁性に問題がない厚さを保てる程度であれば、半導体基体1の載置面に対して垂直からわずかにずれていてもよい。
次に、図3(g)に示すように、側面に第4の絶縁層6が形成された開孔部内に接続配線7を形成する。
接続配線7の形成は、例えば、W−CVDにより、開孔部11a,11b,11c内を埋め込んで、第6の絶縁層5上の全面にW層を成膜する。そして、第6の絶縁層5上のW層をCMPや全面エッチングにより除去する。この工程により、開孔部11a,11b,11c内に埋め込まれたW層のみを残存させ、接続配線7を形成することができる。
接続配線7の形成は、例えば、W−CVDにより、開孔部11a,11b,11c内を埋め込んで、第6の絶縁層5上の全面にW層を成膜する。そして、第6の絶縁層5上のW層をCMPや全面エッチングにより除去する。この工程により、開孔部11a,11b,11c内に埋め込まれたW層のみを残存させ、接続配線7を形成することができる。
また、接続配線7は、上述のW−CVDを用いる方法以外にも、例えば、従来から半導体装置の製造方法としてCu配線を形成する際に用いられている、ダマシン法を用いて形成することもできる。
このように、接続配線7は、使用する材料等に応じて製造方法を適宜選択して形成することができる。
このように、接続配線7は、使用する材料等に応じて製造方法を適宜選択して形成することができる。
なお、接続配線7は、第1〜第3の導電層3a,3b,3cと電気的に接続していれば、導電層と接続配線7との接続面の形状は、どのような形状でもよい。例えば、上述の抵抗素子に開孔部11a,11b,11cを形成する工程において、開孔部11a,11b,11cを形成するためのエッチングを、接続配線7が接続する第1〜第3の導電層3a,3b,3cの表面で止めることもできる。また、エッチングにより、接続配線7が接続する第1〜第3の導電層3a,3b,3cの表面付近をエッチングにより除去し、第1〜第3の導電層3a,3b,3cの内部まで開孔部11a,11b,11cを形成してもよい。
次に、図3(h)に示すように、第6の絶縁層5上に、接続配線7と接続する上層配線8を形成する。上層配線8は、従来の半導体装置の配線の形成方法と同様に形成することができる。
例えば、接続配線7、第1の絶縁層6、及び、第6の絶縁層5上の全面に導電層を形成する。そして、所定の配線パターンに合わせて導電層上にレジストパターンを形成し、導電層をエッチングにより除去して、所定のパターンの配線8を形成する。
このように、上層配線8を形成することにより、上層配線8C1と上層配線8C2が、接続配線7を介して、第1の導電層3aと電気的に接続する。また、上層配線8B1と上層配線8B2が、接続配線7を介して、第2の導電層3bと電気的に接続する。上層配線8C1と上層配線8C2が、接続配線7を介して、第3の導電層3cと電気的に接続する。
例えば、接続配線7、第1の絶縁層6、及び、第6の絶縁層5上の全面に導電層を形成する。そして、所定の配線パターンに合わせて導電層上にレジストパターンを形成し、導電層をエッチングにより除去して、所定のパターンの配線8を形成する。
このように、上層配線8を形成することにより、上層配線8C1と上層配線8C2が、接続配線7を介して、第1の導電層3aと電気的に接続する。また、上層配線8B1と上層配線8B2が、接続配線7を介して、第2の導電層3bと電気的に接続する。上層配線8C1と上層配線8C2が、接続配線7を介して、第3の導電層3cと電気的に接続する。
以上の工程により、図1に示した抵抗素子20と、抵抗素子20を備えた半導体装置を製造することができる。
上述の半導体装置の製造方法は、抵抗値の異なる抵抗素子を半導体装置内に形成する場合において、まず、平坦化された絶縁層が形成されている基体上に導電層と絶縁層の積層の形成を数回繰り返し、連続的な積層構造を形成する。このとき、抵抗素子の基礎となる導電層として、それぞれの層において抵抗率の異なる導電層を積層する。
このため、上述の半導体装置の製造方法では、平坦化された絶縁層上に、導電層及び絶縁層を形成するため、半導体装置の層間構造に段差が発生せず、後の加工による導電層の残存の発生を防ぐことができる。
従って、従来の半導体装置の製造方法において問題となる、層間構造の段差部分における導電層の残存を解決することができる。そして、導電層と絶縁層とからなる積層構造を一括で加工することにより、段差の影響により発生するデバイスの不良等の歩留まり低下を抑制することができる。
このため、上述の半導体装置の製造方法では、平坦化された絶縁層上に、導電層及び絶縁層を形成するため、半導体装置の層間構造に段差が発生せず、後の加工による導電層の残存の発生を防ぐことができる。
従って、従来の半導体装置の製造方法において問題となる、層間構造の段差部分における導電層の残存を解決することができる。そして、導電層と絶縁層とからなる積層構造を一括で加工することにより、段差の影響により発生するデバイスの不良等の歩留まり低下を抑制することができる。
さらに、抵抗率の異なる導電層を積層することにより、接続する積層構造内の導電層を選択して接続配線を形成することにより、抵抗素子の抵抗値を制御することができる。このため、導電膜の膜比率のコントロール等を必要とせず、容易に抵抗素子の形成が可能となる。
また、抵抗素子を形成する導電層の各層の抵抗率が異なることから、接続する導電層により抵抗を大きく変えることができる。そして、抵抗素子の抵抗値は、各導電層の抵抗率のみで決められることから、合成抵抗を用いる場合のような抵抗値バラツキが発生せず、抵抗値を精度よく再現することができる。
また、抵抗素子を形成する導電層の各層の抵抗率が異なることから、接続する導電層により抵抗を大きく変えることができる。そして、抵抗素子の抵抗値は、各導電層の抵抗率のみで決められることから、合成抵抗を用いる場合のような抵抗値バラツキが発生せず、抵抗値を精度よく再現することができる。
また、上述の本実施の形態の半導体装置の製造方法は、半導体基体上に形成した導電層と絶縁層の積層構造を、一括でエッチングすることにより抵抗素子を形成する。
このため、異なる抵抗率を有する導電層の加工を、一つの工程のエッチングでおこなうことにより、抵抗値の違う抵抗素子の形成において、二つ以上の導電層を使用する際に、抵抗素子の加工のために必要となる、ウエーハ上に回路パターンを露光するための使用するフォトマスクを、複数枚使用する必要がなくなる。従って、抵抗素子を形成する毎に、ウエーハ上に回路パターンを露光するための使用するフォトマスクの数を削減することができ、半導体装置を製造するための工程数を削減することができる。
このため、異なる抵抗率を有する導電層の加工を、一つの工程のエッチングでおこなうことにより、抵抗値の違う抵抗素子の形成において、二つ以上の導電層を使用する際に、抵抗素子の加工のために必要となる、ウエーハ上に回路パターンを露光するための使用するフォトマスクを、複数枚使用する必要がなくなる。従って、抵抗素子を形成する毎に、ウエーハ上に回路パターンを露光するための使用するフォトマスクの数を削減することができ、半導体装置を製造するための工程数を削減することができる。
さらに、導電層と絶縁層の積層構造を全て形成した後加工することにより、加工処理等で発生するエッチング副生成物の付着や、導電層表面の酸化等による、導電層表面の状態の変化を抑制することができる。このため、デバイスの不良や特性変動を抑制することができる。また、抵抗素子を、導電層及び絶縁層による積層構造の形成と、積層構造の加工による抵抗素子の形成を、一連の処理工程で行うことにより、外気による酸化の影響を無くすことができる。
また、上述の本実施の形態の半導体装置の製造方法は、導電層と電気的に接続する接続配線を形成する開孔部の側面に絶縁層を形成する。
この構成により、開孔部を形成することで、この開孔部の側面に露出する抵抗素子の導電層を、絶縁層で覆うことができる。このため、抵抗素子の抵抗値が、目的とする導電層以外の導電層から影響を受けることがなくなる。従って、上述の製造方法による抵抗素子は、導電層を単層で形成した場合の抵抗素子の抵抗設計と、同様に設計することが可能となる。
この構成により、開孔部を形成することで、この開孔部の側面に露出する抵抗素子の導電層を、絶縁層で覆うことができる。このため、抵抗素子の抵抗値が、目的とする導電層以外の導電層から影響を受けることがなくなる。従って、上述の製造方法による抵抗素子は、導電層を単層で形成した場合の抵抗素子の抵抗設計と、同様に設計することが可能となる。
3.半導体装置の他の実施の形態
次に、本発明の半導体装置の他の実施の形態について図面を用いて説明する。なお、以下の説明において図1と同一の構成には同一の符号を付して、詳細な説明は省略する。
次に、本発明の半導体装置の他の実施の形態について図面を用いて説明する。なお、以下の説明において図1と同一の構成には同一の符号を付して、詳細な説明は省略する。
図4及び図5は、図1に示した抵抗素子を備える半導体装置において、抵抗素子の形状を図1に示した形状と異なる形状にした場合の、抵抗素子の半導体装置の上層配線側から見た形状を示す図である。なお、図4及び図5において、抵抗素子の積層構造や、接続配線の構成等の図4及び図5に記載していない構成は、図1に示した半導体装置の構成と同様の構成とする。また、図4及び図5において、抵抗素子を覆う第6の絶縁層、抵抗素子が形成される半導体基体、及び、第5の絶縁層の構成は、記載を省略する。
図4に示す抵抗素子20では、それぞれ抵抗長さの異なる抵抗素子21、抵抗素子22、及び、抵抗素子23を備える。そして、抵抗素子21は、第1の導電層に電気的に接続する上層配線8C1,8C2を備える。また、抵抗素子22は、第2の導電層に電気的に接続する上層配線8B1,8B2を備え、抵抗素子23は、第3の導電層に電気的に接続する上層配線8A1,8A2を備える。
図4に示すように、抵抗素子20として、抵抗長さが異なる複数の抵抗素子21,22,23を組み合わせることができる。
抵抗素子の抵抗値は、導電層の抵抗率と、導電層の抵抗長さに比例するため、それぞれ抵抗長さの異なる抵抗素子を形成すれば、より多くの抵抗値を選択することが可能な抵抗素子を形成することができる。
例えば、図4に示した抵抗素子20の形状では、抵抗率のことなる3種類の導電層と、抵抗長さの異なる3種類の抵抗素子21,22,23を備えるため、最大で9種類の異なる抵抗値を選択することが可能となる。
抵抗素子の抵抗値は、導電層の抵抗率と、導電層の抵抗長さに比例するため、それぞれ抵抗長さの異なる抵抗素子を形成すれば、より多くの抵抗値を選択することが可能な抵抗素子を形成することができる。
例えば、図4に示した抵抗素子20の形状では、抵抗率のことなる3種類の導電層と、抵抗長さの異なる3種類の抵抗素子21,22,23を備えるため、最大で9種類の異なる抵抗値を選択することが可能となる。
また、図5に示す抵抗素子のパターンでは、上層配線が、接続配線を介して導電層と接続する位置、つまり、接続配線を形成するための開孔部を形成する位置は、抵抗素子20内において、任意の位置とすることができる。例えば、図5に示すように、第3の導電層に接続する上層配線8A1,8A2と、第2の導電層に接続する上層配線8B1,8B2、及び、第1の導電層に接続する上層配線8C1,8C2を、それぞれ平行に形成することもできる。
半導体装置の構成を上述の図4及び図5に示す構成とした場合にも、第1〜第3の導電層を、それぞれ異なる抵抗率を有する導電膜とし、接続配線が接続する導電層を、第1〜第3の導電層の何れから選択して配線接続することができる。そして、抵抗素子の抵抗値を第1〜第3の導電層の何れかにより決められる抵抗値とすることができる。
このため、半導体装置内に異なる抵抗値の抵抗素子を複数形成する際に、抵抗長さを極端に変える必要がなく、また、断面積を小さくする必要がない。さらに、一つの抵抗素子から、複数の抵抗値を得ることができるため、必要とする抵抗値毎に異なる抵抗率を有する導電層を用い抵抗素子を形成する必要がなくなる。このため、半導体装置を製造するための工程数を削減することができる。
このため、半導体装置内に異なる抵抗値の抵抗素子を複数形成する際に、抵抗長さを極端に変える必要がなく、また、断面積を小さくする必要がない。さらに、一つの抵抗素子から、複数の抵抗値を得ることができるため、必要とする抵抗値毎に異なる抵抗率を有する導電層を用い抵抗素子を形成する必要がなくなる。このため、半導体装置を製造するための工程数を削減することができる。
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
1,31 半導体基体、2 第5の絶縁層、3,33,35,37 導電層、3a 第1の導電層、3b 第2の導電層、3c 第3の導電層、4,32,34,36,38,39 絶縁層、4a 第1の絶縁層、4b 第2の絶縁層、4c 第3の絶縁層、5 第6の絶縁層、6 第4の絶縁層、7,41 接続配線、8,8A1,8A2,8B1,8B2,8C1,8C2,42 上層配線、10,51,52,53 レジストパターン、11,11a,11b,11c,40 開孔部、15 加工面、20,21,22,23 抵抗素子、104 第2のポリシリコン層、105 W−プラグ、106 ポリシリコンの酸化層
Claims (9)
- 半導体基体と、
前記半導体基体上に形成され、抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子と、
前記抵抗素子に設けられた開孔部と、
前記開孔部内に形成され、前記複数の導電層の何れか一層と接続する接続配線と
前記接続配線の側面に形成される絶縁層と
を備える半導体装置。 - 前記複数の導電層が、それぞれ異なる抵抗率を有する材料により形成されている請求項1記載の半導体装置。
- 前記抵抗素子を覆って絶縁層が形成されている請求項1記載の半導体装置。
- 前記接続配線の側面に形成される絶縁層が、前記抵抗素子を覆う絶縁層と同じ層である請求項3記載の半導体装置。
- 半導体基体上に、導電層と絶縁層とを繰り返し形成し、積層構造を形成する工程と、
前記積層構造を所定のパターンに加工して抵抗素子を形成する工程と、
前記抵抗素子の配線接続部分に開孔部を形成する工程と、
前記開孔部の側面に絶縁層を形成する工程と、
前記開孔部内に接続配線を形成する工程と、
を備える半導体装置の製造方法。 - 前記積層構造を形成する工程において、前記導電層と前記絶縁層を連続処理で形成する請求項5記載の半導体装置の製造方法。
- 原子層堆積成膜法により、前記導電層と前記絶縁層を連続処理で形成する請求項6記載の半導体装置の製造方法。
- 前記積層構造を所定のパターンに加工して抵抗素子を形成する工程において、複数の前記導電層及び絶縁層の加工を一度の工程で行う請求項5記載の半導体装置の製造方法。
- 前記開孔部の側面に絶縁層を形成する工程が、前記開孔部の側面、前記開孔部の底部、及び、前記抵抗素子の全面に絶縁層を形成する工程と、前記開孔部の底部、及び、前記抵抗素子の全面に形成した前記絶縁層を除去する工程とからなる請求項5記載の半導体装置の製造方法。
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-
2008
- 2008-07-18 JP JP2008187840A patent/JP2010027874A/ja active Pending
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