KR101669382B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

기판에 복수의 종류의 저항체를 구비한 반도체 장치의 제조 공정수를 종래보다도 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 반도체 장치(1)는, 기판(10) 상에 형성한 제1 금속 배선층(11)과, 제1 금속 배선층(11) 상에 형성한 층간 절연막(12)과, 층간 절연막(12) 상에 형성한 제2 금속 배선층(23)과, 제1 금속 배선층(11)과 제2 금속 배선층(23) 사이에 형성한 제1 저항 금속막(14a), 제1 저항 금속막(14a) 상에 형성한 제1 절연막(15a) 및 제1 절연막(15a) 상에 형성한 제2 저항 금속막(16a)을 갖는 제1 저항체와, 제1 금속 배선층(11)과 제2 금속 배선층(23) 사이에 형성한 제1 저항 금속막(14b), 제1 저항 금속막(14b) 상에 형성한 제1 절연막(15b) 및 제1 절연막(15b) 상에 형성한 제2 저항 금속막(16b)을 갖는 제2 저항체를 구비하고 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 동일 기판에 복수의 종류의 저항체를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
저항값의 주파수 의존성과 저항 온도 계수가 작고, 실장·사용시의 열에 대해서도 안정된 저항체로서, 질화탄탈(TaN)을 포함하는 저항체(이하, 「TaN 저항체」라고도 함)가 알려져 있다. 그리고, 이 TaN 저항체를 구비한 반도체 장치에는, 예를 들어 특허문헌 1에 기재된 것이 있다. 또한, 이 특허문헌 1에는, 상기 반도체 장치의 제조 방법도 기재되어 있다.
일본 특허 공개 제2009-302082호 공보
그러나, 종래, 다른 2종류의 저항체를 형성할 때는, 다른 층에 각각의 저항체를 형성하기 때문에, 제조 공정이 복잡하였다. 예를 들어, 기판 상에 제1 배선층, 제1 층간 절연층, 제2 배선층, 제2 층간 절연층, 제3 배선층이 형성되고, 제1 층간 절연층에 제2 배선층과 접속되는 제1 저항체를 형성하고, 제2 층간 절연층에 제3 배선층과 접속되는 제2 저항체를 형성하는 구성이며, 제1 저항체로부터 제2 저항체로 변경하는 경우에는, 마스크를 모두 교체할 필요가 있었다.
또한, 동일 기판에 복수의 종류의 저항체를 구비한 반도체 장치를, 특허문헌 1에 기재된 제조 방법(종래 기술)으로 제조하는 경우에는, 저항체의 종류별로 마스크를 형성하고, 그 때마다 에칭을 실시할 필요가 있다. 예를 들어, 2종류의 금속 박막 저항체를 구비한 반도체 장치를 종래 기술로 제조하는 경우에는, 금속 박막 저항체의 종류별로 2종류의 마스크를 형성할 필요가 있다. 그리고, 그 때마다 에칭을 실시하여, 목적으로 하는 반도체 장치를 제조할 필요가 있다. 이와 같이, 종래 기술에는, 동일 기판에 복수의 종류의 저항체를 구비한 반도체 장치를 제조하는 경우에 제조 공정의 수가 많아진다고 하는 과제가 있다.
본 발명은, 이러한 사정에 비추어 이루어진 것이며, 동일 기판에 복수의 종류의 저항체를 구비한 반도체 장치의 제조 공정의 수를, 종래 기술과 비교하여 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 형태는, 반도체 기판 상에 형성된 제1 금속 배선층과, 상기 제1 금속 배선층 상에 형성된 층간 절연막과, 상기 층간 절연막 상에 형성된 제2 금속 배선층과, 상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 제1 저항 금속막, 상기 제1 저항 금속막 상에 형성된 제1 절연막 및 상기 제1 절연막 상에 형성되고, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 갖는 제1 저항체와, 상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 제3 저항 금속막, 상기 제3 저항 금속막 상에 형성된 제2 절연막 및 상기 제2 절연막 상에 형성되고, 상기 제3 저항 금속막과 시트 저항이 다른 제4 저항 금속막을 갖는 제2 저항체를 구비하고, 상기 제1 저항 금속막과 상기 제3 저항 금속막은, 동일한 재료로 형성된 막이며, 상기 제2 저항 금속막과 상기 제4 저항 금속막은, 동일한 재료로 형성된 막인 반도체 장치이다.
또한, 상기한 반도체 장치에 있어서, 상기 제1 저항체는, 상기 제2 저항 금속막과 상기 제2 금속 배선층과는 접속되지 않고, 상기 제1 저항 금속막과 상기 제1 금속 배선층이 접속되는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치에 있어서, 상기 제2 저항체는, 상기 제3 저항 금속막과 상기 제1 금속 배선층과는 접속되지 않고, 상기 제4 저항 금속막과 상기 제2 금속 배선층이 접속됨으로써 구성되는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치에 있어서, 상기 제1 저항 금속막과 상기 제3 저항 금속막이 동일층에 형성되고, 상기 제1 절연막과 상기 제2 절연막이 동일층에 형성되고, 상기 제2 저항 금속막과 상기 제4 저항 금속막이 동일층에 형성되는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치에 있어서, 상기 층간 절연막은, 제1 층간 절연막과, 상기 제1 층간 절연막의 상층에 형성된 제2 층간 절연막을 갖고, 상기 제1 저항 금속막 및 상기 제3 저항 금속막은, 상기 제1 층간 절연막 상에 형성되는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치에 있어서, 상기 제2 저항 금속막 및 상기 제4 저항 금속막 상에, 제3 절연막이 형성되는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치에 있어서, 상기 제1 저항체는, 상기 제1 저항 금속막과 상기 제1 금속 배선층이 하부 금속 플러그로 접속됨으로써 구성되고, 상기 제2 저항체는, 상기 제4 저항 금속막과 상기 제2 금속 배선층이 상부 금속 플러그로 접속됨으로써 구성되는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치에 있어서, 상기 제1 저항 금속막 및 상기 제3 저항 금속막이, 질화티탄 또는 질화탄탈을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나이며, 상기 제2 저항 금속막 및 상기 제4 저항 금속막이, 상기 제1 저항 금속막 및 상기 제2 저항 금속막과는 시트 저항이 다른 질화티탄 또는 질화탄탈을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나인 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치에 있어서, 상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 하부 금속막, 상기 하부 금속막 상에 형성된 용량 절연막 및 상기 용량 절연막 상에 형성되고, 상기 하부 금속막과 시트 저항이 다른 상부 금속막을 갖는 용량 소자를 더 구비하고, 상기 용량 소자는, 상기 하부 금속막과 상기 제1 금속 배선층이 접속되고, 상기 상부 금속막과 상기 제2 금속 배선층이 접속됨으로써 구성되는 것을 특징으로 해도 된다.
또한, 본 발명의 다른 형태는, 반도체 기판 상에 형성된 하부 배선층과 상부 배선층 사이에 형성된, 제1 저항 금속막, 상기 제1 저항 금속막 상에 형성된 제1 절연막 및 상기 제1 절연막 상에 형성되고, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 갖는 제1 저항체와, 반도체 기판 상에 형성된 하부 배선층과 상부 배선층 사이에 형성된, 제3 저항 금속막, 상기 제3 저항 금속막 상에 형성된 제2 절연막 및 상기 제2 절연막 상에 형성되고, 상기 제3 저항 금속막과 시트 저항이 다른 제4 저항 금속막을 갖는 제2 저항체를 구비하고, 상기 제1 저항체는, 상기 제2 저항 금속막과 상기 상부 배선층과는 상부 금속 플러그로 접속되지 않고, 상기 제1 저항 금속막과 상기 하부 배선층이 하부 금속 플러그로 접속되고, 상기 제2 저항체는, 상기 제3 저항 금속막과 상기 하부 배선층과는 하부 금속 플러그로 접속되지 않고, 상기 제4 저항 금속막과 상기 상부 배선층이 상부 금속 플러그로 접속되는 반도체 장치이다.
또한, 본 발명의 다른 형태는, 제1 영역에 형성된 제1 저항체와, 제2 영역에 형성된 제2 저항체를 동일 기판에 구비하는 반도체 장치의 제조 방법이며, 기판 상에, 제1 금속 배선층을 형성하는 공정과, 상기 기판 상에, 상기 제1 금속 배선층을 덮는 제1 층간 절연막을 형성하는 공정과, 상기 제1 영역에, 상기 제1 층간 절연막을 관통하여 상기 제1 금속 배선층에 접속하는 제1 금속 플러그를 형성하는 공정과, 상기 제1 층간 절연막 상에, 제1 저항 금속막을 형성하는 공정과, 상기 제1 저항 금속막 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 형성하는 공정과, 상기 제2 저항 금속막 상에, 제2 절연막을 형성하는 공정과, 상기 제1 영역과 상기 제2 영역 이외의 영역에 형성된, 상기 제1 저항 금속막과 상기 제1 절연막과 상기 제2 저항 금속막과 상기 제2 절연막을 에칭하여, 상기 제1 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제1 저항체를, 상기 제2 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제2 저항체를, 동시에 형성하는 공정과, 상기 제1 층간 절연막 상에, 상기 제1 저항체와 상기 제2 저항체를 덮는 제2 층간 절연막을 형성하는 공정과, 상기 제2 영역에, 상기 제2 층간 절연막의 표면에 노출되고, 또한, 상기 제2 저항 금속막에 접속하는 제2 금속 플러그를 형성하는 공정과, 상기 제2 층간 절연막 상에, 상기 제2 금속 플러그에 접속하는 제2 금속 배선층을 형성하는 공정을 갖는 반도체 장치의 제조 방법이다.
또한, 상기한 반도체 장치의 제조 방법에 있어서, 상기 제1 저항체는, 상기 제2 저항 금속막과 상기 제2 금속 배선층과는 접속되지 않고, 상기 제1 저항 금속막과 상기 제1 금속 배선층이 상기 제1 금속 플러그로 접속됨으로써 구성되고, 상기 제2 저항체는, 상기 제1 저항 금속막과 상기 제1 금속 배선층과는 접속되지 않고, 상기 제2 저항 금속막과 상기 제2 금속 배선층이 상기 제2 금속 플러그로 접속됨으로써 구성되는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치의 제조 방법에 있어서, 상기 제2 절연막을 형성하는 공정 후이며 상기 제1 저항체와 상기 제2 저항체를 동시에 형성하는 공정 전에, 상기 제2 절연막 상의 상기 제1 영역과 상기 제2 영역에, 하드 마스크를 각각 형성하는 공정을 더 구비하고, 상기 하드 마스크를 사용하여, 상기 에칭을 행하는 것을 특징으로 해도 된다.
또한, 본 발명의 다른 형태는, 제1 영역에 형성된 제1 저항체와, 제2 영역에 형성된 제2 저항체와, 제3 영역에 형성된 용량 소자를 동일 기판에 구비하는 반도체 장치의 제조 방법이며, 기판 상에 제1 금속 배선층을 형성하는 공정과, 상기 기판 상에, 상기 제1 금속 배선층을 덮는 제1 층간 절연막을 형성하는 공정과, 상기 제1 영역과 상기 제3 영역에, 상기 제1 층간 절연막을 관통하여 상기 제1 금속 배선층에 접속하는 제1 금속 플러그를 각각 형성하는 공정과, 상기 제1 층간 절연막 상에, 제1 저항 금속막을 형성하는 공정과, 상기 제1 저항 금속막 상에, 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 형성하는 공정과, 상기 제2 저항 금속막 상에, 제2 절연막을 형성하는 공정과, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 이외의 영역에 형성된, 상기 제1 저항 금속막과 상기 제1 절연막과 상기 제2 저항 금속막과 상기 제2 절연막을 에칭하여, 상기 제1 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제1 저항체를, 상기 제2 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제2 저항체를, 상기 제3 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 용량 소자를, 동시에 형성하는 공정과, 상기 제1 층간 절연막 상에, 상기 제1 저항체와 상기 제2 저항체와 상기 용량 소자를 덮는 제2 층간 절연막을 형성하는 공정과, 상기 제2 영역과 상기 제3 영역에, 상기 제2 층간 절연막의 표면에 노출되고 상기 제2 저항 금속막에 접속하는 제2 금속 플러그를 각각 형성하는 공정과, 상기 제2 층간 절연막 상에 상기 제2 금속 플러그에 접속하는 제2 금속 배선층을 형성하는 공정을 갖는 반도체 장치의 제조 방법이다.
상기 제2 절연막을 형성하는 공정 후이며 상기 제1 저항체와 상기 제2 저항체와 상기 용량 소자를 동시에 형성하는 공정 전에, 상기 제2 절연막 상의 상기 제1 영역과 상기 제2 영역과 상기 제3 영역에, 하드 마스크를 각각 형성하는 공정을 더 구비하고, 상기 하드 마스크를 사용하여, 상기 에칭을 행하는 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치의 제조 방법에 있어서, 상기 에칭에 사용하는 에칭 가스를 할로겐계 가스로 한 것을 특징으로 해도 된다.
또한, 상기한 반도체 장치의 제조 방법에 있어서, 상기 제1 저항 금속막이, 질화티탄 또는 질화탄탈을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나이며, 상기 제2 저항 금속막이, 상기 제1 저항 금속막과는 시트 저항이 다른 질화티탄 또는 질화탄탈을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나인 것을 특징으로 해도 된다.
본 발명에 따르면, 하부 금속 플러그와 상부 금속 플러그의 위치를 변경함으로써, 제1 저항체의 저항값을 취출할지, 제2 저항체의 저항값을 취출할지를 용이하게 변경하는 것이 가능하다.
또한, 제1 층간 절연막 상에, 제1 저항 금속막과 제1 절연막과 제2 저항 금속막과 제2 절연막을 순서대로 적층하고, 이 적층한 구조체 상의 제1 영역과 제2 영역에 1종류의 마스크를 형성하고 있다. 그리고, 이 마스크를 사용하여 상기 구조체를 1회의 에칭으로, 제1 영역에 제1 저항체를 형성함과 함께 제2 영역에 제2 저항체를 형성하고 있다.
이로 인해, 종래 기술과 같이, 제1 저항체와 제2 저항체의 2종류의 저항체를 동일 기판에 형성할 때에, 저항체의 종류별로 마스크를 형성하고, 그 때마다 에칭을 실시할 필요가 없다. 따라서, 본 발명이면, 동일 기판에 복수의 종류의 저항체를 구비한 반도체 장치를 제조하는 경우여도, 그 반도체 장치의 제조 공정의 수를 종래 기술과 비교하여 저감할 수 있다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치의 구조를 나타내는 단면도이다.
도 2는 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 단면도이다(그 1).
도 3은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 단면도이다(그 2).
도 4는 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 단면도이다(그 3).
도 5는 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 단면도이다(그 4).
도 6은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 단면도이다(그 5).
도 7은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법의 플로우를 나타내는 도면이다.
이하, 본 발명의 실시 형태에 관한 반도체 장치 및 그 제조 방법에 대해, 도 1 내지 도7을 참조하면서 설명한다.
(반도체 장치)
도 1은, 본 발명의 실시 형태에 관한 반도체 장치의 구조를 나타내는 단면도이다. 본 실시 형태에 관한 반도체 장치(1)에는, 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 3개의 형성부가 가상적으로 설치되어 있다. 이들 형성부는, 도 1에 있어서 파선으로 나타내어져 있다. 이하, 제1 저항체 형성부(A)에는 제1 저항 소자(R1)가 형성되어 있고, 제2 저항체 형성부(B)에는 제2 저항 소자(R2)가 형성되어 있고, 용량 소자 형성부(C)에는 용량 소자(C1)가 형성되어 있는 반도체 장치(1)의 구조에 대하여 설명한다.
반도체 장치(1)는, 기판(10)과, 하부 배선층(11a, 11c, 11d)과, 제1 층간 절연막(12)과, 하부 금속 플러그(13a, 13c)와, 제1 저항 금속막(14a∼14c)과, 제1 절연막(15a∼15c)과, 제2 저항 금속막(16a∼16c)과, 제2 절연막(17a∼17c)과, 하드 마스크(18a∼18c)와, 제2 층간 절연막(20)과, 상부 금속 플러그(21b, 21c)와, 금속 플러그(22)와, 상부 배선층(23b∼23d)을 구비한 반도체 장치이다. 이하, 이 반도체 장치(1)의 구조의 상세에 대해 설명한다. 또한, 상술한 제1 저항 금속막(14a∼14c)은 본원의 「제1 저항 금속막」, 「제3 저항 금속막」에 상당하는 것이며, 제2 저항 금속막(16a∼16c)은, 본원의 「제2 저항 금속막」, 「제4 저항 금속막」에 상당하는 것이다. 또한, 「제1 저항 금속막」에 상당하는 저항 금속막과, 「제3 저항 금속막」에 상당하는 저항 금속막은 동일한 재료로 형성된 막이다. 또한, 「제2 저항 금속막」에 상당하는 저항 금속막과, 「제4 저항 금속막」에 상당하는 저항 금속막은 동일한 재료로 형성된 막이다.
(기판)
기판(10)은, 절연성을 구비한 기판이다. 기판(10)은 절연성을 구비하고 있으면 되고, 그 재질은 특별히 한정되는 것은 아니다. 예를 들어, 기판(10)으로서 산화규소(SiO) 기판을 사용할 수 있다.
(하부 배선층)
기판(10) 상에는 하부 배선층(11a, 11c, 11d)이 형성되어 있다. 하부 배선층(11a)은 제1 저항체 형성부(A)에 형성된 한 쌍의 하부 배선층이며, 하부 배선층(11c)은 용량 소자 형성부(C)에 형성된 한 쌍의 하부 배선층이며, 하부 배선층(11d)은 도면 좌측에 단독으로 형성된 하부 배선층이다. 하부 배선층(11a, 11c)은 후술하는 제1 저항 금속막(14a, 14c)에 전류를 흘리기 위해 사용되는 배선층이며, 하부 배선층(11d)은 상하층 간에서의 도통을 확보하기 위해 사용되는 배선층이다.
하부 배선층(11a, 11c, 11d)은, 도 1의 도면 앞쪽으로부터 도면 안쪽을 향해 연장되는 배선층이며, 그 형상은 예를 들어 평판 형상이다. 또한, 하부 배선층(11a, 11c, 11d)의 각각의 사이즈는 대략 동일하다. 하부 배선층(11a, 11c, 11d)은 도전성을 구비하고 있으면 되고, 그 재질은 특별히 한정되는 것은 아니다. 예를 들어, 하부 배선층(11a, 11c, 11d)으로서 알루미늄(Al) 배선층을 사용할 수 있다.
(제1 층간 절연막 및 제2 층간 절연막)
하부 배선층(11a, 11c, 11d)이 형성된 기판(10) 상에는, 하부 배선층(11a, 11c, 11d)을 덮는 제1 층간 절연막(12)이 형성되어 있다. 또한, 제1 층간 절연막(12) 상에는, 후술하는 제1 저항 금속막(14a∼14c)과, 제1 절연막(15a∼15c)과, 제2 저항 금속막(16a∼16c)과, 제2 절연막(17a∼17c)과, 하드 마스크(18a∼18c)를 덮는 제2 층간 절연막(20)이 형성되어 있다. 이 제1 층간 절연막(12)과 제2 층간 절연막(20)은, 반도체 장치(1) 내의 도통 부분끼리를 전기적으로 절연하기 위한 절연막이다.
제1 층간 절연막(12)과 제2 층간 절연막(20)은 각각 절연성을 구비하고 있으면 되고, 그 재질은 특별히 한정되는 것은 아니다. 예를 들어, 제1 층간 절연막(12)과 제2 층간 절연막(20)의 양쪽을 SiO로 형성해도 된다.
(제1 저항 금속막 및 제2 저항 금속막)
반도체 장치(1)는, 제1 저항 금속막(14a∼14c)과, 제2 저항 금속막(16a∼16c)을 구비하고 있다. 제1 저항 금속막(14a∼14c)은, 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 각 형성부의 제1 층간 절연막(12) 상에 형성된 저항 금속막이다.
이 제1 저항 금속막(14a∼14c) 상에는 후술하는 제1 절연막(15a∼15c)이 형성되어 있고, 제2 저항 금속막(16a∼16c)은, 이 제1 절연막(15a∼15c) 상에 형성되어 있다. 또한, 제1 저항체 및 제2 저항체에 있어서, 제1 저항 금속막(14a∼14c)과 제2 저항 금속막(16a∼16c)은, 전류를 흘렸을 경우에 각각 저항 소자로서 기능할 수 있는 것이다. 또한, 용량 소자에 있어서, 제1 저항 금속막(14a∼14c)과 제2 저항 금속막(16a∼16c)은, 각각 하부 전극과 상부 전극으로서 기능할 수 있는 것이다.
제1 저항 금속막(14a∼14c)과 제2 저항 금속막(16a∼16c)은, 도 1의 도면 앞쪽으로부터 도면 안쪽을 향해 연장되어 있고, 그 형상은 예를 들어 박막 형상이다. 또한, 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 각 형성부에 있어서, 제1 저항 금속막(14a∼14c)의 막 두께는 대략 균일하게 되어 있다. 또한, 제2 저항 금속막(16a∼16c)의 막 두께도 대략 균일하게 되어 있다. 또한, 제1 저항 금속막(14a∼14c)의 막 두께는, 제2 저항 금속막(16a∼16c)의 막 두께와 동일해도 되고, 달라도 된다.
제1 저항 금속막(14a∼14c)과 제2 저항 금속막(16a∼16c)은, 시트 저항이 다른 저항 금속으로 이루어진다. 그 재질은, 특별히 한정되는 것은 아니다. 또한, 제1 저항 금속막(14a∼14c)을 구성하는 막의 종류(막종)는, 제2 저항 금속막(16a∼16c)의 막종과 동일해도 되고, 달라도 된다. 예를 들어, 제1 저항 금속막(14a∼14c)의 일 형태는 질화티탄(이하, 「TiN」이라고도 함)을 포함하는 저항 금속막(이하, 「TiN 저항 금속막」이라고도 함)이며, 제2 저항 금속막(16a∼16c)의 일 형태는 TaN 저항 금속막이다. 보다 구체적으로는, 제1 저항 금속막(14a∼14c)과 제2 저항 금속막(16a∼16c)은, 예를 들어, TiN 또는 TaN을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나로 형성된 막이다.
(제1 절연막 및 제2 절연막)
반도체 장치(1)는, 제1 절연막(15a∼15c)과, 제2 절연막(17a∼17c)을 구비하고 있다. 제1 절연막(15a∼15c)은, 제1 저항 금속막(14a∼14c)의 상면을 덮도록 하여 형성된 절연막이다. 또한, 제2 절연막(17a∼17c)은, 제2 저항 금속막(16a∼16c)의 상면을 덮도록 하여 형성된 절연막이다. 제1 절연막(15a∼15c)과 제2 절연막(17a∼17c)은, 상술한 제1 저항 금속막(14a∼14c)과 제2 저항 금속막(16a∼16c)의 표면을 보호함과 함께 저항체 형성시의 마스크로 되는 절연막이다.
제1 절연막은, 제1 저항체 및 제2 저항체에 있어서, 제1 저항 금속막과 제2 저항 금속막을 전기적으로 절연한다. 또한, 용량 소자에 있어서, 용량 절연막으로서 기능한다.
제1 절연막(15a∼15c)과 제2 절연막(17a∼17c)은, 도 1의 도면 앞쪽으로부터 도면 안쪽을 향해 연장되는 막이며, 그 형상은 예를 들어 평판 형상이다. 또한, 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 각 형성부에 있어서, 제1 절연막(15a∼15c)의 막 두께는 대략 균일하게 되어 있다. 또한, 제2 절연막(17a∼17c)의 막 두께도 대략 균일하게 되어 있다. 또한, 제1 절연막(15a∼15c)의 막 두께는, 제2 절연막(17a∼17c)의 막 두께와 동일해도 되고, 달라도 된다.
예를 들어, 제1 저항 금속막(14a∼14c)으로서 TiN 저항 금속막을 형성하고, 제2 저항 금속막(16a∼16c)으로서 TaN 저항 금속막을 형성한 경우에는, 제1 절연막(15a∼15c)과 제2 절연막(17a∼17c)을 질화규소(이하, 「SiN」이라고도 함)를 포함하는 절연막으로 형성해도 된다. 또한, 제1 절연막(15a∼15c)의 막종은, 제2 절연막(17a∼17c)의 막종과 동일해도 되고, 달라도 된다.
(하드 마스크)
하드 마스크(18a∼18c)는, 제2 절연막(17a∼17c)의 상면을 덮도록 하여 형성된 마스크이다. 이 하드 마스크(18a∼18c)는, 상술한 제1 저항 금속막(14a∼14c)과, 제2 저항 금속막(16a∼16c)과, 제1 절연막(15a∼15c)과, 제2 절연막(17a∼17c)을 형성할 때의 마스크이다.
하드 마스크(18a∼18c)는, 도 1의 도면 앞쪽으로부터 도면 안쪽을 향해 연장되는 마스크이며, 그 형상은 예를 들어 직육면체이다. 하드 마스크(18a∼18c)는 절연막(17a∼17c)보다도 에칭 레이트가 빠르면 되고, 그 재질은 특별히 한정되는 것은 아니다. 예를 들어, 하드 마스크(18a∼18c)로서 SiO를 포함하는 마스크를 사용할 수 있다.
(금속 플러그)
반도체 장치(1)는, 하부 금속 플러그(13a, 13c)와, 상부 금속 플러그(21b, 21c)와, 금속 플러그(22)를 구비하고 있다. 하부 금속 플러그(13a)는 하부 배선층(11a)과 제1 저항 금속막(14a)을 접속하는 한 쌍의 금속 플러그이며, 하부 금속 플러그(13c)는 하부 배선층(11c)과 제1 저항 금속막(14c)을 접속하는 한 쌍의 금속 플러그이다.
또한, 상부 금속 플러그(21b)는, 후술하는 상부 배선층(23b)과 제2 저항 금속막(16b)을 접속하는 한 쌍의 금속 플러그이다. 또한, 상부 금속 플러그(21c)는, 후술하는 상부 배선층(23c)과 제2 저항 금속막(16c)을 접속하는 한 쌍의 금속 플러그이다. 또한, 금속 플러그(22)는, 후술하는 상부 배선층(23d)과 하부 배선층(11d)을 접속하는 금속 플러그이다.
상술한 바와 같이, 하부 금속 플러그(13a, 13c)는, 제1 층간 절연막(12)을 도면 상하 방향으로 관통하고, 제1 저항 금속막(14a, 14c)에 전류를 흘리기 위해 사용되는 금속 플러그이다. 또한, 상부 금속 플러그(21b, 21c)는, 제2 층간 절연막(20)과 하드 마스크(18b, 18c)와 제2 절연막(17b, 17c)을 도면 상하 방향으로 관통하고, 제2 저항 금속막(16b, 16c)에 전류를 흘리기 위해 사용되는 금속 플러그이다. 또한, 금속 플러그(22)는, 제1 층간 절연막(12)과 제2 층간 절연막(20)을 도면 상하 방향으로 관통하고, 상하층 간에서의 도통을 확보하기 위해 사용되는 금속 플러그이다.
하부 금속 플러그(13a, 13c)와 상부 금속 플러그(21b, 21c)는 예를 들어 직육면체를 한 금속 플러그이며, 하부 금속 플러그(13a, 13c)와 상부 금속 플러그(21b, 21c)의 각각의 사이즈는 대략 동일하다.
하부 금속 플러그(13a, 13c)와 상부 금속 플러그(21b, 21c)는, 각각 도전성을 구비한 물질로 형성되어 있으면, 동일한 물질로 형성되어 있어도 되고, 다른 물질로 형성되어 있어도 된다. 예를 들어, 하부 금속 플러그(13a, 13c)와 상부 금속 플러그(21b, 21c)의 양쪽을 텅스텐(W)으로 형성해도 된다. 또한, 「금속 플러그 」라 함은, 「비아」라고도 불리는 부재이다.
(상부 배선층)
제2 층간 절연막(20) 상에는 상부 배선층(23b, 23c, 23d)이 형성되어 있다. 이 상부 배선층(23b)은, 상부 금속 플러그(21b)에 접속하는 한 쌍의 상부 배선층이다. 또한, 상부 배선층(23c)은, 상부 금속 플러그(21c)에 접속하는 한 쌍의 상부 배선층이다. 또한, 상부 배선층(23d)은, 금속 플러그(22)에 접속하는 상부 배선층이다. 상부 배선층(23b, 23c)은, 제2 저항 금속막(16b, 16c)에 전류를 흘리기 위해 사용되는 배선층이다. 상부 배선층(23d)은, 상하층 간에서의 도통을 확보하기 위해 사용되는 배선층이다.
상부 배선층(23b∼23d)은 도전성을 구비하고 있으면 되고, 그 재질 등은 특별히 한정되는 것은 아니다. 예를 들어, 상부 배선층(23b∼23d)으로서 Al 배선층을 사용할 수 있다.
(제1 저항체)
상술한 바와 같이, 제1 저항체 형성부(A)에 형성된 제1 저항 금속막(14a)은, 하부 금속 플러그(13a)를 통해 하부 배선층(11a)에 접속되어 있기 때문에, 반도체 장치(1)에 있어서 제1 저항체로서 기능하는 것이다. 한편, 제1 저항체 형성부(A)에 형성된 제2 저항 금속막(16a)은, 전기적으로 절연된 상태에 있기 때문에, 반도체 장치(1)에 있어서 저항체로서 기능하지 않는, 소위 더미 저항체이다. 이와 같이, 제1 저항체 형성부(A)에는 제1 저항 금속막(14a)을 구비한 저항 소자(R1)가 형성되어 있다. 환언하면, 제1 저항체 형성부(A)에는, 반도체 장치(1)의 하부로부터 전류를 도입하는 타입의 저항 소자(R1)가 형성되어 있다.
(제2 저항체)
또한, 제2 저항체 형성부(B)에 형성된 제2 저항 금속막(16b)은, 상부 금속 플러그(21b)를 통해 상부 배선층(23b)에 접속되어 있기 때문에, 반도체 장치(1)에 있어서 제2 저항체로서 기능하는 것이다. 한편, 제2 저항체 형성부(B)에 형성된 제1 저항 금속막(14b)은, 전기적으로 절연된 상태에 있기 때문에, 반도체 장치(1)에 있어서 저항체로서 기능하지 않는, 소위 더미 저항체이다. 이와 같이, 제2 저항체 형성부(B)에는 제2 저항 금속막(16b)을 구비한 저항 소자(R2)가 형성되어 있다. 환언하면, 제2 저항체 형성부(B)에는, 반도체 장치(1)의 상부로부터 전류를 도입하는 타입의 저항 소자(R2)가 형성되어 있다.
(용량 소자)
또한, 용량 소자 형성부(C)에 형성된 제1 절연막(15c)은, 하부 금속 플러그(13c)를 통해 하부 배선층(11c)에 접속된 제1 저항 금속막(14c)과, 상부 금속 플러그(21c)를 통해 상부 배선층(23c)에 접속된 제2 저항 금속막(16c) 사이에 배치되어 있고, 용량막으로서 기능하는 것이다. 이로 인해, 용량 소자 형성부(C)에는, 제1 저항 금속막(하부 전극)(14c)과 제1 절연막(용량막)(15c)과 제2 저항 금속막(상부 전극)(16c)으로 구성된 용량 소자(C1)가 형성되어 있다. 환언하면, 이 용량 소자(C1)는, 저항 소자(R1)의 구조와 저항 소자(R2)의 구조를 조합하여 이루어지는 용량 소자이다.
본 실시 형태의 반도체 장치(1)에서는, 상술한 바와 같이, 상부 금속 플러그 또는 하부 금속 플러그의 위치를 변경함으로써, 제1 저항 금속막의 저항값을 취출할지, 제2 저항 금속막의 저항값을 취출할지를 용이하게 변경하는 것이 가능하다.
(반도체 장치의 제조 방법)
도 2∼도 6은, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법의 각 공정을 모식적으로 나타내는 단면도이다. 또한, 도 7은, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법의 플로우를 나타내는 도면이다.
이하, 본 발명의 실시 형태에 관한 반도체 장치(1)의 제조 방법의 각 공정에 대해 설명한다.
우선, 도 2의 (a)에 나타내는 바와 같이, 기판(10) 상의 제1 저항체 형성부(A)와 용량 소자 형성부(C)의 각 형성부에 하부 배선층(11a, 11c)을 형성함과 함께, 하부 배선층(11d)을 형성한다(S1). 하부 배선층(11a, 11c, 11d)은, 기판(10) 상에 금속막(도시하지 않음)을 형성한 후, 그 금속막을 패터닝함으로써 형성한다. 이 패터닝은, 공지된 기술을 이용할 수 있다. 예를 들어, 하부 배선층(11a, 11c, 11d)으로서 Al 배선층을 형성하는 경우에는, 기판(10) 상에 Al층을 형성한 후, 그 Al층을 포토리소그래피법과 드라이 에칭법을 이용하여 패터닝하여 형성한다. 또한, 상술한 하부 배선층은, 본원의 「제1 금속 배선층」에 상당한다.
다음으로, 도 2의 (b)에 나타내는 바와 같이, 하부 배선층(11a, 11c, 11d)을 형성한 기판(10) 상에 제1 층간 절연막(12)을 형성한다(S2). 제1 층간 절연막(12)의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 제1 층간 절연막(12)으로서 SiO막을 형성하는 경우에는, CVD(Chemical Vapor Deposition)법을 이용하여 형성한다. 또한, 도 2의 (b)는, 제1 층간 절연막(12)의 형성 후에, 그 표면을 평탄화한 상태를 나타내고 있다.
다음으로, 제1 저항체 형성부(A)와 용량 소자 형성부(C)의 각 형성부에, 제1 층간 절연막(12)을 관통하여 하부 배선층(11a, 11c)에 도달하는 제1 비아 홀을 1회의 에칭 공정으로 형성한다(도시하지 않음). 이 제1 비아 홀의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 제1 층간 절연막(12) 상이며 제1 비아 홀을 형성하는 영역 이외의 영역에 마스크(도시하지 않음)를 형성한 후에 에칭을 실시하여, 제1 비아 홀을 형성해도 된다.
다음으로, 상술한 바와 같이 하여 형성한 제1 비아 홀에 도전 재료를 충전하여, 도 2의 (c)에 나타내는 바와 같이, 하부 금속 플러그(13a, 13c)를 형성한다(S3). 또한, 도 2의 (c)는, 하부 금속 플러그(13a, 13c)의 형성 후에, 그 표면을 평탄화한 상태를 나타내고 있다. 또한, 상술한 하부 금속 플러그는, 본원의 「제1 금속 플러그」에 상당한다.
다음으로, 도 3의 (a)에 나타내는 바와 같이, 하부 금속 플러그(13a, 13c)를 형성한 제1 층간 절연막(12) 상에, 제1 저항 금속막(14a∼14c)용 또는 용량 소자의 하부 전극용의 제1 저항 금속막(14f)을 형성한다(S4). 제1 저항 금속막(14f)의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 제1 저항 금속막(14a∼14c)으로서 TiN 저항 금속막을 형성하는 경우에는, 제1 저항 금속막(14f)으로서 TiN막을 형성한다. 이 TiN막의 형성에는, 예를 들어 PVD(Physical Vapor Deposition)법이나 CVD법이나 ALD(Atomic Layer Deposition)법을 이용한다.
다음으로, 제1 저항 금속막(14f) 상에 제1 절연막(15a∼15c)용의 제1 절연막(15f)을 형성한다(S5). 제1 절연막(15f)의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 제1 절연막(15f)으로서 SiN막을 형성하는 경우에는, CVD법을 이용하여 형성한다.
다음으로, 제1 절연막(15f) 상에 제2 저항 금속막(16a∼16c)용 또는 용량 소자의 상부 전극용의 제2 저항 금속막(16f)을 형성한다(S6). 제2 저항 금속막(16f)의 형성에는, 공지된 기술을 이용할 수 있다.
예를 들어, 제2 저항 금속막(16a∼16c)으로서 TaN 저항 금속막을 형성하는 경우에는, 제2 저항 금속막(16f)으로서 TaN막을 형성한다. 이 TaN막의 형성에는, 예를 들어 PVD법이나 CVD법이나 ALD법을 이용한다.
다음으로, 제2 저항 금속막(16f) 상에 제2 절연막(17a∼17c)용의 제2 절연막(17f)을 형성한다(S7). 제2 절연막(17f)의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 제2 절연막(17f)으로서 SiN막을 형성하는 경우에는, CVD법을 이용하여 형성한다.
다음으로, 제2 절연막(17f) 상에 하드 마스크(18a∼18c)용의 산화막(하드 마스크층)(18f)을 형성한다(S8). 산화막(18f)의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 산화막(18f)으로서 SiO막을 형성하는 경우에는, CVD법을 이용하여 형성한다.
다음으로, 도 3의 (b)에 나타내는 바와 같이, 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 각 형성부에 레지스트 마스크(19a∼19c)를 형성한다(S9). 레지스트 마스크(19a∼19c)의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 레지스트 마스크(19a∼19c)를 포토리소그래피법을 이용하여 형성할 수 있다.
다음으로, 도 4의 (a)에 나타내는 바와 같이, 이 레지스트 마스크(19a∼19c)를 사용하여 산화막(18f)을 1회의 공정으로 에칭한다. 이 에칭에는, 공지된 기술을 이용할 수 있다. 예를 들어, 산화막(18f)을, 예를 들어 프레온계 가스를 사용하여 드라이 에칭한다. 이와 같이 하여, 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 각 형성부의 제2 절연막(17f) 상에 하드 마스크(18a∼18c)를 1회의 에칭 공정으로 형성한다(S10). 환언하면, 하드 마스크(18a∼18c)를, 1종류의 레지스트 마스크(19a∼19c)를 사용하여 1회의 에칭 공정으로 형성한다.
다음으로, 도 4의 (b)에 나타내는 바와 같이, 레지스트 마스크(19a∼19c)를 제거한다(S11). 레지스트 마스크(19a∼19c)의 제거에는, 공지된 기술을 이용할 수 있다. 예를 들어, 레지스트 마스크(19a∼19c)가 유기계 폴리머를 주성분으로 하는 마스크인 경우에는, 산소 플라즈마를 사용하여 제거한다.
다음으로, 하드 마스크(18a∼18c)를 사용하여, 제2 절연막(17f)과, 제2 저항 금속막(16f)과, 제1 절연막(15f)과, 제1 저항 금속막(14f)을 연속적으로 순차적으로 에칭한다. 이 에칭에는, 공지된 기술을 이용할 수 있다. 예를 들어, 상기한 적층한 막을, 예를 들어 할로겐계 가스를 사용하여 1회의 공정으로 에칭한다. 즉, 1회의 에칭 공정으로, 도 5의 (a)에 나타내는 바와 같이, 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 각 형성부에, 제1 저항 금속막(14a∼14c)과, 제1 절연막(15a∼15c)과, 제2 저항 금속막(16a∼16c)과, 제2 절연막(17a∼17c)을 동시에 형성한다(S12).
다음으로, 도 5의 (b)에 나타내는 바와 같이, 제1 저항 금속막(14a∼14c)과, 제1 절연막(15a∼15c)과, 제2 저항 금속막(16a∼16c)과, 제2 절연막(17a∼17c)과, 하드 마스크(18a∼18c)가 적층 형성된 제1 층간 절연막(12) 상에 제2 층간 절연막(20)을 형성한다(S13). 이 제2 층간 절연막(20)의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 제2 층간 절연막(20)으로서 SiO막을 형성하는 경우에는, CVD법을 이용하여 형성한다.
다음으로, 제2 저항체 형성부(B)와 용량 소자 형성부(C)의 각 형성부에, 제2 층간 절연막(20)과 하드 마스크(18b, 18c)와, 제2 절연막(17b, 17c)을 관통하여 제2 저항 금속막(16b, 16c)에 도달하는 제2 비아 홀을 1회의 에칭 공정으로 형성한다(도시하지 않음). 이 제2 비아 홀의 형성에는, 공지된 기술을 이용할 수 있다. 예를 들어, 제2 층간 절연막(20) 상이며 제2 비아 홀을 형성하는 영역 이외의 영역에 마스크를 형성한 후에 에칭을 실시하여, 제2 비아 홀을 형성해도 된다.
다음으로, 이와 같이 하여 형성한 제2 비아 홀에 도전 재료를 충전하여, 도 6의 (a)에 나타내는 바와 같이, 상부 금속 플러그(21b, 21c)를 형성한다(S14). 또한, 도 6의 (a)는 상부 금속 플러그(21b, 21c)의 형성 후에, 그 표면을 평탄화한 상태를 나타내고 있다. 또한, 상술한 상부 금속 플러그는, 본원의 「제2 금속 플러그」에 상당한다.
본 실시 형태에서는, 제2 비아 홀의 형성과 동시에, 제1 층간 절연막(12)과 제2 층간 절연막(20)을 관통하여 하부 배선층(11d)에 도달하는 제3 비아 홀(도시하지 않음)을 형성한다. 그리고, 제2 비아 홀에 도전 재료를 충전하는 것과 동시에, 제3 비아 홀에 도전 재료를 충전한다. 이와 같이 하여, 금속 플러그(22)를 형성한다.
본 실시 형태에서는, 제1 층간 절연막(12) 및 제2 층간 절연막(20)의 재질과, 제2 절연막(17a∼17c)의 재질은 다르다. 이로 인해, 제1 층간 절연막(12) 및 제2 층간 절연막(20)의 에칭 레이트와, 제2 절연막(17a∼17c)의 에칭 레이트는 다른 것이다. 보다 상세하게는, 제1 층간 절연막(12) 및 제2 층간 절연막(20)의 에칭 레이트는, 제2 절연막(17a∼17c)의 에칭 레이트보다도 크다. 이로 인해, 제2 절연막(17a∼17c)의 막 두께[즉, 제2 절연막(17f)의 막 두께]를 미리 조정함으로써, 제2 비아 홀의 형성에 필요로 하는 시간과, 제3 비아 홀의 형성에 필요로 하는 시간을 일치시킬 수 있다. 이와 같이 하여, 1회의 에칭 공정으로, 제2 비아 홀과 제3 비아 홀을 동시에 형성할 수 있다.
마지막으로, 도 6의 (b)에 나타내는 바와 같이, 상부 금속 플러그(21b, 21c)와 금속 플러그(22)가 형성된 제2 층간 절연막(20) 상에 상부 배선층(23b∼23d)을 형성한다(S15). 상부 배선층(23b∼23d)은, 제2 층간 절연막(20) 상에 금속막(도시하지 않음)을 형성한 후, 그 금속막을 패터닝함으로써 형성한다. 이 패터닝은, 공지된 기술을 이용할 수 있다. 예를 들어, 상부 배선층(23b∼23d)으로서 Al 배선층을 형성하는 경우에는, 제2 층간 절연막(20) 상에 Al층을 형성한 후, 그 Al층을 포토리소그래피법과 드라이 에칭법을 이용하여 패터닝하여 형성한다. 또한, 상술한 상부 배선층은, 본원의 「제2 금속 배선층」에 상당한다.
이상의 공정을 거침으로써, 도 1에 나타낸 반도체 장치(1)를 제조할 수 있다.
여기서, 상술한 용량 소자 형성부(C)에 형성된 용량 소자(C1)를 제조 공정에 착안한다. 본 실시 형태에 관한 용량 소자(C1)는, 제1 저항 소자(R1)의 제조 공정과, 제2 저항 소자(R2)의 제조 공정을 실시함으로써 제조된 용량 소자이다. 환언하면, 제1 저항 소자(R1)를 제조한 후에, 그 제1 저항 소자(R1)에 상부 금속 플러그, 상부 배선층을 형성함으로써 용량 소자(C1)를 제조할 수 있다.
(효과)
(1) 본 실시 형태에 관한 반도체 장치(1)의 제조 방법에서는, 제1 층간 절연막(12) 상에 제1 저항 금속막(14f)과 제1 절연막(15f)과 제2 저항 금속막(16f)과 제2 절연막(17f)을 순서대로 적층하고, 이 적층한 구조체 상의 제1 저항체 형성부(A)와 제2 저항체 형성부(B)와 용량 소자 형성부(C)에 1종류의 하드 마스크(18a∼18c)를 형성하고 있다. 그리고, 이 하드 마스크(18a∼18c)를 사용하여 상기 구조체를 패터닝하고 있다.
이로 인해, 1회의 에칭 공정으로(1종류의 하드 마스크를 사용하여) 동시에, 제1 저항체 형성부(A)에 제1 저항 금속막(14a)을 형성하고, 제2 저항체 형성부(B)에 제2 저항 금속막(16b)을 형성할 수 있다. 따라서, 종래 기술과 같이, 제1 저항 금속막(14a)과 제2 저항 금속막(16b)의 2종류의 저항 금속막을 동일 기판에 형성할 때에, 저항 금속막의 종류별로 마스크를 형성하고, 그 때마다 에칭을 실시할 필요가 없다.
따라서, 본 실시 형태에 관한 반도체 장치(1)의 제조 방법이면, 동일 기판에 2종류의 저항체를 구비한 반도체 장치를 제조한 경우여도, 그 반도체 장치의 제조 공정의 수를 종래 기술과 비교하여 저감할 수 있다. 그 결과, 종래 기술과 비교하여 반도체 장치의 제조 비용을 저감할 수 있다.
(2) 본 실시 형태에 관한 반도체 장치(1)의 제조 방법에서는, 용량 소자 형성부(C)에 있어서, 저항 소자(R1)와 저항 소자(R2)의 제조 공정을 각각 실시하고 있다.
이로 인해, 용량 소자 형성부(C)에 제1 저항 금속막(14c)과 제2 저항 금속막(16c) 사이에 제1 절연막(용량막)(15c)을 배치한 용량 소자(C1)를 형성할 수 있다. 따라서, 동일 기판에 용량 소자(C1)와 제1 저항 소자(R1)와 제2 저항 소자(R2)의 3종류의 소자를 구비한 반도체 장치(1)를 제조할 수 있다.
(3) 본 실시 형태에 관한 반도체 장치(1)의 제조 방법에서는, 제1 저항 금속막(14a∼14c)으로서 TiN 저항 금속막을 형성하고, 제2 저항 금속막(16a∼16c)으로서 TaN 저항 금속막을 형성하고, 제1 절연막(15a∼15c)과 제2 절연막(17a∼17c)을 SiN막으로 형성하고 있다.
이로 인해, 동일 기판에 TiN 저항 금속막과 TaN 저항 금속막의 시트 저항값이 다른 2종류의 저항체를 구비한 반도체 장치(1)를 제조할 수 있다.
(4) 본 실시 형태에 관한 반도체 장치(1)의 제조 방법에서는, 제1 저항 금속막(14f)과 제1 절연막(15f)과 제2 저항 금속막(16f)과 제2 절연막(17f)을 에칭할 때에 사용하는 에칭 가스를 할로겐계 가스로 하고 있다.
이로 인해, 제1 저항 금속막(14f)과 제1 절연막(15f)과 제2 저항 금속막(16f)과 제2 절연막(17f)을 연속하여 순차적으로 에칭할 수 있고, 효율적으로 제1 저항 금속막(14a∼14c)과, 제1 절연막(15a∼15c)과, 제2 저항 금속막(16a∼16c)과, 제2 절연막(17a∼17c)을 형성할 수 있다.
(변형예)
상술한 실시 형태에서는, 동일 기판에 제1 저항 소자(R1)와 제2 저항 소자(R2)와 용량 소자(C1)의 3종류의 소자를 형성한 경우에 대해 설명하였지만, 이것에 한정되는 것은 아니다. 예를 들어, 기판의 제1 영역에 제1 저항 소자(R2)를 형성하고, 제2 영역에 제2 저항 소자(R1)를 형성함으로써, 동일 기판에 2종류의 소자를 형성해도 된다. 또한, 기판의 제1 영역에 용량 소자(C1)를 형성하고, 제2 영역에 제1 저항 소자(R1)를 형성함으로써, 동일 기판에 2종류의 소자를 형성해도 된다. 또는, 동일 기판의 제1 영역에 제1 저항 소자(R1)를 형성하고, 제2 영역에 용량 소자(C1)를 형성함으로써, 동일 기판에 2종류의 소자를 형성해도 된다.
또한, 상술한 실시 형태에서는, 용량 소자(C1)가 한 쌍의 하부 금속 플러그(13c)와 한 쌍의 상부 금속 플러그(21c)를 구비한 경우에 대해 설명하였지만, 이것에 한정되는 것은 아니다. 예를 들어, 용량 소자(C1)는, 1개의 하부 금속 플러그(13c)와 1개의 상부 금속 플러그(21c)를 구비하고 있으면 된다.
또한, 상술한 실시 형태에서는, 제1 저항 금속막(14a∼14c)으로서 TiN 저항 금속막을 형성하고, 제2 저항 금속막(16a∼16c)으로서 TaN 저항 금속막을 형성한 경우에 대해 설명하였지만, 이것에 한정되는 것은 아니다. 예를 들어, 제1 저항 금속막(14a∼14c)으로서 TaN 저항 금속막을 형성하고, 제2 저항 금속막(16a∼16c)으로서 TiN 저항 금속막을 형성해도 된다. 또한, 제1 저항 금속막(14a∼14c), 제2 저항 금속막(16a∼16c)은, TaN, TiN에 한정되는 것은 아니며, 다른 금속계의 재료여도 된다. 제1 저항 금속막(14a∼14c), 제2 저항 금속막(16a∼16c)은, 예를 들어, TaN 또는 TiN을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나로 형성된 막이어도 된다.
1 : 반도체 장치
10 : 기판
11 : 하부 배선층
12 : 제1 층간 절연막
13 : 하부 금속 플러그
14 : 제1 저항 금속막
15 : 제1 절연막
16 : 제2 저항 금속막
17 : 제2 절연막
18 : 하드 마스크
19 : 레지스트 마스크
20 : 제2 층간 절연막
21 : 상부 금속 플러그
22 : 금속 플러그
23 : 상부 배선층
A : 제1 저항체 형성부
B : 제2 저항체 형성부
C : 용량 소자 형성부
R1 : 제1 저항 소자
R2 : 제2 저항 소자
C1 : 용량 소자

Claims (17)

  1. 반도체 기판 상에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 제2 금속 배선층과,
    상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 제1 저항 금속막, 상기 제1 저항 금속막 상에 형성된 제1 절연막, 및 상기 제1 절연막 상에 형성되고, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 갖는 제1 저항체와,
    상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 제3 저항 금속막, 상기 제3 저항 금속막 상에 형성된 제2 절연막, 및 상기 제2 절연막 상에 형성되고, 상기 제3 저항 금속막과 시트 저항이 다른 제4 저항 금속막을 갖는 제2 저항체와,
    상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 하부 금속막, 상기 하부 금속막 상에 형성된 용량 절연막 및 상기 용량 절연막 상에 형성되고, 상기 하부 금속막과 시트 저항이 다른 상부 금속막을 갖는 용량 소자를 구비하고,
    상기 용량 소자는, 상기 하부 금속막과 상기 제1 금속 배선층이 접속되고, 상기 상부 금속막과 상기 제2 금속 배선층이 접속됨으로써 구성되고,
    상기 제1 저항 금속막과 상기 제3 저항 금속막은, 동일한 재료로 형성된 막이며,
    상기 제2 저항 금속막과 상기 제4 저항 금속막은, 동일한 재료로 형성된 막인 반도체 장치.
  2. 반도체 기판 상에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 제2 금속 배선층과,
    상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 제1 저항 금속막, 상기 제1 저항 금속막 상에 형성된 제1 절연막, 및 상기 제1 절연막 상에 형성되고, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 갖는 제1 저항체와,
    상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 제3 저항 금속막, 상기 제3 저항 금속막 상에 형성된 제2 절연막, 및 상기 제2 절연막 상에 형성되고, 상기 제3 저항 금속막과 시트 저항이 다른 제4 저항 금속막을 갖는 제2 저항체와,
    상기 제1 금속 배선층과 상기 제2 금속 배선층 사이에 형성된 하부 금속막, 상기 하부 금속막 상에 형성된 용량 절연막 및 상기 용량 절연막 상에 형성되고, 상기 하부 금속막과 시트 저항이 다른 상부 금속막을 갖는 용량 소자를 구비하고,
    상기 용량 소자는, 상기 하부 금속막과 상기 제1 금속 배선층이 접속되고, 상기 상부 금속막과 상기 제2 금속 배선층이 접속됨으로써 구성되고,
    상기 제1 저항 금속막과 상기 제3 저항 금속막은, 동일한 재료로 형성된 막이며,
    상기 제2 저항 금속막과 상기 제4 저항 금속막은, 동일한 재료로 형성된 막이고,
    상기 제1 저항체는, 상기 제2 저항 금속막과 상기 제2 금속 배선층과는 접속되지 않고, 상기 제1 저항 금속막과 상기 제1 금속 배선층이 접속됨으로써 구성되는 반도체 장치.
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  11. 제1 영역에 형성된 제1 저항체와, 제2 영역에 형성된 제2 저항체를 동일 기판에 구비하는 반도체 장치의 제조 방법으로서,
    기판 상에, 제1 금속 배선층을 형성하는 공정과,
    상기 기판 상에, 상기 제1 금속 배선층을 덮는 제1 층간 절연막을 형성하는 공정과,
    상기 제1 영역에, 상기 제1 층간 절연막을 관통하여 상기 제1 금속 배선층에 접속하는 제1 금속 플러그를 형성하는 공정과,
    상기 제1 층간 절연막 상에, 제1 저항 금속막을 형성하는 공정과,
    상기 제1 저항 금속막 상에, 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 형성하는 공정과,
    상기 제2 저항 금속막 상에, 제2 절연막을 형성하는 공정과,
    상기 제1 영역과 상기 제2 영역 이외의 영역에 형성된, 상기 제1 저항 금속막과 상기 제1 절연막과 상기 제2 저항 금속막과 상기 제2 절연막을 에칭하여, 상기 제1 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제1 저항체를, 상기 제2 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제2 저항체를, 동시에 형성하는 공정과,
    상기 제1 층간 절연막 상에, 상기 제1 저항체와 상기 제2 저항체를 덮는 제2 층간 절연막을 형성하는 공정과,
    상기 제2 영역에, 상기 제2 층간 절연막의 표면에 노출되고, 또한, 상기 제2 저항 금속막에 접속하는 제2 금속 플러그를 형성하는 공정과,
    상기 제2 층간 절연막 상에, 상기 제2 금속 플러그에 접속하는 제2 금속 배선층을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 저항체는, 상기 제2 저항 금속막과 상기 제2 금속 배선층과는 접속되지 않고, 상기 제1 저항 금속막과 상기 제1 금속 배선층이 상기 제1 금속 플러그로 접속됨으로써 구성되고,
    상기 제2 저항체는, 상기 제1 저항 금속막과 상기 제1 금속 배선층과는 접속되지 않고, 상기 제2 저항 금속막과 상기 제2 금속 배선층이 상기 제2 금속 플러그로 접속됨으로써 구성되는 반도체 장치의 제조 방법.
  13. 제11항 또는 제12항에 있어서, 상기 제2 절연막을 형성하는 공정 후이며 상기 제1 저항체와 상기 제2 저항체를 동시에 형성하는 공정 전에, 상기 제2 절연막 상의 상기 제1 영역과 상기 제2 영역에, 하드 마스크를 각각 형성하는 공정을 더 구비하고,
    상기 하드 마스크를 사용하여, 상기 에칭을 행하는 반도체 장치의 제조 방법.
  14. 제1 영역에 형성된 제1 저항체와, 제2 영역에 형성된 제2 저항체와, 제3 영역에 형성된 용량 소자를 동일 기판에 구비하는 반도체 장치의 제조 방법으로서,
    기판 상에 제1 금속 배선층을 형성하는 공정과,
    상기 기판 상에, 상기 제1 금속 배선층을 덮는 제1 층간 절연막을 형성하는 공정과,
    상기 제1 영역과 상기 제3 영역에, 상기 제1 층간 절연막을 관통하여 상기 제1 금속 배선층에 접속하는 제1 금속 플러그를 각각 형성하는 공정과,
    상기 제1 층간 절연막 상에, 제1 저항 금속막을 형성하는 공정과,
    상기 제1 저항 금속막 상에, 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에, 상기 제1 저항 금속막과 시트 저항이 다른 제2 저항 금속막을 형성하는 공정과,
    상기 제2 저항 금속막 상에 제2 절연막을 형성하는 공정과,
    상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 이외의 영역에 형성된, 상기 제1 저항 금속막과 상기 제1 절연막과 상기 제2 저항 금속막과 상기 제2 절연막을 에칭하여, 상기 제1 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제1 저항체를, 상기 제2 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 제2 저항체를, 상기 제3 영역에, 상기 제1 저항 금속막, 상기 제1 절연막, 상기 제2 저항 금속막 및 상기 제2 절연막이 적층된 용량 소자를, 동시에 형성하는 공정과,
    상기 제1 층간 절연막 상에, 상기 제1 저항체와 상기 제2 저항체와 상기 용량 소자를 덮는 제2 층간 절연막을 형성하는 공정과,
    상기 제2 영역과 상기 제3 영역에, 상기 제2 층간 절연막의 표면에 노출되고 상기 제2 저항 금속막에 접속하는 제2 금속 플러그를 각각 형성하는 공정과,
    상기 제2 층간 절연막 상에 상기 제2 금속 플러그에 접속하는 제2 금속 배선층을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 절연막을 형성하는 공정 후이며 상기 제1 저항체와 상기 제2 저항체와 상기 용량 소자를 동시에 형성하는 공정 전에, 상기 제2 절연막 상의 상기 제1 영역과 상기 제2 영역과 상기 제3 영역에, 하드 마스크를 각각 형성하는 공정을 더 구비하고,
    상기 하드 마스크를 사용하여, 상기 에칭을 행하는 반도체 장치의 제조 방법.
  16. 제11항, 제12항, 제14항 및 제15항 중 어느 한 항에 있어서, 상기 에칭에 사용하는 에칭 가스를 할로겐계 가스로 한 반도체 장치의 제조 방법.
  17. 제11항, 제12항, 제14항 및 제15항 중 어느 한 항에 있어서, 상기 제1 저항 금속막이, 질화티탄 또는 질화탄탈을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나이며,
    상기 제2 저항 금속막이, 상기 제1 저항 금속막과는 시트 저항이 다른 질화티탄 또는 질화탄탈을 포함하는 금속막 혹은 금속 질화막 혹은 금속 실리사이드막 중 어느 하나인 반도체 장치의 제조 방법.
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