JP2014183116A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】半導体装置の深さ方向における長さが異なる複数の種類の金属プラグを備えた半導体装置の製造工程の数を低減することができる半導体装置の製造方法を提供する。
【解決手段】本願発明は、金属プラグ１９ａと金属プラグ１９ｂとを少なくとも備える半導体装置の製造方法であって、金属配線１１を形成し、層間絶縁膜１２を形成し、表面がストッパー膜１４で覆われた金属素子１３を形成し、層間絶縁膜１５を形成し、ビアホール１８ａとビアホール１８ｂとを同時に形成し、金属プラグ１９ａと金属プラグ１９ｂとを形成し、層間絶縁膜１５の表面１５ａから金属配線１１の表面１１ａまでの膜厚をαとし、層間絶縁膜１５の表面１５ａからストッパー膜１４の表面１４ｂまでの膜厚をβとし、ストッパー膜１４の膜厚をｙとし、ストッパー膜１４と層間絶縁膜１２、１５との選択比をｘとした場合に、ｙ＝（α−β）／ｘの関係式が成り立っている。
【選択図】図３

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に半導体装置の深さ方向における長さが異なる複数の種類の金属プラグを備えた半導体装置の製造方法及びその製造方法で製造された半導体装置に関する。

抵抗値の周波数依存性と抵抗温度係数とが小さく、実装・使用時の熱に対しても安定な抵抗体として、窒化タンタル（ＴａＮ）からなる抵抗体（以下、「ＴａＮ抵抗体」ともいう。）が知られている。そして、このＴａＮ抵抗体を備えた半導体装置には、例えば特許文献１に記載されたものがある。特許文献１には、ＴａＮ抵抗素子と第二金属配線層とを接続する第四導電性接続孔プラグと、第一金属配線層と第二金属配線層とを接続する第三導電性接続孔プラグと、を備えた半導体装置が記載されている。また、この特許文献１には、上記半導体装置の製造方法も記載されている。

特開２００９−３０２０８２号公報

特許文献１に記載された第三導電性接続孔プラグと第四導電性接続孔プラグの半導体装置の深さ方向における長さは、それぞれ異なっている。特許文献１に記載の製造方法では、この第三導電性接続孔プラグと第四導電性接続孔プラグとを形成するために、深さの異なる第三導電性接続孔と第四導電性接続孔とを個別に形成している。
このように、従来技術に係る半導体装置の製造方法では、半導体装置の深さ方向における長さが異なる複数の種類の金属プラグを形成するために、深さの異なる複数の種類のビアホールを種類別に形成する場合があった。この場合には、形成するビアホールの種類別にマスクを形成し、その都度エッチングを実施する必要がある。このため、従来技術には、長さの異なる複数の種類の金属プラグを備えた半導体装置を製造する場合に製造工程の数が多くなるといった課題があった。

本発明は、このような事情に鑑みてなされたものであって、半導体装置の深さ方向における長さが異なる複数の種類の金属プラグを備えた半導体装置の製造工程の数を、従来技術と比べて低減することができる半導体装置の製造方法及びその製造方法で製造された半導体装置を提供することを目的とする。

本発明の一態様は、半導体装置の深さ方向における長さが異なる第１の金属プラグと第２の金属プラグとを少なくとも備える半導体装置の製造方法であって、基板上に金属配線を形成する工程と、前記基板上に前記金属配線を覆う第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に、表面がストッパー膜で覆われた金属素子を形成する工程と、前記第１の層間絶縁膜上に前記金属素子及び前記ストッパー膜を覆う第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通して前記金属配線に到達する第１のビアホールと、前記第２の層間絶縁膜及び前記ストッパー膜を貫通して前記金属素子に到達する第２のビアホールと、をエッチングで同時に形成する工程と、前記第１のビアホールと前記第２のビアホールとに導電材料を充填して、前記第１の金属プラグと前記第２の金属プラグとを形成する工程と、を有し、前記第２の層間絶縁膜の表面から前記金属配線の表面までの膜厚をαとし、前記第２の層間絶縁膜の表面から前記ストッパー膜の表面までの膜厚をβとし、前記ストッパー膜の膜厚をｙとし、前記第１の層間絶縁膜及び前記第２の層間絶縁膜のエッチングレートを前記ストッパー膜のエッチングレートよりも大きくし、エッチングにおける前記ストッパー膜に対する前記第１の層間絶縁膜及び前記第２の層間絶縁膜の選択比をｘとした場合に、ｙ＝（α−β）／ｘの関係式が成り立っていることを特徴とする半導体装置の製造方法である。

また、上記の半導体装置の製造方法において、前記金属素子を形成する工程では、前記第１の層間絶縁膜上に前記金属素子用の金属膜を形成し、前記金属膜上に前記ストッパー膜用の絶縁膜を形成し、前記金属膜と前記絶縁膜とをパターニングして前記金属素子と前記ストッパー膜とを同時に形成することとしてもよい。
また、上記の半導体装置の製造方法において、前記第１の層間絶縁膜及び前記第２の層間絶縁膜は、酸化ケイ素（以下、「ＳｉＯ」ともいう。）からなる層間絶縁膜であり、前記ストッパー膜は、窒化ケイ素（以下、「ＳｉＮ」ともいう。）からなるストッパー膜であることとしてもよい。

また、上記の半導体装置の製造方法において、前記第１のビアホールと第２のビアホールとをエッチングで形成する工程では、前記エッチングに用いるエッチングガスをフロン系ガスを主としたこととしてもよい。
また、上記の半導体装置の製造方法において、前記金属素子は、ＴａＮ素子であることとしてもよい。

また、上記の半導体装置の製造方法において、前記金属膜として窒素含有ガス雰囲気下でタンタル基板をスパッタリングしてＴａＮ膜を形成し、前記絶縁膜として前記ＴａＮ膜の上にプラズマＣＶＤ法にてＳｉＮ膜を形成することとしてもよい。
また、本発明の別の態様は、半導体装置の深さ方向における長さが異なる第１の金属プラグと第２の金属プラグとを少なくとも備える半導体装置の製造方法であって、基板上に金属配線を形成する工程と、前記基板上に前記金属配線を覆う第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に、表面がストッパー膜で覆われた金属素子を形成する工程と、前記第１の層間絶縁膜上に前記金属素子及び前記ストッパー膜を覆う第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通して前記金属配線に到達する第１のビアホールと、前記第２の層間絶縁膜及び前記ストッパー膜を貫通して前記金属素子に到達する第２のビアホールと、をエッチングで同時に形成する工程と、前記第１のビアホールと前記第２のビアホールとに導電材料を充填して、前記第１の金属プラグと前記第２の金属プラグとを形成する工程と、を有し、前記第１のビアホールと第２のビアホールとをエッチングで形成する工程において、前記第１のビアホールが前記金属配線に到達するときに前記第２のビアホールが前記金属素子に到達するように、前記ストッパー膜の膜厚を予め調整しておくことを特徴とする半導体装置の製造方法である。

また、本発明の別の態様は、半導体装置の深さ方向における長さが異なる第１の金属プラグと第２の金属プラグとを少なくとも備える半導体装置であって、基板上に形成された金属配線と、前記基板上に前記金属配線を覆って形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された金属素子と、前記金属素子上に形成されたストッパー膜と、前記第１の層間絶縁膜上に前記金属素子及び前記ストッパー膜を覆って形成された第２の層間絶縁膜と、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通した状態で前記金属配線に接続された前記第１の金属プラグと、前記第２の層間絶縁膜及び前記ストッパー膜を貫通した状態で前記金属素子に接続された前記第２の金属プラグと、を備え、前記ストッパー膜は、前記第２の金属プラグ用のビアホールを形成する際のエッチングに要する時間を、前記第１の金属プラグ用のビアホールを形成する際のエッチングに要する時間に一致させるに必要な膜厚を有していることを特徴とする半導体装置である。

本発明によれば、第１の層間絶縁膜及び第２の層間絶縁膜のエッチングレートとストッパー膜のエッチングレートとで決まる選択比ｘに応じてストッパー膜の膜厚ｙを予め最適化している。そして、第１の層間絶縁膜及び第２の層間絶縁膜を貫通して金属配線に到達する第１のビアホールと、第２の層間絶縁膜及びストッパー膜を貫通して金属素子に到達する第２のビアホールと、をエッチングで同時に形成している。

このため、上記エッチングを実施すると、第１のビアホールが金属配線に到達するときに、第２のビアホールを金属素子に到達させることができる。つまり、膜厚ｙが調整されたストッパー膜を設け、その膜をエッチングすることで、第１のビアホールを形成する際のエッチングに要する時間を、第２のビアホールを形成する際のエッチングに要する時間に一致させることができる。こうすることで、一度のエッチング工程で深さの異なる第１のビアホールと第２のビアホールとを同時に形成することができる。

よって、本発明であれば、従来技術のように、深さの異なる複数の種類のビアホールを種類別に形成する必要がない。ゆえに、複数の種類の金属プラグを備えた半導体装置を、従来技術と比べて製造工程の数を低減して製造することができる。

本発明の実施形態に係る半導体装置の構造を示す図であって、（ａ）は斜視図、（ｂ）は断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である（その１）。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である（その２）。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である（その３）。 本発明の実施形態に係る半導体装置の製造方法のフローを示す図である。 本発明の実施形態に係る半導体装置の変形例の構造を示す斜視図である。

以下、本発明の実施形態に係る半導体装置及びその製造方法について、図１〜４を参照しつつ説明する。
（半導体装置）
図１は、本発明の実施形態に係る半導体装置の構造を示す図であって、（ａ）は斜視図、（ｂ）は断面図である。本実施形態に係る半導体装置１は、基板１０と、下部配線１１と、層間絶縁膜１６（１２及び１５）と、金属素子１３と、ストッパー膜１４と、金属プラグ１９（１９ａ及び１９ｂ）と、上部配線２０（２０ａ及び２０ｂ）と、を備えた半導体装置である。以下、この半導体装置１の構造の詳細について説明する。なお、図１（ｂ）は、図１（ａ）に示したＡ−Ａ線における断面図である。

（基板）
基板１０は、絶縁性を備えた基板である。基板１０は絶縁性を備えていればよく、その材質等は特に限定されるものではない。例えば、基板１０としてＳｉＯ基板を用いることができる。
（下部配線）
基板１０上には下部配線（金属配線）１１が形成されている。この下部配線１１は、図１の図面手前側から図面奥側に向かって延びる配線であり、その形状は例えば平板状である。下部配線１１は導電性を備えていればよく、その材質等は特に限定されるものではない。例えば、下部配線１１としてアルミニウム（Ａｌ）配線を用いることができる。

（層間絶縁膜）
下部配線１１が形成された基板１０上には層間絶縁膜１６が形成されている。この層間絶縁膜１６は、下部配線１１を覆う第１の層間絶縁膜１２と、第１の層間絶縁膜１２上に形成され且つ後述の金属素子１３及びストッパー膜１４を覆う第２の層間絶縁膜１５とで構成されている。

第１の層間絶縁膜１２と第２の層間絶縁膜１５とは、略同じエッチングレートを有する物質で形成された膜である。第１の層間絶縁膜１２と第２の層間絶縁膜１５とは、略同じエッチングレートを有していれば、同じ物質で形成されていてもよいし、異なる物質で形成されていてもよい。例えば、第１の層間絶縁膜１２と第２の層間絶縁膜１５の両方をＳｉＯで形成してもよい。

図１（ｂ）では、第２の層間絶縁膜１５の表面１５ａから下部配線１１の表面１１ａまでの層間絶縁膜１６の膜厚（深さ）を「α」として示し、第２の層間絶縁膜１５の表面１５ａからストッパー膜１４の表面１４ｂまでの層間絶縁膜の膜厚（深さ）を「β」として示している。換言すると、下部配線１１と後述の上部配線２０ａとで挟まれた層間絶縁膜１６の膜厚を「α」とし、ストッパー膜１４と後述の上部配線２０ｂとで挟まれた第２の層間絶縁膜１５の膜厚を「β」としている。

（金属素子）
第１の層間絶縁膜１２上には、金属素子１３が形成されている。この金属素子１３は、図１の図面手前側から図面奥側に向かって延びる素子であり、その形状は例えば直方体である。ここで、金属素子１３の一態様は、ＴａＮ抵抗体である。
（ストッパー膜）
金属素子１３上には、その上面を覆うようにストッパー膜１４が形成されている。このストッパー膜１４は、後述する第２の金属プラグ１９ｂ用のビアホール（第２のビアホール１８ｂ）を形成する際のエッチングに要する時間を、後述する第１の金属プラグ１９ａ用のビアホール（第１のビアホール１８ａ）を形成する際のエッチングに要する時間に一致させるのに必要な膜厚を有した膜である。

ストッパー膜１４は、図１の図面手前側から図面奥側に向かって延びる膜であり、その形状は例えば直方体である。また、半導体装置１の上下方向から見た場合に、ストッパー膜１４と金属素子１３とは重なっている。
ストッパー膜１４は、絶縁性を備えるとともに、層間絶縁膜１６のエッチングレートよりもエッチングレートが小さいことを要する。例えば、層間絶縁膜１６としてＳｉＯ膜を用いた場合には、ストッパー膜１４としてＳｉＮからなる膜を用いることができる。なお、図１では、ストッパー膜１４の膜厚を「ｙ」として示している。

（金属プラグ）
半導体装置１は、深さ方向（図面上下方向）の長さが異なる第１の金属プラグ１９ａと第２の金属プラグ１９ｂとを備えている。第１の金属プラグ１９ａは、第１の層間絶縁膜１２と第２の層間絶縁膜１５とを貫通して下部配線１１に接続する金属プラグである（図１（ａ）、（ｂ）参照）。そして、この第１の金属プラグ１９ａは、下部配線１１の長さ方向（導通方向）の両端部にそれぞれ形成されている。一方、第２の金属プラグ１９ｂは、第２の層間絶縁膜１５とストッパー膜１４とを貫通して金属素子１３に接続する金属プラグである（図１（ａ）、（ｂ）参照）。そして、この第２の金属プラグ１９ｂは、金属素子１３の長さ方向（導通方向）の両端部にそれぞれ形成されている。

第１の金属プラグ１９ａと第２の金属プラグ１９ｂとは、導電性を備えた物質で形成されていれば、同じ物質で形成されていてもよいし、異なる物質で形成されていてもよい。例えば、第１の金属プラグ１９ａと第２の金属プラグ１９ｂの両方をタングステン（Ｗ）で形成してもよい。なお、「金属プラグ」とは、「ビア」とも呼ばれる部材である。

（上部配線）
第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂが形成された第２の層間絶縁膜１５上には、上部配線２０が形成されている。この上部配線２０は、図１の図面手前側から図面奥側に向かって延びる配線であり、その形状は例えば平板状である。この上部配線２０は、第１の金属プラグ１９ａと接続する上部配線２０ａと、第２の金属プラグ１９ｂと接続する上部配線２０ｂとから構成されている。上部配線２０ａと下部配線１１とは第１の金属プラグ１９ａを通じて電気的接続しており、また上部配線２０ｂと金属素子１３とは第２の金属プラグ１９ｂを通じて電気的に接続している。なお、上部配線２０ｂは、上部配線２０ａから離れて形成されている。
上部配線２０は導電性を備えていればよく、その材質等は特に限定されるものではない。例えば、上部配線２０としてＡｌ配線を用いることができる。

（半導体装置の製造方法）
図２〜図４は、本発明の実施形態に係る半導体装置の製造方法の各工程を模式的に示す断面図である。また、図５は、本発明の実施形態に係る半導体装置の製造方法のフローを示す図である。なお、図２〜図４は、図１（ａ）に示したＡ−Ａ線における断面図に相当する図である。

以下、本発明の実施形態に係る半導体装置１の製造方法の各工程について説明する。
まず、図２（ａ）に示すように、基板１０上に下部配線１１を形成する（Ｓ１）。下部配線１１は、基板１０上に金属膜（図示せず）を形成した後、その金属膜をパターニングすることで形成する。このパターニングは、公知の技術を用いることができる。例えば、下部配線１１としてＡｌ配線を形成する場合には、基板１０上にＡｌ層を形成した後、そのＡｌ層をフォトリソグラフィー法とドライエッチング法を用いてパターニングして形成する。

次に、図２（ｂ）に示すように、下部配線１１を形成した基板１０上に第１の層間絶縁膜１２を形成する（Ｓ２）。第１の層間絶縁膜１２の形成には、公知の技術を用いることができる。例えば、第１の層間絶縁膜１２としてＳｉＯ膜を形成する場合には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。なお、図２（ｂ）は、第１の層間絶縁膜１２の形成後に、その表面を平坦化した状態を示している。

次に、図２（ｃ）に示すように、第１の層間絶縁膜１２上に金属素子１３用の金属膜（以下、「素子用金属膜」ともいう。）１３ａを形成する（Ｓ３）。この素子用金属膜１３ａの形成には、公知の技術を用いることができる。金属素子１３としてＴａＮ抵抗体を形成する場合には、素子用金属膜１３ａとしてＴａＮ膜を形成する。このＴａＮ膜の形成には、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。

次に、図２（ｃ）に示すように、素子用金属膜１３ａ上にストッパー膜１４用の絶縁膜（以下、単に「絶縁膜」ともいう。）１４ａを形成する（Ｓ４）。絶縁膜１４ａの形成には、公知の技術を用いることができる。第１の層間絶縁膜１２及び第２の層間絶縁膜１５としてＳｉＯ膜を用いる場合には、絶縁膜１４ａとしてＳｉＮ膜を形成する。このＳｉＮ膜の形成には、例えばＣＶＤ法を用いて形成してもよい。また、金属素子１３としてＴａＮ素子を形成する場合には、素子用金属膜１３ａとして窒素含有ガス雰囲気下でタンタル（Ｔａ）基板をスパッタリングしてＴａＮ膜を形成し、絶縁膜１４ａとしてそのＴａＮ膜の上にプラズマＣＶＤ法にてＳｉＮ膜を形成してもよい。

次に、第１の層間絶縁膜１２上に形成した素子用金属膜１３ａ及び絶縁膜１４ａを、一回のエッチング工程でパターニングして、図２（ｄ）に示すように、金属素子１３及びストッパー膜１４を同時に形成する（Ｓ５）。このパターニングは、公知の技術を用いることができる。例えば、フォトリソグラフィー法とドライエッチング法を用いて素子用金属膜１３ａ及び絶縁膜１４ａをパターニングして金属素子１３及びストッパー膜１４を形成する。

次に、図３（ａ）に示すように、金属素子１３及びストッパー膜１４が形成された第１の層間絶縁膜１２上に第２の層間絶縁膜１５を形成する（Ｓ６）。この際、金属素子１３及びストッパー膜１４を覆うようにして第２の層間絶縁膜１５を形成する。第２の層間絶縁膜１５の形成には、公知の技術を用いることができる。例えば、第２の層間絶縁膜１５としてＳｉＯ膜を形成する場合には、プラズマＣＶＤ法を用いて形成してもよい。なお、図３（ａ）は、第２の層間絶縁膜１５の形成後に、その表面を平坦化した状態を示している。

このようにして、下部配線１１と、層間絶縁膜１６（第１の層間絶縁膜１２及び第２の層間絶縁膜１５）と、金属素子１３と、ストッパー膜１４とを備えた積層基板を形成する。本実施形態では、この積層基板をエッチングして、後述の第１のビアホール１８ａ及び第２のビアホール１８ｂを形成する。ここで、積層基板は、以下の関係式（１）が成り立っている積層基板である。
ｙ＝（α−β）／ｘ ・・・（式１）
なお、「ｘ」はエッチングにおけるストッパー膜１４に対する層間絶縁膜１６の選択比であって、以下の関係式（２）で示される。
ｘ＝層間絶縁膜のエッチングレート／ストッパー膜のエッチングレート・・・（式２）
また、層間絶縁膜１６のエッチングレートは、ストッパー膜１４のエッチングレートよりも大きくなっている。

例えば、第１の層間絶縁膜１２及び第２の層間絶縁膜１５をＳｉＯ膜とし、ストッパー膜１４をＳｉＮ膜とした場合には、上述の選択比ｘは、「ＳｉＯ膜のエッチングレート／ＳｉＮ膜のエッチングレート」で与えられる。
以下、具体例を挙げて説明する。
まず、第１の層間絶縁膜１２及び第２の層間絶縁膜１５をＳｉＯ膜とし、ストッパー膜１４をＳｉＮ膜とした場合を仮定する。そして、選択比ｘが「１０」であり、膜厚αと膜厚βとの差が「１００ｎｍ」であると仮定する。この場合には、ストッパー膜１４を、その膜厚ｙが「１０ｎｍ」となるように形成する。

次に、図３（ｂ）に示すように、第２の層間絶縁膜１５上に第１のビアホール１８ａ及び第２のビアホール１８ｂを形成するためのマスク１７を形成する。このマスク１７の形成には、公知の技術であるフォトリソグラフィー法とドライエッチング法を用いることができる。
そして、第２の層間絶縁膜１５の表面１５ａと下部配線１１の表面１１ａとの間に位置する層間絶縁膜１６を貫通して下部配線１１に到達する第１のビアホール１８ａと、第２の層間絶縁膜１５の表面１５ａと金属素子１３の表面との間に位置する第２の層間絶縁膜１５及びストッパー膜１４を貫通して金属素子１３に到達する第２のビアホール１８ｂとを１回のエッチング工程で同時に形成する（Ｓ７）。以下、このエッチング工程について説明する。なお、このエッチング工程では、エッチングガスとして、例えばフロン系ガスを主とするガスを用いることができる。

第１のビアホール１８ａ及び第２のビアホール１８ｂをエッチングで形成する際、エッチング当初は第１のビアホール１８ａ及び第２のビアホール１８ｂのエッチング深さは同じである（図３（ｂ）参照）。しかし、第２のビアホール１８ｂがストッパー膜１４に到達してストッパー膜１４がエッチングされると、層間絶縁膜１６とストッパー膜１４との選択比ｘに起因して、図３（ｃ）に示すように、第１のビアホール１８ａと第２のビアホール１８ｂのエッチング深さに差が生じてくる（つまり、第１のビアホール１８ａの深さが第２のビアホール１８ｂの深さよりも深くなる。）。

本実施形態で使用する積層基板は、上述の関係式（１）を満たしているため、１回のエッチング工程で、深さの異なる第１のビアホール１８ａと第２のビアホール１８ｂとを同時に形成することができる（図４（ａ）参照）。換言すると、本実施形態で使用する積層基板では、選択比ｘの値に応じてストッパー膜１４の膜厚ｙを最適化してあるため、第１のビアホール１８ａが下部配線１１に到達するタイミングと、第２のビアホール１８ｂが金属素子１３に到達するタイミングとを略同時にすることができる。なお、図３（ｂ）、（ｃ）は、第１のビアホール１８ａと第２のビアホール１８ｂとを１回のエッチング工程で同時に形成している様子を示している。

こうして形成した第１のビアホール１８ａ及び第２のビアホール１８ｂを導電性材料で充填して、図４（ｂ）に示すように、第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂを形成する（Ｓ８）。第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂの形成には、公知の技術を用いることができる。第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂの材料としてＷを用いる場合には、例えばＣＶＤ法を用いて形成してもよい。なお、図４（ｂ）は、第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂの形成後に、第２の層間絶縁膜１５、第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂの表面を平坦化した状態を示している。

最後に、図４（ｃ）に示すように、第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂが形成された第２の層間絶縁膜１５上に上部配線２０を形成する（Ｓ９）。上部配線２０は、第２の層間絶縁膜１５上に金属膜（図示せず）を形成した後、その金属膜をパターニングすることで形成する。このパターニングは、公知の技術を用いることができる。例えば、上部配線２０としてＡｌ配線を形成する場合には、第２の層間絶縁膜１５上にＡｌ層を形成した後、そのＡｌ層をフォトリソグラフィー法とドライエッチング法を用いてパターニングして形成する。こうして形成された上部配線２０は、第１の金属プラグ１９ａ、第２の金属プラグ１９ｂとそれぞれ接続している。図４（ｃ）には、第１の金属プラグ１９ａに接続された上部配線２０ａと、第２の金属プラグ１９ｂに接続された上部配線２０ｂと、がそれぞれ示されている。

以上の工程を経ることで、図１に示した、半導体装置の深さ方向に長さの異なる第１の金属プラグ１９ａ及び第２の金属プラグ１９ｂを備えた半導体装置１を製造することができる。
（効果）
（１）本実施形態に係る半導体装置１の製造方法では、第１の層間絶縁膜１２及び第２の層間絶縁膜１５のエッチングレートとストッパー膜１４のエッチングレートとで決まる選択比ｘに応じてストッパー膜１４の膜厚ｙを予め最適化している。そして、第１の層間絶縁膜１２及び第２の層間絶縁膜１５を貫通して金属配線１１に到達する第１のビアホール１８ａと、第２の層間絶縁膜１５及びストッパー膜１４を貫通して金属素子１３に到達する第２のビアホール１８ｂと、をエッチングで同時に形成している。

このため、上記エッチングを実施すると、第１のビアホール１８ａが金属配線１１に到達するときに、第２のビアホール１８ｂを金属素子１３に到達させることができる。つまり、膜厚ｙが調整されたストッパー膜１４を設け、それをエッチングすることで、第１のビアホール１８ａを形成する際のエッチングに要する時間を、第２のビアホール１８ｂを形成する際のエッチングに要する時間に一致させることができる。こうすることで、一度のエッチング工程で、深さの異なる第１のビアホール１８ａと第２のビアホール１８ｂとを同時に形成することができる。

よって、本実施形態に係る製造方法であれば、従来技術のように、深さの異なる複数の種類のビアホールを種類別に形成する必要がない。ゆえに、複数の種類の金属プラグ１９ａ、１９ｂを備えた半導体装置１を、従来技術と比べて製造工程の数を低減して製造することができる。その結果、従来技術と比べて半導体装置の製造コストを低減することができる。

（２）本実施形態に係る半導体装置１の製造方法では、第１の層間絶縁膜１２上に金属膜１３ａを形成し、金属膜１３ａ上に絶縁膜１４ａを形成し、金属膜１３ａと絶縁膜１４ａとをパターニングして金属素子１３とストッパー膜１４とを同時に形成して形成している。
このため、一度のエッチング工程で金属素子１３とストッパー膜１４とを同時に形成して形成することができる。このため、金属素子１３とストッパー膜１４とを個別に形成する場合と比較して工程数を低減することができる。よって、半導体装置１の製造コストを低減することができる。

（３）本実施形態に係る半導体装置１の製造方法では、層間絶縁膜１６をＳｉＯからなる層間絶縁膜とし、ストッパー膜１４をＳｉＮからなるストッパー膜としている。
このため、選択比ｘを高めることができ、ストッパー膜１４の膜厚を薄くすることができる。よって、製造された半導体装置１を低背化することができる。

（４）本実施形態に係る半導体装置１の製造方法では、第１のビアホール１８ａと第２のビアホール１８ｂとを形成する工程では、エッチングに用いるエッチングガスをフロン系ガスを主としている。
このため、より選択比ｘを高めることができ、ストッパー膜１４の膜厚ｙをより薄くすることができる。よって、製造された半導体装置１をより低背化できる。

（５）本実施形態に係る半導体装置１の製造方法では、金属素子１３をＴａＮ抵抗体としている。
このため、深さの異なる複数の種類の金属プラグ１９ａ、１９ｂを備えるとともに、ＴａＮ抵抗体を備えた半導体装置を製造することができる。

（６）本実施形態に係る半導体装置１の製造方法では、素子用金属膜１３ａとして窒素含有ガス雰囲気下でＴａ基板をスパッタリングしてＴａＮ膜を形成し、絶縁膜１４ａとしてそのＴａＮ膜の上にプラズマＣＶＤ法にてＳｉＮ膜を形成している。
このため、ＴａＮ抵抗体用のＴａＮ膜と、ストッパー膜用のＳｉＮ膜と、を品質を高めるとともに効率よく形成することができる。

（変形例）
上述の実施形態では、下部配線１１の長さ方向（導通方向）と、金属素子１３及びストッパー膜１４の長さ方向（導通方向）とが略同じである場合について説明したが、これに限定されるものではない。例えば、図６に示すように、半導体装置２の厚さ方向（図面上下方向）から見た場合に、下部配線２１の長さ方向と、金属素子２３及びストッパー膜２４の長さ方向とが略直交した形態であってもよい。なお、図６には、図１と異なる部分として、下部配線２１と、金属素子２３と、金属素子２３上に形成されたストッパー膜２４と、金属素子２３に接続する第２の金属プラグ２９ｂと、第２の金属プラグ２９ｂと接続する上部配線３０ｂとが示されている。

１ 半導体装置
２ 半導体装置
１０ 基板
１０ａ 基板の表面
１１ 下部配線
１１ａ 下部配線の表面
１２ 第１の層間絶縁膜
１２ａ 第１の層間絶縁膜の表面
１３ 金属素子
１３ａ 素子用金属膜
１４ ストッパー膜
１４ａ 絶縁膜
１４ｂ ストッパー膜の表面
１５ 第２の層間絶縁膜
１５ａ 第２の層間絶縁膜の表面
１６ 層間絶縁膜
１７ マスク
１８ ビアホール
１８ａ 第１のビアホール
１８ｂ 第２のビアホール
１９ 金属プラグ
１９ａ 第１の金属プラグ
１９ｂ 第２の金属プラグ
２０ 上部配線
２０ａ 上部配線
２０ｂ 上部配線
２１ 下部配線
２３ 金属素子
２４ ストッパー膜
２９ｂ 第２の金属プラグ
３０ｂ 上部配線
α 上部配線と下部配線との間に位置する層間絶縁膜の膜厚
β 上部配線とストッパー膜との間に位置する層間絶縁膜の膜厚
ｘ 選択比
ｙ ストッパー膜の膜厚

Claims (8)

1. 半導体装置の深さ方向における長さが異なる第１の金属プラグと第２の金属プラグとを少なくとも備える半導体装置の製造方法であって、
   基板上に金属配線を形成する工程と、
   前記基板上に前記金属配線を覆う第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜上に、表面がストッパー膜で覆われた金属素子を形成する工程と、
   前記第１の層間絶縁膜上に前記金属素子及び前記ストッパー膜を覆う第２の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通して前記金属配線に到達する第１のビアホールと、前記第２の層間絶縁膜及び前記ストッパー膜を貫通して前記金属素子に到達する第２のビアホールと、をエッチングで同時に形成する工程と、
   前記第１のビアホールと前記第２のビアホールとに導電材料を充填して、前記第１の金属プラグと前記第２の金属プラグとを形成する工程と、を有し、
   前記第２の層間絶縁膜の表面から前記金属配線の表面までの膜厚をαとし、前記第２の層間絶縁膜の表面から前記ストッパー膜の表面までの膜厚をβとし、前記ストッパー膜の膜厚をｙとし、前記第１の層間絶縁膜及び前記第２の層間絶縁膜のエッチングレートを前記ストッパー膜のエッチングレートよりも大きくし、エッチングにおける前記ストッパー膜に対する前記第１の層間絶縁膜及び前記第２の層間絶縁膜の選択比をｘとした場合に、ｙ＝（α−β）／ｘの関係式が成り立っていることを特徴とする半導体装置の製造方法。
2. 前記金属素子を形成する工程では、前記第１の層間絶縁膜上に前記金属素子用の金属膜を形成し、前記金属膜上に前記ストッパー膜用の絶縁膜を形成し、前記金属膜と前記絶縁膜とをパターニングして前記金属素子と前記ストッパー膜とを同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１の層間絶縁膜及び前記第２の層間絶縁膜は、酸化ケイ素からなる層間絶縁膜であり、
   前記ストッパー膜は、窒化ケイ素からなるストッパー膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記第１のビアホールと第２のビアホールとをエッチングで形成する工程では、前記エッチングに用いるエッチングガスをフロン系ガスを主としたことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
5. 前記金属素子は、窒化タンタル素子であることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
6. 前記金属膜として窒素含有ガス雰囲気下でタンタル基板をスパッタリングして窒化タンタル膜を形成し、前記絶縁膜として前記窒化タンタル膜の上にプラズマＣＶＤ法にて窒化ケイ素膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
7. 半導体装置の深さ方向における長さが異なる第１の金属プラグと第２の金属プラグとを少なくとも備える半導体装置の製造方法であって、
   基板上に金属配線を形成する工程と、
   前記基板上に前記金属配線を覆う第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜上に、表面がストッパー膜で覆われた金属素子を形成する工程と、
   前記第１の層間絶縁膜上に前記金属素子及び前記ストッパー膜を覆う第２の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通して前記金属配線に到達する第１のビアホールと、前記第２の層間絶縁膜及び前記ストッパー膜を貫通して前記金属素子に到達する第２のビアホールと、をエッチングで同時に形成する工程と、
   前記第１のビアホールと前記第２のビアホールとに導電材料を充填して、前記第１の金属プラグと前記第２の金属プラグとを形成する工程と、を有し、
   前記第１のビアホールと第２のビアホールとをエッチングで形成する工程において、前記第１のビアホールが前記金属配線に到達するときに前記第２のビアホールが前記金属素子に到達するように、前記ストッパー膜の膜厚を予め調整しておくことを特徴とする半導体装置の製造方法。
8. 半導体装置の深さ方向における長さが異なる第１の金属プラグと第２の金属プラグとを少なくとも備える半導体装置であって、
   基板上に形成された金属配線と、
   前記基板上に前記金属配線を覆って形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜上に形成された金属素子と、
   前記金属素子上に形成されたストッパー膜と、
   前記第１の層間絶縁膜上に前記金属素子及び前記ストッパー膜を覆って形成された第２の層間絶縁膜と、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通した状態で前記金属配線に接続された前記第１の金属プラグと、
   前記第２の層間絶縁膜及び前記ストッパー膜を貫通した状態で前記金属素子に接続された前記第２の金属プラグと、を備え、
   前記ストッパー膜は、前記第２の金属プラグ用のビアホールを形成する際のエッチングに要する時間を、前記第１の金属プラグ用のビアホールを形成する際のエッチングに要する時間に一致させるに必要な膜厚を有していることを特徴とする半導体装置。

Images