TWI523170B - Semiconductor device and method for manufacturing semiconductor device - Google Patents

Semiconductor device and method for manufacturing semiconductor device Download PDF

Info

Publication number
TWI523170B
TWI523170B TW103110909A TW103110909A TWI523170B TW I523170 B TWI523170 B TW I523170B TW 103110909 A TW103110909 A TW 103110909A TW 103110909 A TW103110909 A TW 103110909A TW I523170 B TWI523170 B TW I523170B
Authority
TW
Taiwan
Prior art keywords
film
metal
resistor
insulating film
resistive
Prior art date
Application number
TW103110909A
Other languages
English (en)
Other versions
TW201448147A (zh
Inventor
Kotaro Nagakura
Original Assignee
Asahi Kasei Microdevices Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Microdevices Corp filed Critical Asahi Kasei Microdevices Corp
Publication of TW201448147A publication Critical patent/TW201448147A/zh
Application granted granted Critical
Publication of TWI523170B publication Critical patent/TWI523170B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，尤其關於一種於同一基板包含複數種電阻體之半導體裝置及其製造方法。
作為電阻值之頻率相依性與電阻溫度係數較小且對安裝、使用時之熱亦穩定之電阻體，已知有包含氮化鉭(TaN)之電阻體(以下亦稱為「TaN電阻體」)。並且，於包含該TaN電阻體之半導體裝置中，已知有例如專利文獻1中所記載者。又，於該專利文獻1中亦記載有上述半導體裝置之製造方法。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2009-302082號公報
然而，先前於形成2種不同之電阻體時係於不同層形成各電阻體，因此製造步驟複雜。例如為如下構成：於基板上形成第1配線層、第1層間絕緣層、第2配線層、第2層間絕緣層及第3配線層，於第1層間絕緣層形成與第2配線層連接之第1電阻體，且於第2層間絕緣層形成與第3配線層連接之第2電阻體，從而於自第1電阻體向第2電阻體變更之情形時，必須將掩膜全部進行更換。
又，於利用專利文獻1中所記載之製造方法(先前技術)製造於同 一基板包含複數種電阻體之半導體裝置之情形時，必須根據電阻體之種類分別形成掩膜，且每次均實施蝕刻。例如，於利用先前技術製造包含2種金屬薄膜電阻體之半導體裝置之情形時，必須根據金屬薄膜電阻體之種類分別形成2種掩膜。並且，必須每次均實施蝕刻而製造目標之半導體裝置。如上所述，於先前技術中，當製造於同一基板包含複數種電阻體之半導體裝置時，有製造步驟數變多等課題。
本發明係鑒於此種情況而完成者，其目的在於提供一種與先前技術相比可減少於同一基板包含複數種電阻體之半導體裝置之製造步驟數的半導體裝置及其製造方法。
本發明之一態樣係一種半導體裝置，其具備：第1金屬配線層，其形成於半導體基板上；層間絕緣膜，其形成於上述第1金屬配線層上；第2金屬配線層，其形成於上述層間絕緣膜上；第1電阻體，其包含第1電阻金屬膜、第1絕緣膜及第2電阻金屬膜，該第1電阻金屬膜形成於上述第1金屬配線層與上述第2金屬配線層之間，該第1絕緣膜形成於上述第1電阻金屬膜上，該第2電阻金屬膜形成於上述第1絕緣膜上且薄片電阻與上述第1電阻金屬膜不同；及第2電阻體，其包含第3電阻金屬膜、第2絕緣膜及第4電阻金屬膜，該第3電阻金屬膜形成於上述第1金屬配線層與上述第2金屬配線層之間，該第2絕緣膜形成於上述第3電阻金屬膜上，該第4電阻金屬膜形成於上述第2絕緣膜上且薄片電阻與上述第3電阻金屬膜不同；上述第1電阻金屬膜與上述第3電阻金屬膜為由相同材料所形成之膜；上述第2電阻金屬膜與上述第4電阻金屬膜為由相同材料所形成之膜。
又，於上述半導體裝置中，特徵亦可在於，上述第1電阻體係藉由如下方式構成：上述第2電阻金屬膜與上述第2金屬配線層未連接，且上述第1電阻金屬膜與上述第1金屬配線層連接。
又，於上述半導體裝置中，特徵亦可在於，上述第2電阻體係藉由如下方式構成：上述第3電阻金屬膜與上述第1金屬配線層未連接，且上述第4電阻金屬膜與上述第2金屬配線層連接。
又，於上述半導體裝置中，特徵亦可在於，上述第1電阻金屬膜與上述第3電阻金屬膜形成於同一層，上述第1絕緣膜與上述第2絕緣膜形成於同一層，上述第2電阻金屬膜與上述第4電阻金屬膜形成於同一層。
又，於上述半導體裝置中，特徵亦可在於，上述層間絕緣膜包含第1層間絕緣膜及形成於上述第1層間絕緣膜之上層之第2層間絕緣膜，且上述第1電阻金屬膜及上述第3電阻金屬膜形成於上述第1層間絕緣膜上。
又，於上述半導體裝置中，特徵亦可在於，於上述第2電阻金屬膜及上述第4電阻金屬膜上形成有第3絕緣膜。
又，於上述半導體裝置中，特徵亦可在於，上述第1電阻體係藉由如下方式構成：上述第1電阻金屬膜與上述第1金屬配線層由下部金屬插塞連接；上述第2電阻體係藉由如下方式構成：上述第4電阻金屬膜與上述第2金屬配線層由上部金屬插塞連接。
又，於上述半導體裝置中，特徵亦可在於，上述第1電阻金屬膜及上述第3電阻金屬膜為包含氮化鈦或氮化鉭之金屬膜或金屬氮化膜或者金屬矽化物膜之任一種，上述第2電阻金屬膜及上述第4電阻金屬膜為薄片電阻與上述第1電阻金屬膜及上述第2電阻金屬膜不同且包含氮化鈦或氮化鉭之金屬膜或金屬氮化膜或者金屬矽化物膜之任一種。
又，於上述半導體裝置中，特徵亦可在於，進而包含電容元件，該電容元件包含：下部金屬膜，其形成於上述第1金屬配線層與上述第2金屬配線層之間；電容絕緣膜，其形成於上述下部金屬膜上；及上部金屬膜，其形成於上述電容絕緣膜上且薄片電阻與上述下 部金屬膜不同；上述電容元件係藉由如下方式構成：上述下部金屬膜與上述第1金屬配線層連接，且上述上部金屬膜與上述第2金屬配線層連接。
又，本發明之另一態樣係一種半導體裝置，其具備：第1電阻體，其包含第1電阻金屬膜、第1絕緣膜及第2電阻金屬膜，該第1電阻金屬膜形成於半導體基板上所形成之下部配線層與上部配線層之間，該第1絕緣膜形成於上述第1電阻金屬膜上，該第2電阻金屬膜形成於上述第1絕緣膜上且薄片電阻與上述第1電阻金屬膜不同；及第2電阻體，其包含第3電阻金屬膜、第2絕緣膜及第4電阻金屬膜，該第3電阻金屬膜形成於半導體基板上所形成之下部配線層與上部配線層之間，該第2絕緣膜形成於上述第3電阻金屬膜上，該第4電阻金屬膜形成於上述第2絕緣膜上且薄片電阻與上述第3電阻金屬膜不同；上述第1電阻體中，上述第2電阻金屬膜與上述上部配線層未由下部金屬插塞連接，且上述第1電阻金屬膜與上述下部配線層由下部金屬插塞連接；上述第2電阻體中，上述第3電阻金屬膜與上述下部配線層未由下部金屬插塞連接，且上述第4電阻金屬膜與上述上部配線層由上部金屬插塞連接。
又，本發明之另一態樣係一種半導體裝置之製造方法，該半導體裝置係於同一基板具備形成於第1區域之第1電阻體及形成於第2區域之第2電阻體，該製造方法包括以下步驟：於基板上形成第1金屬配線層；於上述基板上形成覆蓋上述第1金屬配線層之第1層間絕緣膜；於上述第1區域形成貫通上述第1層間絕緣膜且連接於上述第1金屬配線層之第1金屬插塞；於上述第1層間絕緣膜上形成第1電阻金屬膜；於上述第1電阻金屬膜上形成第1絕緣膜；於上述第1絕緣膜上形成薄片電阻與上述第1電阻金屬膜不同之第2電阻金屬膜；於上述第2電阻金屬膜上形成第2絕緣膜；對形成於上述第1區域與上述第2區域以外 之區域的上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜進行蝕刻，而同時地於上述第1區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第1電阻體，於上述第2區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第2電阻體；於上述第1層間絕緣膜上形成覆蓋上述第1電阻體與上述第2電阻體之第2層間絕緣膜；於上述第2區域形成露出於上述第2層間絕緣膜之表面且連接於上述第2電阻金屬膜之第2金屬插塞；及於上述第2層間絕緣膜上形成連接於上述第2金屬插塞之第2金屬配線層。
又，於上述半導體裝置之製造方法中，特徵亦可在於，上述第1電阻體係藉由如下方式構成：上述第2電阻金屬膜與上述第2金屬配線層未連接，且上述第1電阻金屬膜與上述第1金屬配線層由上述第1金屬插塞連接；上述第2電阻體係藉由如下方式構成：上述第1電阻金屬膜與上述第1金屬配線層未連接，且上述第2電阻金屬膜與上述第2金屬配線層由上述第2金屬插塞連接。
又，於上述半導體裝置之製造方法中，特徵亦可在於，於形成上述第2絕緣膜之步驟之後且於同時形成上述第1電阻體與上述第2電阻體之步驟之前，進而包括於上述第2絕緣膜上之上述第1區域與上述第2區域分別形成硬掩膜之步驟，使用上述硬掩膜進行上述蝕刻。
又，本發明之另一態樣係一種半導體裝置之製造方法，該半導體裝置係於同一基板具備形成於第1區域之第1電阻體、形成於第2區域之第2電阻體及形成於第3區域之電容元件，該製造方法包括以下步驟：於基板上形成第1金屬配線層；於上述基板上形成覆蓋上述第1金屬配線層之第1層間絕緣膜；於上述第1區域與上述第3區域分別形成貫通上述第1層間絕緣膜且連接於上述第1金屬配線層之第1金屬插塞；於上述第1層間絕緣膜上形成第1電阻金屬膜；於上述第1電阻金 屬膜上形成第1絕緣膜；於上述第1絕緣膜上形成薄片電阻與上述第1電阻金屬膜不同之第2電阻金屬膜；於上述第2電阻金屬膜上形成第2絕緣膜；對形成於上述第1區域、上述第2區域及上述第3區域以外之區域的上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜進行蝕刻，而同時地於上述第1區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第1電阻體，於上述第2區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第2電阻體，於上述第3區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之電容元件；於上述第1層間絕緣膜上形成覆蓋上述第1電阻體、上述第2電阻體及上述電容元件之第2層間絕緣膜；於上述第2區域與上述第3區域分別形成露出於上述第2層間絕緣膜之表面且連接於上述第2電阻金屬膜之第2金屬插塞；及於上述第2層間絕緣膜上形成連接於上述第2金屬插塞之第2金屬配線層。
特徵亦可在於，於形成上述第2絕緣膜之步驟之後且於同時形成上述第1電阻體、上述第2電阻體及上述電容元件之步驟之前，進而包括於上述第2絕緣膜上之上述第1區域、上述第2區域及上述第3區域分別形成硬掩膜之步驟，使用上述硬掩膜進行上述蝕刻。
又，於上述半導體裝置之製造方法中，特徵亦可在於，將用於上述蝕刻之蝕刻氣體設為鹵系氣體。
又，於上述半導體裝置之製造方法中，特徵亦可在於，上述第1電阻金屬膜為包含氮化鈦或氮化鉭之金屬膜或金屬氮化膜或者金屬矽化物膜之任一種，上述第2電阻金屬膜為薄片電阻與上述第1電阻金屬膜不同且包含氮化鈦或氮化鉭之金屬膜或金屬氮化膜或者金屬矽化物膜之任一種。
根據本發明，藉由變更下部金屬插塞與上部金屬插塞之位置，可容易地變更是獲取第1電阻體之電阻值抑或是獲取第2電阻體之電阻值。
又，於第1層間絕緣膜上依序積層有第1電阻金屬膜、第1絕緣膜、第2電阻金屬膜及第2絕緣膜，於該積層之構造體上之第1區域與第2區域形成有1種掩膜。並且，使用該掩膜對上述構造體進行1次蝕刻，而於第1區域形成第1電阻體，同時於第2區域形成第2電阻體。
因此，無需如先前技術般於同一基板形成第1電阻體與第2電阻體之2種電阻體時，根據電阻體之種類分別形成掩膜，且每次均實施蝕刻。藉此，根據本發明，即便於製造在同一基板包含複數種電阻體之半導體裝置之情形時，與先前技術相比亦可減少該半導體裝置之製造步驟數。
1‧‧‧半導體裝置
10‧‧‧基板
11(11a、11c、11d)‧‧‧下部配線層
12‧‧‧第1層間絕緣膜
13(13a、13c)‧‧‧下部金屬插塞
14(14a~14c)‧‧‧第1電阻金屬膜
14f‧‧‧第1電阻金屬膜
15(15a~15c)‧‧‧第1絕緣膜
15f‧‧‧第1絕緣膜
16(16a~16c)‧‧‧第2電阻金屬膜
16f‧‧‧第2電阻金屬膜
17(17a~17c)‧‧‧第2絕緣膜
17f‧‧‧第2絕緣膜
18(18a~18c)‧‧‧硬掩膜
18f‧‧‧氧化膜
19(19a~19c)‧‧‧抗蝕掩膜
20‧‧‧第2層間絕緣膜
21(21b、21c)‧‧‧上部金屬插塞
22‧‧‧金屬插塞
23(23b~23d)‧‧‧上部配線層
A‧‧‧第1電阻體形成部
B‧‧‧第2電阻體形成部
C‧‧‧電容元件形成部
C1‧‧‧電容元件
R1‧‧‧電阻元件
R2‧‧‧電阻元件
圖1係表示本發明之實施形態之半導體裝置之構造的剖面圖。
圖2(a)~(c)係說明本發明之實施形態之半導體裝置之製造方法的剖面圖(其1)。
圖3(a)、(b)係說明本發明之實施形態之半導體裝置之製造方法的剖面圖(其2)。
圖4(a)、(b)係說明本發明之實施形態之半導體裝置之製造方法的剖面圖(其3)。
圖5(a)、(b)係說明本發明之實施形態之半導體裝置之製造方法的剖面圖(其4)。
圖6(a)、(b)係說明本發明之實施形態之半導體裝置之製造方法的剖面圖(其5)。
圖7係表示本發明之實施形態之半導體裝置之製造方法之流程的 圖。
以下，一面參照圖1~7一面對本發明之實施形態之半導體裝置及其製造方法進行說明。
(半導體裝置)
圖1係表示本發明之實施形態之半導體裝置之構造的剖面圖。於本實施形態之半導體裝置1中，假想性地設有第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C之3個形成部。該等形成部於圖1中由虛線表示。以下，對於第1電阻體形成部A形成有第1電阻元件R1，於第2電阻體形成部B形成有第2電阻元件R2，於電容元件形成部C形成有電容元件C1之半導體裝置1之構造進行說明。
半導體裝置1係包含基板10、下部配線層11a、11c、11d、第1層間絕緣膜12、下部金屬插塞13a、13c、第1電阻金屬膜14a~14c、第1絕緣膜15a~15c、第2電阻金屬膜16a~16c、第2絕緣膜17a~17c、硬掩膜18a~18c、第2層間絕緣膜20、上部金屬插塞21b、21c、金屬插塞22及上部配線層23b~23d之半導體裝置。以下，對該半導體裝置1之構造之詳細內容進行說明。再者，上述第1電阻金屬膜14a~14c相當於本案之「第1電阻金屬膜」及「第3電阻金屬膜」，第2電阻金屬膜16a~16c相當於本案之「第2電阻金屬膜」及「第4電阻金屬膜」。又，相當於「第1電阻金屬膜」之電阻金屬膜與相當於「第3電阻金屬膜」之電阻金屬膜為由相同材料所形成之膜。又，相當於「第2電阻金屬膜」之電阻金屬膜與相當於「第4電阻金屬膜」之電阻金屬膜為由相同材料所形成之膜。
(基板)
基板10為具有絕緣性之基板。基板10只要具有絕緣性即可，其材質並無特別限定。例如，可使用氧化矽(SiO)基板作為基板10。
(下部配線層)
於基板10上形成有下部配線層11a、11c、11d。下部配線層11a係形成於第1電阻體形成部A之一對下部配線層，下部配線層11c係形成於電容元件形成部C之一對下部配線層，下部配線層11d係單獨形成於圖式左側之下部配線層。下部配線層11a、11c係用以使電流流通於下述第1電阻金屬膜14a、14c之配線層，下部配線層11d係用以確保上下層間之導通之配線層。
下部配線層11a、11c、11d係自圖1之圖式近前側朝向圖式裏側延伸之配線層，其形狀例如為平板形狀。又，下部配線層11a、11c、11d各者之尺寸大致相同。下部配線層11a、11c、11d只要具有導電性即可，其材質並無特別限定。例如，可使用鋁(Al)配線層作為下部配線層11a、11c、11d。
(第1層間絕緣膜及第2層間絕緣膜)
於形成有下部配線層11a、11c、11d之基板10上形成有覆蓋下部配線層11a、11c、11d之第1層間絕緣膜12。又，於第1層間絕緣膜12上形成有覆蓋下述之第1電阻金屬膜14a~14c、第1絕緣膜15a~15c、第2電阻金屬膜16a~16c、第2絕緣膜17a~17c及硬掩膜18a~18c之第2層間絕緣膜20。該第1層間絕緣膜12與第2層間絕緣膜20係用以使半導體裝置1內之導通部分彼此電性絕緣之絕緣膜。
第1層間絕緣膜12與第2層間絕緣膜20只要分別具有絕緣性即可，其材質並無特別限定。例如，可利用SiO形成第1層間絕緣膜12與第2層間絕緣膜20兩者。
(第1電阻金屬膜及第2電阻金屬膜)
半導體裝置1包含第1電阻金屬膜14a~14c及第2電阻金屬膜16a~16c。第1電阻金屬膜14a~14c係第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C之各形成部之第1層間絕緣膜12上所形成的電 阻金屬膜。
於該第1電阻金屬膜14a~14c上形成有下述第1絕緣膜15a~15c，第2電阻金屬膜16a~16c係形成於該第1絕緣膜15a~15c上。又，於第1電阻體及第2電阻體中，第1電阻金屬膜14a~14c與第2電阻金屬膜16a~16c於電流流通之情形時可分別作為電阻元件而發揮功能。又，於電容元件中，第1電阻金屬膜14a~14c與第2電阻金屬膜16a~16c可分別作為下部電極與上部電極而發揮功能。
第1電阻金屬膜14a~14c與第2電阻金屬膜16a~16c自圖1之圖式近前側朝向圖式裏側延伸，其形狀例如為薄膜形狀。又，於第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C之各形成部中，第1電阻金屬膜14a~14c之膜厚成為大致均勻。又，第2電阻金屬膜16a~16c之膜厚亦成為大致均勻。又，第1電阻金屬膜14a~14c之膜厚與第2電阻金屬膜16a~16c之膜厚可相同，亦可不同。
第1電阻金屬膜14a~14c與第2電阻金屬膜16a~16c包含薄片電阻不同之電阻金屬。其材質並無特別限定。又，構成第1電阻金屬膜14a~14c之膜之種類(膜種)與構成第2電阻金屬膜16a~16c之膜種可相同，亦可不同。例如，第1電阻金屬膜14a~14c之一態樣為包含氮化鈦(以下亦稱為「TiN」)之電阻金屬膜(以下亦稱為「TiN電阻金屬膜」)，第2電阻金屬膜16a~16c之一態樣為TaN電阻金屬膜。更具體而言，第1電阻金屬膜14a~14c與第2電阻金屬膜16a~16c例如係由包含TiN或TaN之金屬膜或金屬氮化膜或者金屬矽化物膜之任一種所形成之膜。
(第1絕緣膜及第2絕緣膜)
半導體裝置1包含第1絕緣膜15a~15c及第2絕緣膜17a~17c。第1絕緣膜15a~15c係以覆蓋第1電阻金屬膜14a~14c之上表面之方式形成之絕緣膜。又，第2絕緣膜17a~17c係以覆蓋第2電阻金屬膜16a~ 16c之上表面之方式形成之絕緣膜。第1絕緣膜15a~15c與第2絕緣膜17a~17c係保護上述第1電阻金屬膜14a~14c與第2電阻金屬膜16a~16c之表面並且成為電阻體形成時之掩膜的絕緣膜。
第1絕緣膜於第1電阻體及第2電阻體中使第1電阻金屬膜與第2電阻金屬膜電性絕緣。又，於電容元件中，作為電容絕緣膜發揮功能。
第1絕緣膜15a~15c與第2絕緣膜17a~17c係自圖1之圖式近前側朝向圖式裏側延伸之膜，其形狀例如為平板形狀。又，於第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C之各形成部中，第1絕緣膜15a~15c之膜厚成為大致均勻。又，第2絕緣膜17a~17c之膜厚亦成為大致均勻。又，第1絕緣膜15a~15c之膜厚與第2絕緣膜17a~17c之膜厚可相同，亦可不同。
例如，於形成TiN電阻金屬膜作為第1電阻金屬膜14a~14c，形成TaN電阻金屬膜作為第2電阻金屬膜16a~16c之情形時，可利用包含氮化矽(以下亦稱為「SiN」)之絕緣膜形成第1絕緣膜15a~15c與第2絕緣膜17a~17c。再者，第1絕緣膜15a~15c之膜種與第2絕緣膜17a~17c之膜種可相同，亦可不同。
(硬掩膜)
硬掩膜18a~18c係以覆蓋第2絕緣膜17a~17c之上表面之方式形成之掩膜。該硬掩膜18a~18c係形成上述第1電阻金屬膜14a~14c、第2電阻金屬膜16a~16c、第1絕緣膜15a~15c及第2絕緣膜17a~17c時之掩膜。
硬掩膜18a~18c係自圖1之圖式近前側朝向圖式裏側延伸之掩膜，其形狀例如為長方體。硬掩膜18a~18c只要蝕刻速率大於絕緣膜17a~17c即可，其材質並無特別限定。例如，可使用包含SiO之掩膜作為硬掩膜18a~18c。
(金屬插塞)
半導體裝置1包含下部金屬插塞13a、13c、上部金屬插塞21b、21c、及金屬插塞22。下部金屬插塞13a係連接下部配線層11a與第1電阻金屬膜14a之一對金屬插塞，下部金屬插塞13c係連接下部配線層11c與第1電阻金屬膜14c之一對金屬插塞。
又，上部金屬插塞21b係連接下述上部配線層23b與第2電阻金屬膜16b之一對金屬插塞。又，上部金屬插塞21c係連接下述上部配線層23c與第2電阻金屬膜16c之一對金屬插塞。又，金屬插塞22係連接下述上部配線層23d與下部配線層11d之金屬插塞。
如上所述，下部金屬插塞13a、13c係沿圖式上下方向貫通第1層間絕緣膜12且用以使電流流通於第1電阻金屬膜14a、14c之金屬插塞。又，上部金屬插塞21b、21c係沿圖式上下方向貫通第2層間絕緣膜20、硬掩膜18b、18c及第2絕緣膜17b、17c且用以使電流流通於第2電阻金屬膜16b、16c之金屬插塞。又，金屬插塞22係沿圖式上下方向貫通第1層間絕緣膜12與第2層間絕緣膜20且用以確保上下層間之導通之金屬插塞。
下部金屬插塞13a、13c與上部金屬插塞21b、21c例如為形成為長方體之金屬插塞，下部金屬插塞13a、13c與上部金屬插塞21b、21c各者之尺寸大致相同。
下部金屬插塞13a、13c與上部金屬插塞21b、21c只要分別由具有導電性之物質形成即可，可由相同物質形成，亦可由不同物質形成。例如，可利用鎢(W)形成下部金屬插塞13a、13c與上部金屬插塞21b、21c兩者。再者，所謂「金屬插塞」係亦被稱為「通孔」之構件。
(上部配線層)
於第2層間絕緣膜20上形成有上部配線層23b、23c、23d。該上部配線層23b係連接於上部金屬插塞21b之一對上部配線層。又，上部配線層23c係連接於上部金屬插塞21c之一對上部配線層。又，上部配線 層23d係連接於金屬插塞22之上部配線層。上部配線層23b、23c係用以使電流流通於第2電阻金屬膜16b、16c之配線層。上部配線層23d係用以確保上下層間之導通之配線層。
上部配線層23b~23d只要具有導電性即可，其材質等並無特別限定。例如，可使用Al配線層作為上部配線層23b~23d。
(第1電阻體)
如上所述，形成於第1電阻體形成部A之第1電阻金屬膜14a由於經由下部金屬插塞13a連接於下部配線層11a，故而於半導體裝置1中作為第1電阻體發揮功能。另一方面，形成於第1電阻體形成部A之第2電阻金屬膜16a由於處於被電性絕緣之狀態，故而係於半導體裝置1中不作為電阻體發揮功能之所謂虛設電阻體。如此，於第1電阻體形成部A形成有包含第1電阻金屬膜14a之電阻元件R1。換言之，於第1電阻體形成部A形成有自半導體裝置1之下部導入電流之類型之電阻元件R1。
(第2電阻體)
又，形成於第2電阻體形成部B之第2電阻金屬膜16b由於經由上部金屬插塞21b連接於上部配線層23b，故而於半導體裝置1中作為第2電阻體發揮功能。另一方面，形成於第2電阻體形成部B之第1電阻金屬膜14b由於處於被電性絕緣之狀態，故而係於半導體裝置1中不作為電阻體發揮功能之所謂虛設電阻體。如此，於第2電阻體形成部B形成有包含第2電阻金屬膜16b之電阻元件R2。換言之，於第2電阻體形成部B形成有自半導體裝置1之上部導入電流之類型之電阻元件R2。
(電容元件)
又，形成於電容元件形成部C之第1絕緣膜15c係被經由下部金屬插塞13c連接於下部配線層11c之第1電阻金屬膜14c、與經由上部金屬插塞21c連接於上部配線層23c之第2電阻金屬膜16c所夾，且作為電容 膜發揮功能。因此，於電容元件形成部C形成有包含第1電阻金屬膜(下部電極)14c、第1絕緣膜(電容膜)15c及第2電阻金屬膜(上部電極)16c之電容元件C1。換言之，該電容元件C1係將電阻元件R1之構造與電阻元件R2之構造組合而成之電容元件。
於本實施形態之半導體裝置1中，如上所述，藉由變更上部金屬插塞或下部金屬插塞之位置，可容易地變更是獲取第1電阻金屬膜之電阻值抑或是獲取第2電阻金屬膜之電阻值。
(半導體裝置之製造方法)
圖2~圖6係模式性地表示本發明之實施形態之半導體裝置之製造方法之各步驟的剖面圖。又，圖7係表示本發明之實施形態之半導體裝置之製造方法之流程的圖。
以下，對本發明之實施形態之半導體裝置1之製造方法之各步驟進行說明。
首先，如圖2(a)所示，於基板10上之第1電阻體形成部A與電容元件形成部C之各形成部形成下部配線層11a、11c，並且形成下部配線層11d(S1)。下部配線層11a、11c、11d係藉由於基板10上形成金屬膜(未圖示)後，將該金屬膜圖案化而形成。該圖案化可使用公知之技術。例如，於形成Al配線層作為下部配線層11a、11c、11d之情形時，於基板10上形成Al層後，使用光微影法與乾式蝕刻法將該Al層進行圖案化而形成。再者，上述下部配線層相當於本案之「第1金屬配線層」。
其次，如圖2(b)所示，於形成有下部配線層11a、11c、11d之基板10上形成第1層間絕緣膜12(S2)。該第1層間絕緣膜12之形成可使用公知之技術。例如，於形成SiO膜作為第1層間絕緣膜12之情形時，使用CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。再者，圖2(b)係表示於形成第1層間絕緣膜12之後將其表面平坦化後之狀 態。
繼而，於第1電阻體形成部A與電容元件形成部C之各形成部，利用1次蝕刻步驟形成貫通第1層間絕緣膜12且到達下部配線層11a、11c之第1導孔(未圖示)。該第1導孔之形成可使用公知之技術。例如，可於第1層間絕緣膜12上且於要形成第1導孔之區域以外之區域形成掩膜(未圖示)之後實施蝕刻，而形成第1導孔。
繼而，向以上述方式形成之第1導孔填充導電材料，而如圖2(c)所示形成下部金屬插塞13a、13c(S3)。再者，圖2(c)係表示於形成下部金屬插塞13a、13c之後將其表面平坦化後之狀態。又，上述下部金屬插塞相當於本案之「第1金屬插塞」。
繼而，如圖3(a)所示，於形成有下部金屬插塞13a、13c之第1層間絕緣膜12上形成第1電阻金屬膜14a~14c用或電容元件之下部電極用之第1電阻金屬膜14f(S4)。第1電阻金屬膜14f之形成可使用公知之技術。例如，於形成TiN電阻金屬膜作為第1電阻金屬膜14a~14c之情形時，形成TiN膜作為第1電阻金屬膜14f。該TiN膜之形成例如使用PVD(Physical Vapor Deposition，物理氣相沈積)法或CVD法或ALD(Atomic Layer Deposition，原子層沈積)法。
繼而，於第1電阻金屬膜14f上形成第1絕緣膜15a~15c用之第1絕緣膜15f(S5)。第1絕緣膜15f之形成可使用公知之技術。例如，於使用SiN膜作為第1絕緣膜15f之情形時，使用CVD法而形成。
繼而，於第1絕緣膜15f上形成第2電阻金屬膜16a~16c用或電容元件之上部電極用之第2電阻金屬膜16f(S6)。第2電阻金屬膜16f之形成可使用公知之技術。
例如，於形成TaN電阻金屬膜作為第2電阻金屬膜16a~16c之情形時，形成TaN膜作為第2電阻金屬膜16f。該TaN膜之形成例如使用PVD法或CVD法或ALD法。
繼而，於第2電阻金屬膜16f上形成第2絕緣膜17a~17c用之第2絕緣膜17f(S7)。第2絕緣膜17f之使用可使用公知之技術。例如，於形成SiN膜作為第2絕緣膜17f之情形時，使用CVD法而形成。
繼而，於第2絕緣膜17f上形成硬掩膜18a~18c用之氧化膜(硬掩膜層)18f(S8)。氧化膜18f之形成可使用公知之技術。例如，於形成SiO膜作為氧化膜18f之情形時，使用CVD法而形成。
繼而，如圖3(b)所示，於第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C之各形成部形成抗蝕掩膜19a~19c(S9)。抗蝕掩膜19a~19c之形成可使用公知之技術。例如，可使用光微影法而形成抗蝕掩膜19a~19c。
繼而，如圖4(a)所示，使用該抗蝕掩膜19a~19c並利用1次步驟對氧化膜18f進行蝕刻。該蝕刻可使用公知之技術。例如，使用例如氟氯碳化物系氣體對氧化膜18f進行乾式蝕刻。如此，於第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C之各形成部之第2絕緣膜17f上，利用1次蝕刻步驟形成硬掩膜18a~18c(S10)。換言之，使用1種抗蝕掩膜19a~19c並利用1次蝕刻步驟形成硬掩膜18a~18c。
繼而，如圖4(b)所示，去除抗蝕掩膜19a~19c(S11)。抗蝕掩膜19a~19c之去除可使用公知之技術。例如，於抗蝕掩膜19a~19c為將有機系聚合物作為主成分之掩膜之情形時，使用氧電漿而去除。
繼而，使用硬掩膜18a~18c連續地依序蝕刻第2絕緣膜17f、第2電阻金屬膜16f、第1絕緣膜15f及第1電阻金屬膜14f。該蝕刻可使用公知之技術。例如，使用例如鹵系氣體並利用1次步驟對上述積層之膜進行蝕刻。即，如圖5(a)所示，利用1次蝕刻步驟，於第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C之各形成部同時形成第1電阻金屬膜14a~14c、第1絕緣膜15a~15c、第2電阻金屬膜16a~16c及第2絕緣膜17a~17c(S12)。
繼而，如圖5(b)所示，於積層形成有第1電阻金屬膜14a~14c、第1絕緣膜15a~15c、第2電阻金屬膜16a~16c、第2絕緣膜17a~17c及硬掩膜18a~18c之第1層間絕緣膜12上形成第2層間絕緣膜20(S13)。該第2層間絕緣膜20之形成可使用公知之技術。例如，於形成SiO膜作為第2層間絕緣膜20之情形時，使用CVD法而形成。
繼而，於第2電阻體形成部B與電容元件形成部C之各形成部，利用1次蝕刻步驟形成貫通第2層間絕緣膜20、硬掩膜18b、18c及第2絕緣膜17b、17c且到達第2電阻金屬膜16b、16c之第2導孔(未圖示)。該第2導孔之形成可使用公知之技術。例如，可於第2層間絕緣膜20上且於要形成第2導孔之區域以外之區域形成掩膜之後實施蝕刻，而形成第2導孔。
繼而，向如此形成之第2導孔填充導電材料，而如圖6(a)所示形成上部金屬插塞21b、21c(S14)。再者，圖6(a)係表示於形成上部金屬插塞21b、21c之後將其表面平坦化後之狀態。又，上述上部金屬插塞相當於本案之「第2金屬插塞」。
於本實施形態中，與第2導孔之形成同時地形成貫通第1層間絕緣膜12與第2層間絕緣膜20且到達下部配線層11d之第3導孔(未圖示)。並且，與向第2導孔填充導電材料同時地向第3導孔填充導電材料。如此，形成金屬插塞22。
於本實施形態中，第1層間絕緣膜12及第2層間絕緣膜20之材質與第2絕緣膜17a~17c之材質不同。因此，第1層間絕緣膜12及第2層間絕緣膜20之蝕刻速率與第2絕緣膜17a~17c之蝕刻速率不同。更詳細而言，第1層間絕緣膜12及第2層間絕緣膜20之蝕刻速率大於第2絕緣膜17a~17c之蝕刻速率。因此，藉由預先調整第2絕緣膜17a~17c之膜厚(即，第2絕緣膜17f之膜厚)，可使第2導孔之形成所需之時間與第3導孔之形成所需之時間一致。如此，可藉由一次蝕刻步驟同時形 成第2導孔與第3導孔。
最後，如圖6(b)所示，於形成有上部金屬插塞21b、21c與金屬插塞22之第2層間絕緣膜20上形成上部配線層23b~23d(S15)。上部配線層23b~23d係藉由於第2層間絕緣膜20上形成金屬膜(未圖示)後，將該金屬膜圖案化而形成。該圖案化可使用公知之技術。例如，於形成Al配線層作為上部配線層23b~23d之情形時，於第2層間絕緣膜20上形成Al層後，使用光微影法與乾式蝕刻法將該Al層進行圖案化而形成。再者，上述上部配線層相當於本案之「第2金屬配線層」。
藉由經過以上之步驟，可製造如圖1所示之半導體裝置1。
此處，著眼於形成於上述電容元件形成部C之電容元件C1之製造步驟。本實施形態之電容元件C1係藉由實施第1電阻元件R1之製造步驟與第2電阻元件R2之製造步驟而製造之電容元件。換言之，可藉由於製造第1電阻元件R1後，於該第1電阻元件R1形成上部金屬插塞、上部配線層而製造電容元件C1。
(效果)
(1)於本實施形態之半導體裝置1之製造方法中，於第1層間絕緣膜12上依序積層第1電阻金屬膜14f、第1絕緣膜15f、第2電阻金屬膜16f及第2絕緣膜17f，並於該積層之構造體上之第1電阻體形成部A、第2電阻體形成部B及電容元件形成部C形成1種硬掩膜18a~18c。並且，使用該硬掩膜18a~18c將上述構造體圖案化。
因此，可利用1次蝕刻步驟(使用1種硬掩膜)同時地於第1電阻體形成部A形成第1電阻金屬膜14a，於第2電阻體形成部B形成第2電阻金屬膜16b。因此，無需如先前技術般於同一基板形成第1電阻金屬膜14a與第2電阻金屬膜16b之2種電阻金屬膜時，根據電阻金屬膜之種類分別形成掩膜，且每次均實施蝕刻。
因此，根據本實施形態之半導體裝置1之製造方法，即便製造於 同一基板包含2種電阻體之半導體裝置之情形時，與先前技術相比亦可減少該半導體裝置之製造步驟數。其結果為，與先前技術相比可降低半導體裝置之製造成本。
(2)於本實施形態之半導體裝置1之製造方法中，於電容元件形成部C中分別實施電阻元件R1與電阻元件R2之製造步驟。
因此，可於電容元件形成部C形成由第1電阻金屬膜14c與第2電阻金屬膜16c夾著第1絕緣膜(電容膜)15c之電容元件C1。藉此，可製造於同一基板包含電容元件C1、第1電阻元件R1及第2電阻元件R2之3種元件之半導體裝置1。
(3)於本實施形態之半導體裝置1之製造方法中，形成TiN電阻金屬膜作為第1電阻金屬膜14a~14c，形成TaN電阻金屬膜作為第2電阻金屬膜16a~16c，且利用SiN膜形成第1絕緣膜15a~15c與第2絕緣膜17a~17c。
因此，可製造於同一基板包含TiN電阻金屬膜與TaN電阻金屬膜之薄片電阻值不同之2種電阻體之半導體裝置1。
(4)於本實施形態之半導體裝置1之製造方法中，將對第1電阻金屬膜14f、第1絕緣膜15f、第2電阻金屬膜16f及第2絕緣膜17f進行蝕刻時使用之蝕刻氣體設為鹵系氣體。
因此，可連續地依序蝕刻第1電阻金屬膜14f、第1絕緣膜15f、第2電阻金屬膜16f及第2絕緣膜17f，而可效率良好地形成第1電阻金屬膜14a~14c、第1絕緣膜15a~15c、第2電阻金屬膜16a~16c及第2絕緣膜17a~17c。
(變化例)
於上述實施形態中，就於同一基板形成第1電阻元件R1、第2電阻元件R2及電容元件C1之3種元件之情形進行了說明，但並不限定於此。例如，亦可藉由於基板之第1區域形成第1電阻元件R2，於第2區 域形成第2電阻元件R1，而於同一基板形成2種元件。又，亦可藉由於基板之第1區域形成電容元件C1，於第2區域形成第1電阻元件R1，而於同一基板形成2種元件。或者，亦可藉由於同一基板之第1區域形成第1電阻元件R1，於第2區域形成電容元件C1，而於同一基板形成2種元件。
又，於上述實施形態中，就電容元件C1包含一對下部金屬插塞13c與一對上部金屬插塞21c之情形進行了說明，但並不限定於此。例如，電容元件C1只要包含1根下部金屬插塞13c與1根上部金屬插塞21c即可。
又，於上述實施形態中，就形成TiN電阻金屬膜作為第1電阻金屬膜14a~14c，形成TaN電阻金屬膜作為第2電阻金屬膜16a~16c之情形進行了說明，但並不限定於此。例如，亦可形成TaN電阻金屬膜作為第1電阻金屬膜14a~14c，形成TiN電阻金屬膜作為第2電阻金屬膜16a~16c。又，第1電阻金屬膜14a~14c及第2電阻金屬膜16a~16c並不限定於TaN、TiN，亦可為其他金屬系之材料。第1電阻金屬膜14a~14c及第2電阻金屬膜16a~16c例如可為由包含TaN或TiN之金屬膜或金屬氮化膜或者金屬矽化物膜之任一種所形成之膜。
1‧‧‧半導體裝置
10‧‧‧基板
11a、11c、11d‧‧‧下部配線層
12‧‧‧第1層間絕緣膜
13a、13c‧‧‧下部金屬插塞
14a~14c‧‧‧第1電阻金屬膜
15a~15c‧‧‧第1絕緣膜
16a~16c‧‧‧第2電阻金屬膜
17a~17c‧‧‧第2絕緣膜
18a~18c‧‧‧硬掩膜
20‧‧‧第2層間絕緣膜
21b、21c‧‧‧上部金屬插塞
22‧‧‧金屬插塞
23b~23d‧‧‧上部配線層
A‧‧‧第1電阻體形成部
B‧‧‧第2電阻體形成部
C‧‧‧電容元件形成部
C1‧‧‧電容元件
R1‧‧‧電阻元件
R2‧‧‧電阻元件

Claims (15)

  1. 一種半導體裝置，其具備：第1金屬配線層，其形成於半導體基板上；層間絕緣膜，其形成於上述第1金屬配線層上；第2金屬配線層，其形成於上述層間絕緣膜上；第1電阻體，其包含第1電阻金屬膜、第1絕緣膜及第2電阻金屬膜，該第1電阻金屬膜形成於上述第1金屬配線層與上述第2金屬配線層之間，該第1絕緣膜形成於上述第1電阻金屬膜上，該第2電阻金屬膜形成於上述第1絕緣膜上且薄片電阻與上述第1電阻金屬膜不同；及第2電阻體，其包含第3電阻金屬膜、第2絕緣膜及第4電阻金屬膜，該第3電阻金屬膜形成於上述第1金屬配線層與上述第2金屬配線層之間，該第2絕緣膜形成於上述第3電阻金屬膜上，該第4電阻金屬膜形成於上述第2絕緣膜上且薄片電阻與上述第3電阻金屬膜不同；且上述第1電阻金屬膜與上述第3電阻金屬膜為由相同材料所形成之膜；上述第2電阻金屬膜與上述第4電阻金屬膜為由相同材料所形成之膜；上述第1電阻體係藉由如下方式構成：上述第2電阻金屬膜與上述第2金屬配線層未連接，且上述第1電阻金屬膜與上述第1金屬配線層連接。
  2. 如請求項1之半導體裝置，其中上述第2電阻體係藉由如下方式構成：上述第3電阻金屬膜與上述第1金屬配線層未連接，且上述第4電阻金屬膜與上述第2金屬配線層連接。
  3. 如請求項1或2之半導體裝置，其中上述第1電阻金屬膜與上述第3電阻金屬膜形成於同一層，上述第1絕緣膜與上述第2絕緣膜形成於同一層，上述第2電阻金屬膜與上述第4電阻金屬膜形成於同一層。
  4. 如請求項1或2之半導體裝置，其中上述層間絕緣膜包含第1層間絕緣膜及形成於上述第1層間絕緣膜之上層之第2層間絕緣膜，上述第1電阻金屬膜及上述第3電阻金屬膜形成於上述第1層間絕緣膜上。
  5. 如請求項1或2之半導體裝置，其中於上述第2電阻金屬膜及上述第4電阻金屬膜上形成有第3絕緣膜。
  6. 如請求項1或2之半導體裝置，其中上述第1電阻體係藉由如下方式構成：上述第1電阻金屬膜與上述第1金屬配線層由下部金屬插塞連接；上述第2電阻體係藉由如下方式構成：上述第4電阻金屬膜與上述第2金屬配線層由上部金屬插塞連接。
  7. 如請求項1或2之半導體裝置，其中上述第1電阻金屬膜及上述第3電阻金屬膜為包含氮化鈦或氮化鉭之金屬膜或者金屬氮化膜或者金屬矽化物膜之任一種，上述第2電阻金屬膜及上述第4電阻金屬膜為薄片電阻與上述第1電阻金屬膜及上述第3電阻金屬膜不同且包含氮化鈦或氮化鉭之金屬膜或者金屬氮化膜或者金屬矽化物膜之任一種。
  8. 如請求項1或2之半導體裝置，其進而包含電容元件，該電容元件包含：下部金屬膜，其形成於上述第1金屬配線層與上述第2金屬配線層之間；電容絕緣膜，其形成於上述下部金屬膜上；及上部金屬膜，其形成於上述電容絕緣膜上且薄片電阻與上述下部金屬膜不同； 上述電容元件係藉由如下方式構成：上述下部金屬膜與上述第1金屬配線層連接，且上述上部金屬膜與上述第2金屬配線層連接。
  9. 一種半導體裝置，其具備：第1電阻體，其包含第1電阻金屬膜、第1絕緣膜及第2電阻金屬膜，該第1電阻金屬膜形成於半導體基板上所形成之下部配線層與上部配線層之間，該第1絕緣膜形成於上述第1電阻金屬膜上，該第2電阻金屬膜形成於上述第1絕緣膜上且薄片電阻與上述第1電阻金屬膜不同；及第2電阻體，其包含第3電阻金屬膜、第2絕緣膜及第4電阻金屬膜，該第3電阻金屬膜形成於半導體基板上所形成之下部配線層與上部配線層之間，該第2絕緣膜形成於上述第3電阻金屬膜上，該第4電阻金屬膜形成於上述第2絕緣膜上且薄片電阻與上述第3電阻金屬膜不同；上述第1電阻體中，上述第2電阻金屬膜與上述上部配線層未由上部金屬插塞連接，且上述第1電阻金屬膜與上述下部配線層由下部金屬插塞連接；上述第2電阻體中，上述第3電阻金屬膜與上述下部配線層未由下部金屬插塞連接，且上述第4電阻金屬膜與上述上部配線層由上部金屬插塞連接。
  10. 一種半導體裝置之製造方法，該半導體裝置係於同一基板具備形成於第1區域之第1電阻體及形成於第2區域之第2電阻體，該製造方法包括以下步驟：於基板上形成第1金屬配線層；於上述基板上形成覆蓋上述第1金屬配線層之第1層間絕緣膜； 於上述第1區域形成貫通上述第1層間絕緣膜且連接於上述第1金屬配線層之第1金屬插塞；於上述第1層間絕緣膜上形成第1電阻金屬膜；於上述第1電阻金屬膜上形成第1絕緣膜；於上述第1絕緣膜上形成薄片電阻與上述第1電阻金屬膜不同之第2電阻金屬膜；於上述第2電阻金屬膜上形成第2絕緣膜；對形成於上述第1區域與上述第2區域以外之區域的上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜進行蝕刻，而同時地於上述第1區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第1電阻體，於上述第2區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第2電阻體；於上述第1層間絕緣膜上形成覆蓋上述第1電阻體與上述第2電阻體之第2層間絕緣膜；於上述第2區域形成露出於上述第2層間絕緣膜之表面且連接於上述第2電阻金屬膜之第2金屬插塞；及於上述第2層間絕緣膜上形成連接於上述第2金屬插塞之第2金屬配線層；上述第1電阻體係藉由如下方式構成：上述第2電阻金屬膜與上述第2金屬配線層未連接，且上述第1電阻金屬膜與上述第1金屬配線層由上述第1金屬插塞連接；上述第2電阻體係藉由如下方式構成：上述第1電阻金屬膜與上述第1金屬配線層未連接，且上述第2電阻金屬膜與上述第2金屬配線層由上述第2金屬插塞連接。
  11. 如請求項10之半導體裝置之製造方法，其中於形成上述第2絕緣膜之步驟之後且於同時形成上述第1電阻體與上述第2電阻體之步驟之前，進而包括於上述第2絕緣膜上之上述第1區域與上述第2區域分別形成硬掩膜之步驟，使用上述硬掩膜進行上述蝕刻。
  12. 一種半導體裝置之製造方法，該半導體裝置係於同一基板具備形成於第1區域之第1電阻體、形成於第2區域之第2電阻體及形成於第3區域之電容元件，該製造方法包括以下步驟：於基板上形成第1金屬配線層；於上述基板上形成覆蓋上述第1金屬配線層之第1層間絕緣膜；於上述第1區域與上述第3區域分別形成貫通上述第1層間絕緣膜且連接於上述第1金屬配線層之第1金屬插塞；於上述第1層間絕緣膜上形成第1電阻金屬膜；於上述第1電阻金屬膜上形成第1絕緣膜；於上述第1絕緣膜上形成薄片電阻與上述第1電阻金屬膜不同之第2電阻金屬膜；於上述第2電阻金屬膜上形成第2絕緣膜；對形成於上述第1區域、上述第2區域及上述第3區域以外之區域的上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜進行蝕刻，而同時地於上述第1區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第1電阻體，於上述第2區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜而成之第2電阻體，於上述第3區域形成積層上述第1電阻金屬膜、上述第1絕緣膜、上述第2電阻金屬膜及上述第2絕緣膜 而成之電容元件；於上述第1層間絕緣膜上形成覆蓋上述第1電阻體、上述第2電阻體及上述電容元件之第2層間絕緣膜；於上述第2區域與上述第3區域分別形成露出於上述第2層間絕緣膜之表面且連接於上述第2電阻金屬膜之第2金屬插塞；及於上述第2層間絕緣膜上形成連接於上述第2金屬插塞之第2金屬配線層。
  13. 如請求項12之半導體裝置之製造方法，其中於形成上述第2絕緣膜之步驟之後且於同時形成上述第1電阻體、上述第2電阻體及上述電容元件之步驟之前，進而包括於上述第2絕緣膜上之上述第1區域、上述第2區域及上述第3區域分別形成硬掩膜之步驟，使用上述硬掩膜進行上述蝕刻。
  14. 如請求項10至13中任一項之半導體裝置之製造方法，其中將用於上述蝕刻之蝕刻氣體設為鹵系氣體。
  15. 如請求項10至13中任一項之半導體裝置之製造方法，其中上述第1電阻金屬膜為包含氮化鈦或氮化鉭之金屬膜或者金屬氮化膜或者金屬矽化物膜之任一種，上述第2電阻金屬膜為薄片電阻與上述第1電阻金屬膜不同且包含氮化鈦或氮化鉭之金屬膜或者金屬氮化膜或者金屬矽化物膜之任一種。
TW103110909A 2013-03-25 2014-03-24 Semiconductor device and method for manufacturing semiconductor device TWI523170B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013062291 2013-03-25

Publications (2)

Publication Number Publication Date
TW201448147A TW201448147A (zh) 2014-12-16
TWI523170B true TWI523170B (zh) 2016-02-21

Family

ID=51623086

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103110909A TWI523170B (zh) 2013-03-25 2014-03-24 Semiconductor device and method for manufacturing semiconductor device

Country Status (6)

Country Link
US (1) US9601427B2 (zh)
JP (1) JPWO2014156071A1 (zh)
KR (1) KR101669382B1 (zh)
CN (1) CN105190865B (zh)
TW (1) TWI523170B (zh)
WO (1) WO2014156071A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991329B2 (en) * 2016-07-13 2018-06-05 Texas Instruments Incorporated Method and structure for dual sheet resistance trimmable thin film resistors at same level
JP6692258B2 (ja) * 2016-08-29 2020-05-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9905633B1 (en) * 2016-11-28 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10211278B2 (en) * 2017-07-11 2019-02-19 Texas Instruments Incorporated Device and method for a thin film resistor using a via retardation layer
US10763324B2 (en) * 2017-07-25 2020-09-01 Microchip Technology Incorporated Systems and methods for forming a thin film resistor integrated in an integrated circuit device
JP7340948B2 (ja) * 2018-09-05 2023-09-08 ローム株式会社 電子部品
JP2021048204A (ja) 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及びその製造方法
US11282790B1 (en) * 2020-09-09 2022-03-22 Nanya Technology Corporation Semiconductor device with composite landing pad for metal plug
US11552011B2 (en) * 2021-03-16 2023-01-10 Microchip Technology Incorporated Metal-insulator-metal (MIM) capacitor and thin-film resistor (TFR) formed in an integrated circuit structure
WO2022197324A1 (en) * 2021-03-16 2022-09-22 Microchip Technology Incorporated Metal-insulator-metal (mim) capacitor and thin-film resistor (tfr) formed in an integrated circuit structure

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10008573A1 (de) * 2000-02-24 2001-09-13 Infineon Technologies Ag Halbleiterbauelement und Herstellungsverfahren
JP2001320016A (ja) * 2000-05-11 2001-11-16 Nec Corp 半導体装置およびその製造方法
US6500724B1 (en) 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
US6759729B1 (en) * 2002-10-16 2004-07-06 Newport Fab, Llc Temperature insensitive resistor in an IC chip
US6709918B1 (en) * 2002-12-02 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Method for making a metal-insulator-metal (MIM) capacitor and metal resistor for a copper back-end-of-line (BEOL) technology
JP2004303908A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100524963B1 (ko) * 2003-05-14 2005-10-31 삼성전자주식회사 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법
JP3765309B2 (ja) 2003-06-20 2006-04-12 セイコーエプソン株式会社 半導体装置の製造方法
KR100585115B1 (ko) * 2003-12-10 2006-05-30 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7310036B2 (en) * 2005-01-10 2007-12-18 International Business Machines Corporation Heat sink for integrated circuit devices
US7763923B2 (en) * 2005-12-29 2010-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure having low voltage dependence
US20070176295A1 (en) * 2006-02-01 2007-08-02 International Business Machines Corporation Contact via scheme with staggered vias
JP5027441B2 (ja) 2006-05-11 2012-09-19 ルネサスエレクトロニクス株式会社 半導体装置
JP5291991B2 (ja) 2008-06-10 2013-09-18 株式会社日立製作所 半導体装置およびその製造方法
JP2010027874A (ja) * 2008-07-18 2010-02-04 Sony Corp 半導体装置とその製造方法
JP5601566B2 (ja) * 2010-01-28 2014-10-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012074481A (ja) * 2010-09-28 2012-04-12 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US9601427B2 (en) 2017-03-21
WO2014156071A1 (ja) 2014-10-02
CN105190865B (zh) 2017-12-19
KR20150067765A (ko) 2015-06-18
JPWO2014156071A1 (ja) 2017-02-16
CN105190865A (zh) 2015-12-23
US20150348908A1 (en) 2015-12-03
KR101669382B1 (ko) 2016-10-25
TW201448147A (zh) 2014-12-16

Similar Documents

Publication Publication Date Title
TWI523170B (zh) Semiconductor device and method for manufacturing semiconductor device
TWI293799B (en) Method of fabrication of thin film resistor with 0 tcr
JP6075114B2 (ja) 半導体装置および半導体装置の製造方法
JP6376750B2 (ja) 半導体装置および半導体装置の製造方法
JP2017502522A (ja) 金属薄膜レジスタおよびプロセス
KR20160070045A (ko) 집적 회로 및 집적 회로의 제조 방법
US8531003B2 (en) Semiconductor device and manufacturing method of the same
CN107452714A (zh) 形成低电阻率贵金属互连的装置及方法
US8420497B2 (en) Semiconducture structure and method of forming the semiconductor structure that provides two individual resistors or a capacitor
US20130093056A1 (en) Semiconductor Device and Method of Manufacturing the Same
TW201919147A (zh) 形成整合於積體電路裝置中之薄膜電阻器之系統及方法
JP2005311299A5 (zh)
CN105027283B (zh) 具有同级不同电阻器的集成电路
JP6519417B2 (ja) 半導体装置およびその製造方法
TW544697B (en) Wave shape capacitor and manufacturing method thereof
JP2013173262A5 (zh)
JP2009099755A (ja) 薄膜抵抗体及びその製造方法
TW201543637A (zh) 半導體裝置與其製造方法
KR20110078953A (ko) 반도체 소자의 박막 저항 제조방법
JP2014183116A (ja) 半導体装置の製造方法及び半導体装置
JP5568334B2 (ja) 半導体装置、及びその製造方法
JP2017175014A (ja) 基板内層用チップ抵抗器、基板内層用チップ抵抗器の製造方法および部品内蔵型回路基板
TW200908289A (en) Semiconductor device
JP2009021514A (ja) 積層型薄膜キャパシタおよびその製造方法
JP2008235749A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees