JP2001320016A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001320016A JP2001320016A JP2000138091A JP2000138091A JP2001320016A JP 2001320016 A JP2001320016 A JP 2001320016A JP 2000138091 A JP2000138091 A JP 2000138091A JP 2000138091 A JP2000138091 A JP 2000138091A JP 2001320016 A JP2001320016 A JP 2001320016A
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Abstract
(57)【要約】
【課題】 少ない素子領域で複数の異なった抵抗値を実
現するようにして、半導体装置の集積度を高めると共
に、製造コストの低減を図る。 【解決手段】 半導体基板１上に、抵抗ポリシリコン層
３ａと３ｂの間にシリコン酸化膜４を絶縁膜として積層
し、さらにエッチングコントロール層としてのシリコン
窒化膜５を積層した複数の抵抗ポリシリコン層を形成す
る。そのエッチングコントロール層を利用してコンタク
トの深さを変える。 【効果】 この構成によって、少ない素子領域でも複数
の異なった抵抗値を持った抵抗ポリシリコン層を実現す
ることができる。
現するようにして、半導体装置の集積度を高めると共
に、製造コストの低減を図る。 【解決手段】 半導体基板１上に、抵抗ポリシリコン層
３ａと３ｂの間にシリコン酸化膜４を絶縁膜として積層
し、さらにエッチングコントロール層としてのシリコン
窒化膜５を積層した複数の抵抗ポリシリコン層を形成す
る。そのエッチングコントロール層を利用してコンタク
トの深さを変える。 【効果】 この構成によって、少ない素子領域でも複数
の異なった抵抗値を持った抵抗ポリシリコン層を実現す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、ポリシリコン抵抗を有する半導
体装置とその製造方法に関するものである。
製造方法に関し、特に、ポリシリコン抵抗を有する半導
体装置とその製造方法に関するものである。
【０００２】
【従来の技術】アナログ回路やバイポーラ集積回路など
の半導体集積回路では半導体装置内に複数の抵抗素子が
必要となる。抵抗素子の形成手段としてはいくつかの方
法が知られているが、ポリシリコン抵抗を用いるのが最
も一般的である。
の半導体集積回路では半導体装置内に複数の抵抗素子が
必要となる。抵抗素子の形成手段としてはいくつかの方
法が知られているが、ポリシリコン抵抗を用いるのが最
も一般的である。
【０００３】図６は、従来の抵抗ポリシリコン層を有す
る半導体装置の断面図である。同図に示すように、半導
体基板４１上に、シリコン酸化膜（ＳｉＯ2）４２を下
地として形成し、その上に抵抗ポリシリコン層４３を堆
積し、フォトリソグラフィ法およびドライエッチング法
を用いて、抵抗ポリシリコン層４３を複数の抵抗素子用
島領域に分離した後、その上に層間絶縁膜４６を堆積す
る。その後、層間絶縁膜を選択的にエッチング除去して
抵抗ポリシリコン層４３に到達するコンタクトホール４
７を開け、コンタクトホール内部を含む全面にタングス
テン膜をＣＶＤ法により成長させ、エッチバックにより
不要なタングステンを除去して、タングステン・プラグ
４８を形成する。最後に、抵抗素子を引き出すための配
線４９を層間絶縁膜４６上に形成する。
る半導体装置の断面図である。同図に示すように、半導
体基板４１上に、シリコン酸化膜（ＳｉＯ2）４２を下
地として形成し、その上に抵抗ポリシリコン層４３を堆
積し、フォトリソグラフィ法およびドライエッチング法
を用いて、抵抗ポリシリコン層４３を複数の抵抗素子用
島領域に分離した後、その上に層間絶縁膜４６を堆積す
る。その後、層間絶縁膜を選択的にエッチング除去して
抵抗ポリシリコン層４３に到達するコンタクトホール４
７を開け、コンタクトホール内部を含む全面にタングス
テン膜をＣＶＤ法により成長させ、エッチバックにより
不要なタングステンを除去して、タングステン・プラグ
４８を形成する。最後に、抵抗素子を引き出すための配
線４９を層間絶縁膜４６上に形成する。
【０００４】
【発明が解決しようとする課題】多くの半導体装置で
は、複数の抵抗値を持つ抵抗素子が必要であり、それに
はシート抵抗の膜を形成することが望ましいが、上述し
た従来の抵抗ポリシリコン層の場合、抵抗ポリシリコン
層の層構造が１層のため、得られるシート抵抗値は１種
類のみである。従って、従来構造で、複数の抵抗値を得
ようとする場合、抵抗素子のサイズを変えたり、イオン
注入を行って部分的にシート抵抗を変える等の必要があ
った。しかしながら、前者による場合、様々なサイズの
抵抗素子を形成することが必要となり集積度が低下して
コストアップを招く。また、後者による場合、フォトリ
ソグラフィ工程とイオン注入工程が別途必要となり工程
数の増加により製造コストが上昇する。本発明の課題
は、上述した従来技術の問題点を解決することであっ
て、その目的は、大幅な工程数の増加を招くことなく複
数の抵抗値の抵抗素子をより少ない消費面積にて形成し
うるようにすることである。
は、複数の抵抗値を持つ抵抗素子が必要であり、それに
はシート抵抗の膜を形成することが望ましいが、上述し
た従来の抵抗ポリシリコン層の場合、抵抗ポリシリコン
層の層構造が１層のため、得られるシート抵抗値は１種
類のみである。従って、従来構造で、複数の抵抗値を得
ようとする場合、抵抗素子のサイズを変えたり、イオン
注入を行って部分的にシート抵抗を変える等の必要があ
った。しかしながら、前者による場合、様々なサイズの
抵抗素子を形成することが必要となり集積度が低下して
コストアップを招く。また、後者による場合、フォトリ
ソグラフィ工程とイオン注入工程が別途必要となり工程
数の増加により製造コストが上昇する。本発明の課題
は、上述した従来技術の問題点を解決することであっ
て、その目的は、大幅な工程数の増加を招くことなく複
数の抵抗値の抵抗素子をより少ない消費面積にて形成し
うるようにすることである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板上に抵抗ポリシリコン
層が形成された半導体装置において、前記抵抗ポリシリ
コン層を多層構造にして、コンタクトの深さを変えて複
数の抵抗値を得ることを特徴とする半導体装置、が提供
される。
め、本発明によれば、半導体基板上に抵抗ポリシリコン
層が形成された半導体装置において、前記抵抗ポリシリ
コン層を多層構造にして、コンタクトの深さを変えて複
数の抵抗値を得ることを特徴とする半導体装置、が提供
される。
【０００６】また、上記の目的を達成するため、本発明
によれば、（１）下地絶縁層上に、第１ポリシリコン
層、絶縁膜、第２ポリシリコン層およびエッチングコン
トロール層を順次堆積して積層膜を形成する工程と、
（２）前記積層膜を選択的にエッチングして島状に分離
した複数の島状積層膜を形成する工程と、（３）前記積
層膜の前記エッチングコントロール層のみをエッチング
して、第２ポリシリコン層の一部を露出させる工程と、
（４）全面に層間絶縁膜を堆積し表面を平坦化した後、
前記第１または第２ポリシリコン層に到達するコンタク
トホールを開設する工程と、（５）前記コンタクトホー
ルを介して前記第１または第２ポリシリコン層に接続さ
れた配線層を前記層間絶縁膜上に形成する工程と、を有
する半導体装置の製造方法、が提供される。
によれば、（１）下地絶縁層上に、第１ポリシリコン
層、絶縁膜、第２ポリシリコン層およびエッチングコン
トロール層を順次堆積して積層膜を形成する工程と、
（２）前記積層膜を選択的にエッチングして島状に分離
した複数の島状積層膜を形成する工程と、（３）前記積
層膜の前記エッチングコントロール層のみをエッチング
して、第２ポリシリコン層の一部を露出させる工程と、
（４）全面に層間絶縁膜を堆積し表面を平坦化した後、
前記第１または第２ポリシリコン層に到達するコンタク
トホールを開設する工程と、（５）前記コンタクトホー
ルを介して前記第１または第２ポリシリコン層に接続さ
れた配線層を前記層間絶縁膜上に形成する工程と、を有
する半導体装置の製造方法、が提供される。
【０００７】［作用］本発明の半導体装置においては、
抵抗ポリシリコン層を絶縁膜を挟んで形成された多層構
造にして、各層を任意に接続できるようしているため、
素子面積を増加させることなく異なる抵抗値の抵抗素子
を実現することができ、集積度を高めることができる。
また、絶縁膜を挟んだ抵抗ポリシリコン層をＯ2 リーク
を用いることにより一度の堆積工程により形成すること
ができ、さらに一部領域にエッチングコントロール層を
形成することにより一度のエッチング工程により異なる
深さのコンタクトホールを形成することが出来るので、
上記の効果を大幅な工程数の増加を招くことなく実現す
ることができる。
抵抗ポリシリコン層を絶縁膜を挟んで形成された多層構
造にして、各層を任意に接続できるようしているため、
素子面積を増加させることなく異なる抵抗値の抵抗素子
を実現することができ、集積度を高めることができる。
また、絶縁膜を挟んだ抵抗ポリシリコン層をＯ2 リーク
を用いることにより一度の堆積工程により形成すること
ができ、さらに一部領域にエッチングコントロール層を
形成することにより一度のエッチング工程により異なる
深さのコンタクトホールを形成することが出来るので、
上記の効果を大幅な工程数の増加を招くことなく実現す
ることができる。
【０００８】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。図１は、本発明の実施の形
態を示す断面図である。図１に示すように、半導体基板
１上に下地層としてのシリコン酸化膜２が形成されてお
り、その上には島領域に分離された第１抵抗ポリシリコ
ン層３ａと第２抵抗ポリシリコン層３ｂとが絶縁膜とし
てのシリコン酸化膜４を挟んで形成されている。さら
に、各島領域の第２抵抗ポリシリコン層上には、エッチ
ングコントロール層としてのシリコン窒化膜５が形成さ
れ、その上全体が層間絶縁膜６によって覆われている。
層間絶縁膜の所望の位置には、所望の抵抗ポリシリコン
層に到達する深さにコンタクトホール７が開けられてお
り、該コンタクトホール７内には抵抗素子を引き出すた
めのタングステン・プラグ８が形成されている。そし
て、層間絶縁膜６上には、タングステン・プラグ８の上
端部に接続された配線９が形成されている。このような
構造において、第２抵抗ポリシリコン層３ｂにコンタク
トを形成した場合（浅いコンタクト）、高抵抗が得ら
れ、第１抵抗ポリシリコン層３ａにコンタクトを形成し
た場合（深いコンタクト）、前記第１と第２の抵抗ポリ
シリコン層の並列接続となり、低い抵抗値が得られる。
このような異なる深さのコンタクトホールは、コンタク
トホールをシリコン窒化膜５（エッチングコントロール
層）の存在する領域に形成するか否かによって選択する
ことができる。すなわち、シリコン窒化膜が存在する領
域に形成したコンタクトホールは浅く形成され、第２抵
抗ポリシリコン層３ｂ上に開口することになり、シリコ
ン窒化膜が存在しない領域に形成したコンタクトホール
は深く形成されて、第１抵抗ポリシリコン層３ａ上に開
口することになる。望ましくは、第１、第２抵抗ポリシ
リコン層のシート抵抗は、層厚を異ならせることによ
り、あるいはドーピングする不純物濃度を異ならせるこ
とにより、異なった値に設定される。この場合に、第１
抵抗ポリシリコン層のシート抵抗を第２抵抗ポリシリコ
ン層より低くすることがより好ましい。第１、第２抵抗
ポリシリコン層への不純物ドーピングは、イオン注入法
により若しくはポリシリコン堆積中に不純物添加用ガス
を用いて実現することができる。
施の形態について説明する。図１は、本発明の実施の形
態を示す断面図である。図１に示すように、半導体基板
１上に下地層としてのシリコン酸化膜２が形成されてお
り、その上には島領域に分離された第１抵抗ポリシリコ
ン層３ａと第２抵抗ポリシリコン層３ｂとが絶縁膜とし
てのシリコン酸化膜４を挟んで形成されている。さら
に、各島領域の第２抵抗ポリシリコン層上には、エッチ
ングコントロール層としてのシリコン窒化膜５が形成さ
れ、その上全体が層間絶縁膜６によって覆われている。
層間絶縁膜の所望の位置には、所望の抵抗ポリシリコン
層に到達する深さにコンタクトホール７が開けられてお
り、該コンタクトホール７内には抵抗素子を引き出すた
めのタングステン・プラグ８が形成されている。そし
て、層間絶縁膜６上には、タングステン・プラグ８の上
端部に接続された配線９が形成されている。このような
構造において、第２抵抗ポリシリコン層３ｂにコンタク
トを形成した場合（浅いコンタクト）、高抵抗が得ら
れ、第１抵抗ポリシリコン層３ａにコンタクトを形成し
た場合（深いコンタクト）、前記第１と第２の抵抗ポリ
シリコン層の並列接続となり、低い抵抗値が得られる。
このような異なる深さのコンタクトホールは、コンタク
トホールをシリコン窒化膜５（エッチングコントロール
層）の存在する領域に形成するか否かによって選択する
ことができる。すなわち、シリコン窒化膜が存在する領
域に形成したコンタクトホールは浅く形成され、第２抵
抗ポリシリコン層３ｂ上に開口することになり、シリコ
ン窒化膜が存在しない領域に形成したコンタクトホール
は深く形成されて、第１抵抗ポリシリコン層３ａ上に開
口することになる。望ましくは、第１、第２抵抗ポリシ
リコン層のシート抵抗は、層厚を異ならせることによ
り、あるいはドーピングする不純物濃度を異ならせるこ
とにより、異なった値に設定される。この場合に、第１
抵抗ポリシリコン層のシート抵抗を第２抵抗ポリシリコ
ン層より低くすることがより好ましい。第１、第２抵抗
ポリシリコン層への不純物ドーピングは、イオン注入法
により若しくはポリシリコン堆積中に不純物添加用ガス
を用いて実現することができる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図２（ａ）〜（ｃ）および図３
（ｄ）〜（ｆ）は、本発明の第１の実施例の半導体装置
の製造方法を示す工程順の断面図である。まず、常圧Ｃ
ＶＤ法により、半導体基板１１上に下地層としてのシリ
コン酸化膜１２を０．２５〜０．３０μｍ堆積する。続
いて、低圧ＣＶＤ法により第１抵抗ポリシリコン層１３
ａを堆積し、その途中において、Ｏ2 リーク法と呼ばれ
る方法により、酸素を導入して０．０４μｍ程度のシリ
コン酸化膜１４を堆積し、さらに続けてその上に第２抵
抗ポリシリコン層１３ｂを堆積する。この時、前記第１
抵抗ポリシリコン層１３ａ、シリコン酸化膜１４、第２
抵抗ポリシリコン層１３ｂの全体の膜厚は約０．２５μ
ｍにする。
て詳細に説明する。図２（ａ）〜（ｃ）および図３
（ｄ）〜（ｆ）は、本発明の第１の実施例の半導体装置
の製造方法を示す工程順の断面図である。まず、常圧Ｃ
ＶＤ法により、半導体基板１１上に下地層としてのシリ
コン酸化膜１２を０．２５〜０．３０μｍ堆積する。続
いて、低圧ＣＶＤ法により第１抵抗ポリシリコン層１３
ａを堆積し、その途中において、Ｏ2 リーク法と呼ばれ
る方法により、酸素を導入して０．０４μｍ程度のシリ
コン酸化膜１４を堆積し、さらに続けてその上に第２抵
抗ポリシリコン層１３ｂを堆積する。この時、前記第１
抵抗ポリシリコン層１３ａ、シリコン酸化膜１４、第２
抵抗ポリシリコン層１３ｂの全体の膜厚は約０．２５μ
ｍにする。
【００１０】次に、多層化されたポリシリコンの層抵抗
値を制御するため、イオン注入によりリンまたはボロン
等の不純物を上層と下層のポリシリコン層各々に個別に
導入する。その時の条件として、上層ポリシリコン層へ
の注入は３０ｋｅＶ、下層ポリシリコンへの注入は１０
０ｋｅＶでイオン注入を行い、各ポリシリコン層の層抵
抗値をコントロールする。最後にシリコン窒化膜１５を
約０．８μｍ堆積して積層膜を形成する［図２
（ａ）］。次に、前記積層膜を前記抵抗ポリシリコン層
が、所望の抵抗値となるようなサイズにレジストマスク
（図示せず）によりマスキングし、ドライエッチングに
よりシリコン酸化膜１２が露出するまでエッチングし
て、積層膜を島状に加工する［図２（ｂ）］。
値を制御するため、イオン注入によりリンまたはボロン
等の不純物を上層と下層のポリシリコン層各々に個別に
導入する。その時の条件として、上層ポリシリコン層へ
の注入は３０ｋｅＶ、下層ポリシリコンへの注入は１０
０ｋｅＶでイオン注入を行い、各ポリシリコン層の層抵
抗値をコントロールする。最後にシリコン窒化膜１５を
約０．８μｍ堆積して積層膜を形成する［図２
（ａ）］。次に、前記積層膜を前記抵抗ポリシリコン層
が、所望の抵抗値となるようなサイズにレジストマスク
（図示せず）によりマスキングし、ドライエッチングに
よりシリコン酸化膜１２が露出するまでエッチングし
て、積層膜を島状に加工する［図２（ｂ）］。
【００１１】次に、全体を液温１６０度の燐酸溶液に３
００分間浸し、等方性のウェットエッチングを行うと、
前記シリコン窒化膜１５は適度な膜厚で、しかもテーパ
のついた形にエッチングされ、第２抵抗ポリシリコン層
１３ｂの表面の一部が露出するようになる［図２
（ｃ）］。次に、全面に層間絶縁膜１６を堆積させ、表
面をＣＭＰ法により削って平坦化した後、直径約０．４
８μｍのコンタクトホール１７をプラズマエッチングに
より開ける。この時、前記層間絶縁膜１６よりもシリコ
ン窒化膜１５の方がエッチング速度の遅くなる条件を用
いてコンタクト開口を行うと、シリコン窒化膜１５上に
開けられるコンタクトホール１７ａは浅く、第２の抵抗
ポリシリコン層１３ｂ上に開口し、第２の抵抗ポリシリ
コン層１３ｂが露出している部分では深いコンタクトホ
ール１７ｂが形成され、シリコン酸化膜１４を貫通して
第１の抵抗ポリシリコン層１３ａ上に開口する。［図３
（ｄ）］。次に、前記コンタクトホール１７ａおよび１
７ｂ内を含む全面に、ＣＶＤ法によりタングステン膜１
８ａを成長させる［図３（ｅ）］。続いて、エッチバッ
クにより不要なタングステンを除去してコンタクトホー
ル内にタングステン・プラグ１８を形成した後、アルミ
と銅の合金材を、スパッタリング法により成長させ、こ
れをパターニングして配線１９を形成する［図３
（ｆ）］。
００分間浸し、等方性のウェットエッチングを行うと、
前記シリコン窒化膜１５は適度な膜厚で、しかもテーパ
のついた形にエッチングされ、第２抵抗ポリシリコン層
１３ｂの表面の一部が露出するようになる［図２
（ｃ）］。次に、全面に層間絶縁膜１６を堆積させ、表
面をＣＭＰ法により削って平坦化した後、直径約０．４
８μｍのコンタクトホール１７をプラズマエッチングに
より開ける。この時、前記層間絶縁膜１６よりもシリコ
ン窒化膜１５の方がエッチング速度の遅くなる条件を用
いてコンタクト開口を行うと、シリコン窒化膜１５上に
開けられるコンタクトホール１７ａは浅く、第２の抵抗
ポリシリコン層１３ｂ上に開口し、第２の抵抗ポリシリ
コン層１３ｂが露出している部分では深いコンタクトホ
ール１７ｂが形成され、シリコン酸化膜１４を貫通して
第１の抵抗ポリシリコン層１３ａ上に開口する。［図３
（ｄ）］。次に、前記コンタクトホール１７ａおよび１
７ｂ内を含む全面に、ＣＶＤ法によりタングステン膜１
８ａを成長させる［図３（ｅ）］。続いて、エッチバッ
クにより不要なタングステンを除去してコンタクトホー
ル内にタングステン・プラグ１８を形成した後、アルミ
と銅の合金材を、スパッタリング法により成長させ、こ
れをパターニングして配線１９を形成する［図３
（ｆ）］。
【００１２】抵抗ポリシリコン層１３ａと１３ｂ間のシ
リコン酸化膜１４を形成する別の方法として、ＣＶＤを
個別に実施する方法がある。その製造法としては、まず
ＣＶＤ法により第１の抵抗ポリシリコン層１３ａを堆積
し、次にＣＶＤ法にて０．０４μｍ程度のシリコン酸化
膜１４を堆積する。更にその上に第２抵抗ポリシリコン
層１３ｂを堆積すると、図２（ａ）に示すような抵抗ポ
リシリコン層と、シリコン酸化膜の多層構造を形成する
ことができる。ここで、シリコン酸化膜の代りにシリコ
ン窒化膜でも同様に多層構造を形成することもできる。
リコン酸化膜１４を形成する別の方法として、ＣＶＤを
個別に実施する方法がある。その製造法としては、まず
ＣＶＤ法により第１の抵抗ポリシリコン層１３ａを堆積
し、次にＣＶＤ法にて０．０４μｍ程度のシリコン酸化
膜１４を堆積する。更にその上に第２抵抗ポリシリコン
層１３ｂを堆積すると、図２（ａ）に示すような抵抗ポ
リシリコン層と、シリコン酸化膜の多層構造を形成する
ことができる。ここで、シリコン酸化膜の代りにシリコ
ン窒化膜でも同様に多層構造を形成することもできる。
【００１３】図４は、本発明の第２の実施例を説明する
ための半導体装置の断面図である。図４において、図
２、図３の部分と共通する部分には下１桁が共通する参
照番号が付せられているので、重複する説明は省略す
る。本実施例においては、図４に示すように、第１の抵
抗ポリシリコン層２３ａと、第２の抵抗ポリシリコン層
２３ｂに挟まれるシリコン酸化膜２４の位置を、上方に
移動させ、第１の抵抗ポリシリコン層２３ａの膜厚を第
２の抵抗ポリシリコン層２３ｂより厚く形成している。
このように、抵抗ポリシリコン層を異なる膜厚に形成し
両ポリシリコン層に同程度の濃度に不純物をドーピング
することにより、あるいは下層のポリシリコン層に高濃
度に不純物をドーピングすることにより、抵抗ポリシリ
コン層のそれぞれのシート抵抗を所望の値に制御するこ
とが出来る。
ための半導体装置の断面図である。図４において、図
２、図３の部分と共通する部分には下１桁が共通する参
照番号が付せられているので、重複する説明は省略す
る。本実施例においては、図４に示すように、第１の抵
抗ポリシリコン層２３ａと、第２の抵抗ポリシリコン層
２３ｂに挟まれるシリコン酸化膜２４の位置を、上方に
移動させ、第１の抵抗ポリシリコン層２３ａの膜厚を第
２の抵抗ポリシリコン層２３ｂより厚く形成している。
このように、抵抗ポリシリコン層を異なる膜厚に形成し
両ポリシリコン層に同程度の濃度に不純物をドーピング
することにより、あるいは下層のポリシリコン層に高濃
度に不純物をドーピングすることにより、抵抗ポリシリ
コン層のそれぞれのシート抵抗を所望の値に制御するこ
とが出来る。
【００１４】図５は、本発明の第３の実施例を説明する
ための半導体装置の断面図である。図５において、図
２、図３の部分と共通する部分には下１桁が共通する参
照番号が付せられているので、重複する説明は省略す
る。本実施例において、積層膜をつくる工程は、図２
（ａ）に示される第１の実施例の場合と同様の方法によ
り行われる。まず、積層膜に対して選択的にエッチング
を行って、積層膜を島状に分離する。次に、シリコン窒
化膜３５と第２抵抗ポリシリコン層３３ｂを選択的にエ
ッチングしてシリコン酸化膜３４の一部を露出させた
後、窒化シリコン膜３５に対してホット燐酸液により等
方性エッチングを行って、第２抵抗ポリシリコン層３３
ｂの一部表面を露出させる。その後、全面に層間絶縁膜
３６を形成し、コンタクトホールを開ける。このとき、
シリコン窒化膜３５を貫通するコンタクトホール３７ａ
は第２抵抗ポリシリコン層３３ｂにまでしか到達しない
が、シリコン窒化膜３５の存在しない領域に形成される
コンタクトホール３７ｂはシリコン酸化膜３４を貫通し
て第１抵抗ポリシリコン層３３ａにまで到達する。次
に、各コンタクトホール内にタングステン・プラグ３８
を形成した後、層間絶縁膜３６上に配線３９ａ〜３９ｃ
を形成する。
ための半導体装置の断面図である。図５において、図
２、図３の部分と共通する部分には下１桁が共通する参
照番号が付せられているので、重複する説明は省略す
る。本実施例において、積層膜をつくる工程は、図２
（ａ）に示される第１の実施例の場合と同様の方法によ
り行われる。まず、積層膜に対して選択的にエッチング
を行って、積層膜を島状に分離する。次に、シリコン窒
化膜３５と第２抵抗ポリシリコン層３３ｂを選択的にエ
ッチングしてシリコン酸化膜３４の一部を露出させた
後、窒化シリコン膜３５に対してホット燐酸液により等
方性エッチングを行って、第２抵抗ポリシリコン層３３
ｂの一部表面を露出させる。その後、全面に層間絶縁膜
３６を形成し、コンタクトホールを開ける。このとき、
シリコン窒化膜３５を貫通するコンタクトホール３７ａ
は第２抵抗ポリシリコン層３３ｂにまでしか到達しない
が、シリコン窒化膜３５の存在しない領域に形成される
コンタクトホール３７ｂはシリコン酸化膜３４を貫通し
て第１抵抗ポリシリコン層３３ａにまで到達する。次
に、各コンタクトホール内にタングステン・プラグ３８
を形成した後、層間絶縁膜３６上に配線３９ａ〜３９ｃ
を形成する。
【００１５】このように構成することにより、配線３９
ａ−３９ｂ間は第２抵抗ポリシリコン層３３ｂの抵抗
（Ｒa）、配線３９ａ−３９ｃ間は第１抵抗ポリシリコ
ン層３３ａの抵抗（Ｒb）、配線３９ｂ−３９ｃ間は第
１と第２の抵抗ポリシリコン層の直列の抵抗値（Ｒc＝
Ｒa＋Ｒb）となる。さらに、配線３９ｂ−３９ｃ間をシ
ョートすれば、配線３９ａ−３９ｂ間の合成抵抗はＲ
a-c＝Ｒa・Ｒb／（Ｒa＋Ｒ b）つまりＲaとＲb の並列抵
抗となる。このように、本実施例によれば、フォトリソ
グラフィ工程が１工程増えるものの、消費面積を大幅に
増加することなく４種類の抵抗値を実現することができ
る。
ａ−３９ｂ間は第２抵抗ポリシリコン層３３ｂの抵抗
（Ｒa）、配線３９ａ−３９ｃ間は第１抵抗ポリシリコ
ン層３３ａの抵抗（Ｒb）、配線３９ｂ−３９ｃ間は第
１と第２の抵抗ポリシリコン層の直列の抵抗値（Ｒc＝
Ｒa＋Ｒb）となる。さらに、配線３９ｂ−３９ｃ間をシ
ョートすれば、配線３９ａ−３９ｂ間の合成抵抗はＲ
a-c＝Ｒa・Ｒb／（Ｒa＋Ｒ b）つまりＲaとＲb の並列抵
抗となる。このように、本実施例によれば、フォトリソ
グラフィ工程が１工程増えるものの、消費面積を大幅に
増加することなく４種類の抵抗値を実現することができ
る。
【００１６】以上好ましい実施の形態、実施例について
説明したが、本発明はこれらに限定されるものではな
く、本発明の要旨を逸脱しない範囲内において適宜の変
更が可能なものである。例えば、前記抵抗ポリシリコン
層の層構造が２層の場合を説明したが、２層に限らず３
層で実現してもよい。また、タングステン・プラグの下
層にＴｉＮ等のバリア層を形成することができ、またプ
ラグ材料をタングステン以外のものにしてもよい。さら
に、タングステン・プラグを使用することなく、配線層
を直接抵抗ポリシリコン層に接続するようにしてもよ
い。
説明したが、本発明はこれらに限定されるものではな
く、本発明の要旨を逸脱しない範囲内において適宜の変
更が可能なものである。例えば、前記抵抗ポリシリコン
層の層構造が２層の場合を説明したが、２層に限らず３
層で実現してもよい。また、タングステン・プラグの下
層にＴｉＮ等のバリア層を形成することができ、またプ
ラグ材料をタングステン以外のものにしてもよい。さら
に、タングステン・プラグを使用することなく、配線層
を直接抵抗ポリシリコン層に接続するようにしてもよ
い。
【００１７】
【発明の効果】以上説明したように、本発明は、絶縁膜
を挟んで抵抗ポリシリコン層を多層に重ね、適切なポリ
シリコン層に到達するコンタクトホールを開設して複数
種の抵抗値の抵抗を得るようにしたものであるので、消
費面積の増大を招くことなく、複数種の抵抗値を実現す
ることができ、集積度を向上させることができる。さら
に、エッチングコントロール層の形成領域をフォトリソ
グラフィ工程を使用することなく設定することができ、
かつこれによりコンタクトホールの深さを異ならせるこ
とができるので、上記の効果を工数の大幅な増加を招く
ことなく実現することができる。
を挟んで抵抗ポリシリコン層を多層に重ね、適切なポリ
シリコン層に到達するコンタクトホールを開設して複数
種の抵抗値の抵抗を得るようにしたものであるので、消
費面積の増大を招くことなく、複数種の抵抗値を実現す
ることができ、集積度を向上させることができる。さら
に、エッチングコントロール層の形成領域をフォトリソ
グラフィ工程を使用することなく設定することができ、
かつこれによりコンタクトホールの深さを異ならせるこ
とができるので、上記の効果を工数の大幅な増加を招く
ことなく実現することができる。
【図１】本発明の実施の形態を説明するための半導体装
置の断面図。
置の断面図。
【図２】本発明の第１の実施例の製造方法を示す工程順
の断面図（その１）。
の断面図（その１）。
【図３】本発明の第１の実施例の製造方法を示す工程順
の断面図（その２）。
の断面図（その２）。
【図４】本発明の第２の実施例を説明するための半導体
装置の断面図。
装置の断面図。
【図５】本発明の第３の実施例を説明するための半導体
装置の断面図。
装置の断面図。
【図６】従来例の半導体装置の断面図。
１、１１、２１、３１、４１ 半導体基板 ２、１２、２２、３２、４２ シリコン酸化膜（下地） ３ａ、１３ａ、２３ａ、３３ａ 第１抵抗ポリシリコン
層 ４、１４、２４、３４ シリコン酸化膜（酸化絶縁膜） ３ｂ、１３ｂ、２３ｂ、３３ｂ 第２抵抗ポリシリコン
層 ５、１５、２５、３５ シリコン窒化膜 ６、１６、２６、３６、４６ 層間絶縁膜 ７、１７ａ、１７ｂ、３７ａ、３７ｂ、４７ コンタク
トホール ８、１８、２８、３８、４８ タングステン・プラグ １８ａ タングステン膜 ９、１９、２９、３９ａ、３９ｂ、３９ｃ、４９ 配線 ４３ 抵抗ポリシリコン層
層 ４、１４、２４、３４ シリコン酸化膜（酸化絶縁膜） ３ｂ、１３ｂ、２３ｂ、３３ｂ 第２抵抗ポリシリコン
層 ５、１５、２５、３５ シリコン窒化膜 ６、１６、２６、３６、４６ 層間絶縁膜 ７、１７ａ、１７ｂ、３７ａ、３７ｂ、４７ コンタク
トホール ８、１８、２８、３８、４８ タングステン・プラグ １８ａ タングステン膜 ９、１９、２９、３９ａ、３９ｂ、３９ｃ、４９ 配線 ４３ 抵抗ポリシリコン層
Claims (16)
- 【請求項１】 下地絶縁層上に、絶縁膜を介して複数層
の抵抗ポリシリコン層が形成されてなる島状多層抵抗層
を複数個備え、前記島状多層抵抗層上を覆う層間絶縁膜
が形成されている半導体装置であって、前記層間絶縁膜
を貫通するコンタクトホールが何れかの層の前記抵抗ポ
リシリコン層に到達するように開設され該コンタクトホ
ールに形成された導電体を介して前記抵抗ポリシリコン
層が前記層間絶縁膜上に引き出されていることを特徴と
する半導体装置。 - 【請求項２】 前記島状多層抵抗層の最上層の抵抗ポリ
シリコン層上に該最上層の抵抗ポリシリコン層よりも平
面形状が小さい、コンタクトホールのエッチング速度を
制御するためのエッチングコントロール層が形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記エッチングコントロール層が、窒化
シリコンによって構成されていることを特徴とする請求
項２記載の半導体装置。 - 【請求項４】 前記エッチングコントロール層を貫通す
るコンタクトホールと前記エッチングコントロール層が
形成されていない領域に開設されたコンタクトホールと
で、到達する抵抗ポリシリコン層の層が異なっているこ
とを特徴とする請求項２または３記載の半導体装置。 - 【請求項５】 少なくとも一つの島状多層抵抗層におい
ては、最上層の抵抗ポリシリコン層の一部が除去されて
いることを特徴とする請求項１〜４の何れかに記載の半
導体装置。 - 【請求項６】 少なくとも一つの島状多層抵抗層におい
ては最上層の抵抗ポリシリコン層の一部が除去されてお
り、前記最上層の抵抗ポリシリコン層の一部が除去され
ている島状多層抵抗層においては、最上層の抵抗ポリシ
リコン層が除去された領域を通過するコンタクトホール
と、前記エッチングコントロール層を貫通するコンタク
トホールと、前記エッチングコントロール層が形成され
ていない領域で前記最上層の抵抗ポリシリコン層を貫通
するコンタクトホールと、が開設されていることをこと
を特徴とする請求項２〜４の何れかに記載の半導体装
置。 - 【請求項７】 前記抵抗ポリシリコン層のシート抵抗が
層毎に異なっていることを特徴とする請求項１〜６の何
れかに記載の半導体装置。 - 【請求項８】 各層の抵抗ポリシリコン層のシート抵抗
値を、ポリシリコン層の層厚を異ならせることによって
異ならせていることを特徴とする請求項７記載の半導体
装置。 - 【請求項９】 各層の抵抗ポリシリコン層のシート抵抗
値を、ポリシリコン層の不純物濃度を異ならせることに
よって異ならせていることを特徴とする請求項７記載の
半導体装置。 - 【請求項１０】 （１）下地絶縁層上に、第１ポリシリ
コン層、絶縁膜、第２ポリシリコン層およびエッチング
コントロール層を順次堆積して積層膜を形成する工程
と、 （２）前記積層膜を選択的にエッチングして島状に分離
した複数の島状積層膜を形成する工程と、 （３）前記積層膜の前記エッチングコントロール層のみ
をエッチングして、第２ポリシリコン層の表面の一部を
露出させる工程と、 （４）全面に層間絶縁膜を堆積し表面を平坦化した後、
前記第１または第２ポリシリコン層に到達するコンタク
トホールを開設する工程と、 （５）前記コンタクトホールを介して前記第１または第
２ポリシリコン層に接続された配線層を前記層間絶縁膜
上に形成する工程と、を有することを特徴とする半導体
装置の製造方法。 - 【請求項１１】 前記第（１）の工程にて形成される前
記絶縁膜がシリコン酸化膜であって、該シリコン酸化膜
を、前記第（１）の工程中、前記第１ポリシリコン層と
第２ポリシリコン層を形成する途中において酸素を導入
して形成することを特徴とする請求項１０記載の半導体
装置の製造方法。 - 【請求項１２】 前記第（１）の工程において、第１、
第２ポリシリコン層の堆積中に同時に不純物のドーピン
グを行うことを特徴とする請求項１０記載の半導体装置
の製造方法。 - 【請求項１３】 前記第（１）の工程において、前記第
２ポリシリコン層の堆積後前記エッチングコントロール
層の堆積に先立って、前記第１、第２ポリシリコン層に
対する不純物イオン注入を行うことを特徴とする請求項
１０記載の半導体装置の製造方法。 - 【請求項１４】 前記第１、第２ポリシリコン層のシー
ト抵抗を異ならせるために、それぞれのポリシリコン層
に対する不純物の添加濃度が異なることを特徴とする請
求項１２または１３記載の半導体装置の製造方法。 - 【請求項１５】 前記第（４）の工程後前記第（５）の
工程に先立って、前記コンタクトホール内にタングステ
ンプラグを形成する工程が付加されることを特徴とする
請求項１０〜１４の何れかに記載の半導体装置の製造方
法。 - 【請求項１６】 前記第（４）の工程において、前記エ
ッチングコントロール層を貫通するコンタクトホールと
前記エッチングコントロール層が形成されていない領域
を貫通するコンタクトホールとが形成され、前者は第２
ポリシリコン層にまで到達し後者は第１ポリシリコン層
にまで到達することを特徴とする請求項１０〜１５の何
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000138091A JP2001320016A (ja) | 2000-05-11 | 2000-05-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000138091A JP2001320016A (ja) | 2000-05-11 | 2000-05-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001320016A true JP2001320016A (ja) | 2001-11-16 |
Family
ID=18645755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000138091A Pending JP2001320016A (ja) | 2000-05-11 | 2000-05-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001320016A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069292A1 (ja) * | 2005-12-12 | 2007-06-21 | Fujitsu Limited | 半導体装置およびその製造方法 |
| KR100796498B1 (ko) | 2005-12-28 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 집적회로 저항 및 그 제조 방법 |
| US7402871B2 (en) | 2004-12-06 | 2008-07-22 | Samsung Electronics Co., Ltd. | Semiconductor device having resistor and method of fabricating the same |
| JP2009224633A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体記憶装置 |
| US7910973B2 (en) | 2008-03-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| JP2011187864A (ja) * | 2010-03-11 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | スタック型抵抗素子およびその製造方法 |
| US8178861B2 (en) | 2008-10-15 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2014156071A1 (ja) * | 2013-03-25 | 2014-10-02 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9070434B2 (en) | 2012-03-29 | 2015-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2020021909A (ja) * | 2018-08-03 | 2020-02-06 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
-
2000
- 2000-05-11 JP JP2000138091A patent/JP2001320016A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7928515B2 (en) | 2005-12-12 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the semiconductor device |
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| KR100796498B1 (ko) | 2005-12-28 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 집적회로 저항 및 그 제조 방법 |
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| JP4660567B2 (ja) * | 2008-03-18 | 2011-03-30 | 株式会社東芝 | 半導体記憶装置 |
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| JPWO2014156071A1 (ja) * | 2013-03-25 | 2017-02-16 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9601427B2 (en) | 2013-03-25 | 2017-03-21 | Asahi Kasei Microdevices Corporation | Semiconductor device including plural types of resistors and manufacturing method of the semiconductor device |
| JP2020021909A (ja) * | 2018-08-03 | 2020-02-06 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
| JP7127413B2 (ja) | 2018-08-03 | 2022-08-30 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
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