JP2011187864A - スタック型抵抗素子およびその製造方法 - Google Patents
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Abstract
【解決手段】
スタック型抵抗素子10の抵抗素子13には、小空孔15および大空孔16の2種類の空孔が形成される。その抵抗素子13が複数縦に重ねられ、小空孔15のみがスルーホール17A〜17Dと接続されることで、抵抗素子13同士が直列に接続される。
【選択図】図3
Description
まずは、図1〜図3を参照して、本発明に係るスタック型抵抗素子10の構造について説明する。図1は本発明に係るスタック型抵抗素子10の構造を示す断面図であり、図2は本発明に係るスタック型抵抗素子10の構造を示す上面図であり、図3はスタック型抵抗素子10のスタック構造を示す模式図である。
次に、図4を参照して、本発明の第1実施形態に係るスタック型抵抗素子10の製造方法について説明する。図4は、本発明の第1実施形態に係るスタック型抵抗素子10を製造する各工程におけるスタック型抵抗素子10の構造を示す断面図である。
次に、図5を参照して、本発明の第2実施形態に係るスタック型抵抗素子20の製造方法について説明する。図5は、本発明の第2実施形態に係るスタック型抵抗素子20の製造方法を示す模式図である。
次に、図6を参照して、本発明の第3実施形態に係るスタック型抵抗素子30の製造方法について説明する。図6は、本発明の第3実施形態に係るスタック型抵抗素子30の製造方法を示す模式図である。
上述した本実施形態に係るスタック型抵抗素子10は、スタック構造の1層あたり1つずつ直方体形状の抵抗部13D〜13Fが形成された抵抗素子13を複数堆積して形成されるものであったが、各層に形成される抵抗素子の数や形状はこれに限定されない。図7は変形例に係るスタック型抵抗素子40のスタック構造を示す模式図であり、図8は変形例に係るスタック型抵抗素子50のスタック構造を示す模式図である。
(まとめ)
本実施形態におけるスタック型抵抗素子10およびスタック型抵抗素子10の製造方法では、複数の抵抗素子13をスタック構造で形成する。このため、スタック型抵抗素子10の単位面積あたりの抵抗密度を飛躍的に向上させることができる。また、高抵抗でありながら、スタック型抵抗素子10の面積をより小さくすることができる。
11 半導体基板
12 保護膜
13 抵抗素子
14 層間絶縁膜
15 小空孔
16 大空孔
17A〜17D スルーホール
18A,18B 引き出し用電極
Claims (10)
- 抵抗部の両端に層間接続部が形成された抵抗素子が、層間絶縁膜を介して複数積層され、
それぞれの前記層間接続部に1つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記抵抗素子の前記大空孔および前記小空孔の中心位置を同じとし、
径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールが、前記大空孔および前記小空孔の中心位置に形成され、前記スルーホールを介して前記抵抗素子同士が直列に接続されることを特徴とするスタック型抵抗素子。 - 前記抵抗素子は、当該抵抗素子が積層される数n(nは2以上の整数とする。)が奇数である場合に両端の前記大空孔と前記小空孔とを合わせた空孔数が(n−1)/2つとなり、nが偶数である場合に一端の前記空孔数がn/2つ、他端の前記空孔数がn/2+1つとなるように形成されることを特徴とする請求項1記載のスタック型抵抗素子。
- 前記層間絶縁膜は、複数層ずつ積層されることを特徴とする請求項1または2記載のスタック型抵抗素子。
- 前記層間絶縁膜は、上層に向かうに従って層の厚さが大きくなるように形成されることを特徴とする請求項1〜3のいずれか1項に記載のスタック型抵抗素子。
- 前記抵抗素子は、タングステン、タングステン合金、モリブステンまたはモリブステン合金を用いて形成されることを特徴とする請求項1〜4のいずれか1項に記載のスタック型抵抗素子。
- 前記スルーホールの最上部もしくは最下部、または任意の前記抵抗素子の位置で接続される引き出し用電極が形成されることを特徴とする請求項1〜5のいずれか1項に記載のスタック型抵抗素子。
- 抵抗部の両端に層間接続部が形成され、それぞれの前記層間接続部に1つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記大空孔および前記小空孔の中心位置を同じとする抵抗素子を、前記層間絶縁膜を介して複数積層する工程と、
径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを、前記大空孔および前記小空孔の中心位置に形成し、前記スルーホールを介して前記抵抗素子同士を直列に接続する工程と、
を含むことを特徴とするスタック型抵抗素子の製造方法。 - 抵抗部の両端に層間接続部が形成され、それぞれの前記層間接続部に1つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成される抵抗素子を積層する工程と、
前記抵抗素子の上に層間絶縁膜を積層したのち、径が前記大空孔の径よりも小さいスルーホールを、前記大空孔、および前記小空孔が形成される予定の部分の中心位置に形成し、前記スルーホールを介して前記抵抗素子同士を接続する工程と、
前記層間絶縁膜上に前記抵抗素子を、前記大空孔、および前記小空孔が形成される予定の部分の中心位置を同じとし、前記層間絶縁膜を介して積層する工程と、
を含むことを特徴とするスタック型抵抗素子の製造方法。 - 抵抗部の両端に層間接続部が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記大空孔、および小空孔が形成される予定の部分の中心位置を同じとする抵抗素子を、層間絶縁膜を介して複数積層する工程と、
径が前記大空孔の径よりも小さいスルーホールを、前記大空孔、および前記小空孔が形成される予定の部分の中心位置に形成し、前記スルーホールを介して前記抵抗素子同士を直列に接続する工程と、
を含むことを特徴とするスタック型抵抗素子の製造方法。 - 前記抵抗素子は、当該抵抗素子が積層される数n(nは2以上の整数とする。)が奇数である場合に両端の前記大空孔と前記小空孔とを合わせた空孔数が(n−1)/2つとなり、nが偶数である場合に一端の前記空孔数がn/2つ、他端の前記空孔数がn/2+1つとなるように形成されることを特徴とする請求項7〜9のいずれか1項に記載のスタック型抵抗素子の製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629401A (ja) * | 1992-07-10 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
JPH0799245A (ja) * | 1993-06-01 | 1995-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH11251180A (ja) * | 1998-03-03 | 1999-09-17 | Tdk Corp | 積層コンデンサ |
JP2001320016A (ja) * | 2000-05-11 | 2001-11-16 | Nec Corp | 半導体装置およびその製造方法 |
JP2004040009A (ja) * | 2002-07-08 | 2004-02-05 | Renesas Technology Corp | 回路素子および半導体装置 |
JP2009111265A (ja) * | 2007-10-31 | 2009-05-21 | Renesas Technology Corp | 半導体装置 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629401A (ja) * | 1992-07-10 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
JPH0799245A (ja) * | 1993-06-01 | 1995-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH11251180A (ja) * | 1998-03-03 | 1999-09-17 | Tdk Corp | 積層コンデンサ |
JP2001320016A (ja) * | 2000-05-11 | 2001-11-16 | Nec Corp | 半導体装置およびその製造方法 |
JP2004040009A (ja) * | 2002-07-08 | 2004-02-05 | Renesas Technology Corp | 回路素子および半導体装置 |
JP2009111265A (ja) * | 2007-10-31 | 2009-05-21 | Renesas Technology Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016178200A (ja) * | 2015-03-20 | 2016-10-06 | 富士電機株式会社 | 半導体装置 |
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