KR102167962B1 - 집적 인덕터를 내부에 갖는 반도체 구조체 - Google Patents

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KR102167962B1
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Abstract

반도체 구조체는, 기판; 상기 기판 위의 제1 패시베이션 층(passivation layer); 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 및 상기 제2 패시베이션 층 내의 자기 코어(magnetic core)를 포함하고, 상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 약 1.3 ohm-cm보다 큰 저항을 갖는다.

Description

집적 인덕터를 내부에 갖는 반도체 구조체{SEMICONDUCTOR STRUCTURE HAVING INTEGRATED INDUCTOR THEREIN}
일반적으로, 인덕터는 인덕터를 통과하는 전류에 의해 생성되는 자기장에서의 에너지를 저장할 수 있는 수동 전기 콤포넌트이다. 인덕터는 유전체 또는 자기 물질의 코어 주위에 랩핑된(wrapped) 도전성 물질의 코일로서 구성될 수 있다. 측정될 수 있는 인덕터의 하나의 파라미터는 자기 에너지를 저장하기 위한 인덕터의 능력이며, 인덕터의 인덕턴스로도 알려져 있다. 측정될 수 있는 다른 파라미터는 인덕터의 품질(Quality; Q) 팩터이다. 인덕터의 Q 팩터는, 인덕터 효율의 척도이며, 주어진 주파수에서 인덕터의 유도 리액턴스와 인덕터의 저항의 비율로 계산될 수 있다.
전통적으로, 인덕터는 인쇄 회로 기판(printed circuit board; PCB)과 같은 기판 상에 배치되고 접촉 패드 및 도전성 트레이스를 통해 집적 회로(IC) 칩과 같은 시스템의 다른 부분에 접속된 개별 콤포넌트(discrete component)로 사용된다. 개별 인덕터는 부피가 크며(bulky) PCB에 더 큰 풋프린트(footprint)가 필요하며 많은 전력을 소비한다. 전기 디바이스의 지속적인 소형화로 인해, 인덕터를 IC 칩에 집적하는 것이 바람직하다. 따라서, 전기적 성능을 희생시키지 않으면서 사이즈, 비용, 및 전력 감소의 이점을 제공하는 집적 인덕터를 제조할 필요가 있다.
반도체 구조체는, 기판; 상기 기판 위의 제1 패시베이션 층(passivation layer); 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 및 상기 제2 패시베이션 층 내의 자기 코어(magnetic core)를 포함하고, 상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 약 1.3 ohm-cm보다 큰 저항을 갖는다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 특히, 다수의 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은, 본 개시의 실시형태에 따른 반도체 제조 프로세스의 BEOL(Back-End-Of-Line) 프로세싱 동안 패시베이션 층에 형성된 집적 인덕터를 가진 반도체 디바이스의 단면도를 도시한다.
도 2a 내지 2e는 본 개시의 다수의 실시형태에 따른 자기 코어(magnetc core)의 단면도를 도시한다.
도 3 내지 13은 본 개시의 다수의 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스의 단면도를 도시한다.
도 14는 본 개시의 다수의 실시형태에 따른 격리 층의 상이한 물질에 관한 집적 인덕터의 와전류 에너지 손실(Eddy currents energy loss)을 예시하는 다이어그램이다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다수의 실시예에서 도면부호 또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 논의되는 다양한 실시형태와 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 개시의 넓은 범위를 설명하는 수치 범위 및 파라미터가 근사치임에도 불구하고, 특정 실시예에 기재된 수치는 가능한 한 정확하게 보고된다. 그러나, 모든 수치는 본질적으로 각각의 시험 측정에서 발견 된 표준 편차로 인해 필연적으로 발생하는 특정 오류를 포함한다. 또한 여기에 사용된 바와 같이, 용어 "약(about)"은 일반적으로 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 이내(within)를 의미한다. 대안 적으로, 용어 "약"은 통상의 기술자가 고려할 때 평균의 허용 가능한 표준 오차 이내를 의미한다. 동작 또는 작업 실시예 이외에, 또는 달리 명시되지 않는 한, 여기에 개시된 물질의 양, 시간의 기간, 온도, 동작 조건, 양의 비율 등의 모든 수치 범위, 양, 값, 및 백분율은, 모든 예에서 "약"이라는 용어에 의해 수정된 것으로 이해되어야 한다. 따라서, 달리 지시되지 않는 한, 본 개시 및 첨부된 청구 범위에 기재된 수치 파라미터는 원하는 바에 따라 변경될 수 있는 근사치이다. 최소한, 각 수치 파라미터는 적어도 보고된 유효 자릿수의 수와 일반적인 반올림법을 적용하여 해석되어야 한다. 범위는 여기에서 하나의 엔드포인트(endpoint)로부터 다른 엔드포인트까지 또는 두개의 엔드포인트 사이로 표현될 수 있다. 여기에 개시된 모든 범위는 다르게 특정되지 않는 한 엔드포인트를 포함한다.
실시형태는 특정 문맥에서의 실시형태, 즉 자기 코어를 갖는 집적 인덕터에 대해 설명될 것이다. 그러나, 실시형태는 다른 집적 콤포넌트에 적용될 수도 있다.
도 1은, 본 개시의 다수의 실시형태에 따른 반도체 제조 프로세스의 BEOL(Back-End-Of-Line) 프로세싱 동안 패시베이션 층에 형성된 집적 인덕터를 가진 반도체 디바이스(100)의 단면도를 도시한다. 도 1에 도시된 바와 같이, 집적 인덕터(168)는 자기 코어(142) 주위에 사슬처럼 연결되고(concatenated) 형성된 복수의 코일 또는 권선을 포함한다. 자기 코어(142)는 상부 표면(A) 및 하부 표면(A')을 갖는다. 표면(A 및 A')은 기판(101)에 평행하다. 복수의 코일 각각은 상부 부분(162)(이하, 상부 코일 세그먼트(162)), 및 하부 부분(132)(이하, 하부 코일 세그먼트(132))을 포함할 수 있다. 일부 실시형태에서, 하부 코일 세그먼트(132)는 자기 코어(142) 아래의 패시베이션 층(130)에 형성되고, 상부 코일 세그먼트(162)는 자기 코어(1420 위의 다른 패시베이션 층(160)에 형성되고, 비아(152)는 상부 코일 세그먼트(162)와 하부 코일 세그먼트(132)를 접속시킨다.
집적 인덕터(168)는, 특정 기능을 수행하기 위한 반도체 디바이스(100)의 다른 도전성 피쳐에 추가로 접속할 수 있는 도전성 트레이스 및 도전성 패드에 접속할 수 있다. 도 1에 도시되진 않았지만, 일부 실시형태에서, 집적 인덕터는 반도체 디바이스(100)의 다수의 층들 내에 형성된 다른 도전성 피쳐들에 예컨대 비아를 통해 접속될 수 있다.
하부 코일 세그먼트(132), 비아(152), 상부 코일 세그먼트(162), 및 자기 코어(142)를 포함하는 집적 인덕터(168)는 반도체 기판(101) 위의 복수의 패시베이션 층에 형성된다. 일부 실시형태에서, 상부 코일 세그먼트(162) 및 하부 코일 세그먼트(132)의 특정 디자인에 따라, 상부 코일 세그먼트(162) 또는 하부 코일 세그먼트(132)는 단면도에서 보이지 않을 수 있다. 다른 실시형태에서, 상부 코일 세그먼트(162)의 적어도 일부 또는/및 하부 코일 세그먼트(132)의 적어도 일부는 단면도에서 보이지 않을 수 있다. 예시를 간략하게 하기 위해, 상부 코일 세그먼트(162) 및 하부 코일 세그먼트(132) 모두는, 한정을 의도하지 않고, 본 개시에서의 모든 단면도에서 보이도록 도시되어 있다. 통상의 기술자는 본 개시의 사상 및 범위로부터 벗어나지 않고 상부 코일 세그먼트 및 하부 코일 세그먼트에 대한 다수의 디자인에 본 개시에 예시된 실시형태가 용이하게 적용될 수 있다는 것을 인식할 것이다.
반도체 기판(101)은 SOI(silicon-on-insulator) 기판의 벌크 실리콘, 도핑되거나 도핑되지 않은, 또는 액티브 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 사용될 수 있는 다른 기판은 멀티-레이어 기판(multi-layered substrate), 그라디언트 기판(gradient substrate), 또는 하이브리드 오리엔테이션 기판(hybrid orientation substrate)을 포함한다.
반도체 기판(101)은 액티브 디바이스(간결성을 위해 도 1에 도시되지 않음)를 포함할 수 있다. 통상의 기술자가 인식하는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등의 다양한 액티브 디바이스가 반도체 디바이스(100)를 위한 디자인의 원하는 구조적 및 기능적 요구를 생성하는데 사용될 수 있다. 액티브 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
반도체 기판(101)은 금속화 층(간결성을 위해 도 1에 도시되지 않음)을 포함할 수도 있다. 금속화 층은, 액티브 디바이스 위에 형성될 수 있고, 기능 회로를 형성하기 위해 다수의 액티브 디바이스를 접속하도록 디자인된다. 금속화 층(미도시)은, 유전체(예컨대, 로우 k 유전체 물질)와 도전성 물질(예컨대, 구리)의 교번 층(alternating layers)으로 형성될 수 있고, 임의의 적합한 프로세스(성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다.
도 1에 도시된 바와 같이, 일부 실시형태에서, 패시베이션 층(예컨대, 제1 패시베이션 층(110), 제2 패시베이션 층(120), 제3 패시베이션 층(130), 제4 패시베이션 층(140), 및 제5 패시베이션 층(160))은 기판(101) 위에 연속해서 형성된다. 제1 패시베이션 층(110)은 기판(101) 위에 배치될 수 있고, PPI(post-passivation interconnect)(112)는 제1 패시베이션 층(110)에 형성될 수 있다. 일부 실시형태에서, PPI는 비아(미도시)에 의해 반도체 디바이스(100)의 기판(101) 또는 다른 층들 내의 금속 층에 접속될 수 있다. 일부 실시형태에서, PPI는 제2 패시베이션 층(120) 내에 형성된 비아(122)에 의해 제3 패시베이션 층(130) 내에 형성된 하부 코일 세그먼트(132)에 접속될 수 있다. 자기 코어(142)는 제4 패시베이션 층(140) 내에 형성되고, 하부 코일 세그먼트(12), 상부 코일 세그먼트(1620, 및 비아(152)에 의해 둘러싸여서 절연된다. 자기 코어(142)는 사다리꼴 단면을 갖는다. 그러나, 이것은 본 개시의 한정이 아니다.
자기 코어(142)의 하부 표면(A')은 제3 패시베이션 층(130) 위에 놓인다. 제5 패시베이션 층(160)은 제4 패시베이션 층(140) 및 자기 코어(142) 위에 형성된다. 상부 코일 세그먼트(162)는 제5 패시베이션 층(160) 내에 형성된다. 상부 코일 세그먼트(162)를 하부 코일 세그먼트(132)와 접속시키기 위해 제4 패시베이션 층(140)을 통해 비아(152)가 연장된다. 외부 접속을 위해 제5 패시베이션 층(160) 상에 솔더 볼(solder ball)(172)이 형성될 수 있다.
도 1의 실시형태는 5개의 패시베이션 층을 도시하고 있지만, 통상의 기술자는 본 개시의 사상 및 범위로부터 벗어나지 않고 5개보다 많거나 적은 패시베이션 층이 형성될 수 있다는 것을 인식할 것이다. 예컨대, 도 1에 예시된 것보다, 상부 코일 세그먼트(162) 위에 더 많은 패시베이션 층이 있을 수 있고, 하부 코일 세그먼트(132) 아래에 더 많거나 적은 패시베이션 층이 있을 수 있다. 또한, 콘택트 패드, 도전성 트레이스, 및 외부 커넥터 등의 다른 피쳐들이 반도체 디바이스(100) 내(in)/상(on)에 형성될 수 있지만, 간결성을 위해 도 1에 도시되지 않았다.
도 2a 내지 2e는 본 개시의 다수의 실시형태에 따른 자기 코어(142)의 단면도를 도시한다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 도 2a에서, 제1 타입의 자기 코어(142)가 개시된다. 자기 코어(142)는, 고저항 격리 층(205_1)에 의해 분리된 자기 물질 층(203_1 및 203_2)을 포함하는 2층 자기 코어(two-layer magnetic core)이다. 한정의 의도가 아닌 예시로서, 자기 층은, CoxZryTaz(CZT_를 포함할 수 있고, x, y, 및 z는 각각 코발트(Co), 지르코늄(Zr) 및 탄탈(Ta)의 원자 백분율을 나타낸다. 일부 실시형태에서, x는 약 0.85 내지 약 0.95의 범위 내에 있고, y는 약 0.025 내지 약 0.075의 범위 내에 있고, z는 약 0.025 내지 약 0.075의 범위 내에 있다. 일부 실시형태에 따르면 자기 코어(142)는 약 1 내지 100 μm의 두께를 갖고, 자기 물질 층(203_1 및 203_2) 각각은 약 0.5 내지 50 μm의 두께를 갖는다.
고저항 격리 층(205_1)의 목적은 상부 표면(A) 및 하부 표면(A')에 수직인 평면 자기 코어에서의 전류 순환을 완화시키는 것이다. 이러한 수직 전류는 당 업계에서 와전류로 알려져 있고, 이들은 집적 인덕터(168)에 대한 에너지 손실을 초래할 것이다. 예시적 실시형태에서, 집적 인덕터(168)에서의 와전류는 약 80 Mhz보다 큰 타겟 동작 주파수 범위로 인해 더 현저하게 될 수 있다. 약 1.3 ohm-cm보다 큰 저항을 가진 고저항 격리 층(205_1)은 유도된 와전류를 각각의 개별 층에 효율적으로 한정할(confining) 수 있다. 예컨대, 고저항 격리 층(205_1)은 SiO2, Si3N4, AlN, Al2O3를 포함할 수 있다. 일부 실시형태에 따르면, 고저항 격리 층(205_1)은 약 20 내지 1000 옹스트롬의 두께를 갖는다.
자기 물질 층(203_1 및 203_2)의 바닥면에 각각 접하는 금속 층(201_1 및 201_2)은 자기 물질 층(203_1 및 203_2)으로 산소가 확산되는 것을 차단하는 장벽으로서의 역할을 하고, 이에 따라 자기 코어 (142)의 자성 손실을 방지할 수 있다. 예시적 실시형태에서, 금속 층(201-1 및 201_2)은, 디바이스 수명을 연장시키는데 도움이 되는 양호한 온도 안정성을 위해 탄탈(Ta), 티타늄(Ti) 등을 포함할 수 있다. 통상의 기술자는 Ta와 유사한 바람직한 특성을 갖는 다른 물질이 대안적으로 사용될 수 있다는 것을 인식할 것이다. 일부 실시형태에 따르면, 금속 층(201_1 및 201_2)은 각각 약 10 내지 500 옹스트롬의 두께를 갖는다.
일부 실시형태에서, 제1 타입의 자기 코어(142)는 2개 이상의 자기 물질 층을 포함할 수 있고, 각각의 2개의 인접한 자기 물질 층은 하나의 고저항 격리 층(고저항 격리 층(205_1)과 동일 또는 유사) 및 하나의 금속 층(금속층(201_1 및 201_2)과 동일 또는 유사)에 의해 분리된다.
도 2b에서, 제2 타입의 자기 코어(142)가 개시된다. 도 2a의 제1 타입과 비교하여, 제2 타입의 자기 코어(142)는 고저항 격리 층(205_1)의 저항보다 낮은 저항을 갖는 저저항 격리 층(204_2)을 더 포함한다. 환언하면 저저항 격리 층(204-2)은 약 1.3 ohm-cm보다 작은 저항을 갖는다. 저저항 격리 층(204_2)은 자기 물질 층(203_2)의 상부 표면에 인접하여 배치되고 고저항 격리 층(205_1)과 상이한 물질을 포함한다. 예시적 실시형태에서, 저저항 격리 층(204_2)은 자기 물질 층(203_2)의 산화물, 즉 CZT의 산화물(OCZT)을 포함할 수 있다. 일부 실시형태에 따르면, 저저항 격리 층(204_2)은 고정항 격리 층(205_1)과 실질적으로 동일하거나 유사한 두께를 갖는다. 일부 실시형태에서, 제2 타입의 자기 코어(142)는 2개 이상의 자기 물질 층을 포함할 수 있고, 각각의 2개의 인접한 자기 물질 층은 하나의 고저항 격리 층(고저항 격리 층(205_1)과 동일 또는 유사) 및 하나의 금속 층(금속층(201_1 및 201_2)과 동일 또는 유사)에 의해, 또한 자기 코어(142)의 상부에서 저저항 격리 층(204_2)으로 분리된다.
도 2c에서, 제3 타입의 자기 코어(142)가 개시된다. 도 2a의 제1 타입과 비교하여, 제3 타입의 자기 코어(142)는 고저항 격리 층(205_1)과 동일한 저항을 갖는 하나 이상의 고저항 격리 층(205_2)을 더 포함한다. 환언하면, 고저항 격리 층(205_2)은 약 1.3 ohm-cm보다 큰 저항을 갖는다. 고저항 격리 층(205_2)은 자기 물질 층(203_2)의 상부 표면에 인접하여 배치되고 고저항 격리 층(205_1)과 실질적으로 동일한 물질을 포함한다. 고저항 격리 층(205-2)은 고정항 격리 층(205_1)과 동일하거나 유사한 물질로 구성될 수 있다. 일부 실시형태에 따르면, 고저항 격리 층(205_2)은 고정항 격리 층(205_1)과 실질적으로 동일하거나 유사한 두께를 갖는다. 일부 실시형태에서, 제3 타입의 자기 코어(142)는 2개 이상의 자기 물질 층을 포함할 수 있고, 각각의 2개의 인접한 자기 물질 층은 하나의 고저항 격리 층(고저항 격리 층(205_1)과 동일 또는 유사) 및 하나의 금속 층(금속층(201_1 및 201_2)과 동일 또는 유사)에 의해, 또한 자기 코어(142)의 상부에서 고저항 격리 층(205_2)으로 분리된다.
도 2d에서, 제4 타입의 자기 코어(142)가 개시된다. 도 2a의 제1 타입과 비교하여, 제4 타입의 자기 코어(142)는 고저항 격리 층(205_1)의 저항보다 낮은 저항을 갖는 저저항 격리 층(204_1)을 더 포함한다. 환언하면, 저저항 격리 층(204_1)은 약 1.3 ohm-cm보다 낮은 저항을 갖는다. 저저항 격리 층(204_1)은 도 2b에 도시된 제2 타입의 자기 코어(142)의 저저항 격리 층(204_2)과 동일하거나 유사한 물질로 구성될 수 있다.
저저항 격리 층(204_1)은 자기 물질 층(203_2)의 상부 표면과 금속 층(201_2)의 하부 표면 사이에 배치된다. 따라서, 저저항 격리 층(204_1) 및 고저항 격리 층(205_1)은 집합적으로 복합 격리 층을 형성한다. 저저항 격리 층(204_1) 및 고저항 격리 층(205_1)을 포함하는 복합 격리 층의 전체 두께는 제1 타입의 자기 코어(142)의 고저항 격리 층(205_1)보다 크게 될 수 있다. 그러나, 이것은 본 개시의 한정이 아니다. 일부 실시형태에서, 저저항 격리 층(204_1) 및 고저항 격리 층(205_1)을 포함하는 복합 격리 층의 전체 두께는 제1 타입의 자기 코어(142)의 고저항 격리 층(205_1)과 실질적으로 동일하게 될 수 있다.
도 2e에서, 제5 타입의 자기 코어(142)가 개시된다. 도 2a의 제1 타입과 비교하여, 제5 타입의 자기 코어(142)는 격리 층(204_1, 204_2, 및 204_3) 및 금속 층(201_2, 201_3, 및 201_4)에 의해 분리된 4개의 자기 물질 층(203_1, 203_2, 203_3, 및 203_4)을 포함하는 4층 자기 코어이다. 자기 코어(142)의 중간 높이 부근에 배치된 격리 층(205_2)은 고저항이며, 격리 층(205_2)을 제외하고 다른 격리 층(204_1 및 204_3)은 저저항 격리 층이다. 저저항 격리 층(204_1, 204_3)은 도 2b에 도시된 제2 타입의 자기 코어(142)의 저저항 격리 층(204_2) 및 도 2d에 도시된 제4 타입의 자기 코어(142)의 저저항 격리 층(204_1)과 동일하거나 유사한 물질로 구성될 수 있다. 고저항 격리 층(205_2)은 도 2a에 도시된 제1 타입의 자기 코어(142)의 고저항 격리 층(205_1)과 동일하거나 유사한 물질로 구성될 수 있다.
도 3 내지 13은 본 개시의 다수의 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스(100)의 단면도를 도시한다. 도 3에 예시된 바와 같이, 제1 패시베이션 층(110)은 반도체 기판(101) 상에 형성될 수 있다. 제1 패시베이션 층(112)은 일부 실시형태에서는 폴리벤조옥사졸(polybenzoxazole; PBO), 폴리이미드, 또는 벤조시클로부텐(benzocyclobutene), 또는 또는 일부 다른 실시형태에서는 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 탄탈 5산화물, 또는 알루미늄 산화물 등의 폴리머로 만들어질 수 있다. 제1 패시베이션 층(112)은, 임의의 적합한 프로세스가 사용될 수 있지만, CVD(chemical vapor deposition) 등의 프로세스를 통해 형성될 수 있다. 제1 패시베이션 층(112)은 약 0.5 μm 내지 약 5 μm의 두께를 가질 수 있지만, 반도체 디바이스(100)의 디자인 및 요구사항에 따라, 다른 범위의 두께도 가능하다.
일부 실시형태에서, PPI(post-passivation interconnect)(112)는, 반도체 디바이스(100)의 집적 인덕터(168)와 다른 회로 사이의 전기 접속을 제공하기 위해, 반도체 기판(101) 위에 그리고 제1 패시베이션 층(110) 내에 형성될 수 있다. 예컨대, PPI(112)는 기판(101) 내의 금속 층(미도시)에 접속될 수 있다. PPI(112)는 구리로 구성될 수 있지만, 알루미늄 등의 다른 물질이 대안적으로 사용될 수 있다. 제1 패시베이션 층(112)을 통한 개구부는 적합한 포토리소그래픽 마스킹 및 에칭 등의 적합한 프로세스를 통해 PPI(112)의 원하는 위치에 만들어질 수 있다. 예컨대, 제1 패시베이션 층(110) 내에 개구부를 제공하기 위해 제1 패시베이션 층(11) 상에 포토레지스트(미도시)가 형성되고, 패터닝될 수 있다. 포토레지스트의 하나의 콤포넌트를 구성할 수 있는 광활성 화학 물질(photoactive chemical)을 활성화하기 위해 광 등의 방사선에 포토레지스트를 노출시킴으로써 패터닝이 수행될 수 있다. 포지티브 현상액 또는 네거티브 현상액은 포지티브 또는 네거티브 포토레지스트의 사용 여부에 따라 노광된 또는 노광되지 않은 포토레지스트를 제거하는데 사용될 수 있다.
포토레지스트가 현상되고 패터닝되면, 예컨대 에칭 프로세스를 사용하여 제1 패시베이션 층(110) 내로 또는 제1 패시베이션 층(110)을 통해 개구부를 형성하기 위해 포토레지스트를 마스크로서 사용함으로써 PPI(112)가 구성될 수 있다. 이어서, 도전성 물질은, 예컨대 시드 층(미도시)을 개구부의 측벽 내로 그리고 개구부의 측벽을 따라 먼저 도포함으로써, 제1 패시베이션 층(110) 내로의 또는 제1 패시베이션 층(110)을 통한 개구부 내에 형성될 수 있다. 이어서, 시드 층은, 도전성 물질을 제1 패시베이션 층(110) 내로 또는 제1 패시베이션 층(110)을 통해 개구부 내로 도금하여(plate) 제1 상호접속부(112)를 형성하기 위한 전기 도금 프로세스에 이용될 수 있다. 그러나, 논의된 물질과 방법은 도전성 물질을 형성하기에 적합하지만 이 물질들은 단지 예시이다. 텅스텐과 같은 임의의 다른 적합한 물질, 및 CVD 또는 물리 기상 증착(physical vapor deposition; PVD)과 같은 임의의 다른 적합한 형성 프로세스가 대안적으로 이용되어 PPI(112)를 형성할 수 있다.
제2 패시베이션 층(120)은 도 4에 예시된 바와 같이, 제1 패시베이션 층(110) 위에 형성될 수 있다. 일부 실시형태에서, 제2 패시베이션 층(120)은 제1 패시베이션 층(110)과 동일한 물질로 구성될 수 있다. 대안적으로, 제2 패시베이션 층(120)은 제1 패시베이션 층(110) 내의 물질과 상이한 다른 적한한 유전체 물질을 포함할 수 있다. 제2 패시베이션 층(120)을 형성하기 위해, CVD, PVD, 이들의 조합 등의 성막 프로세스, 또는 임의의 다른 적합한 형성 프로세스가 사용될 수 있다. 제2 패시베이션 층(120)은 약 0.5 μm 내지 약 5 μm의 두께를 가질 수 있지만, 반도체 디바이스(100)의 디자인 및 요구사항에 따라, 다른 범위의 두께도 가능하다.
후속 프로세싱에서 형성되는 집적 인덕터(168)와 제1 패시베이션 층(110) 내의 PPI(112) 사이에 도전 경로(conductive path)를 제공하기 위해 제2 패시베이션 층(120) 내에 비아(122)가 형성될 수 있다. 비아(122)는 구리로 구성될 수 있지만, 알루미늄 또는 텅스텐 등의 다른 물질이 대안적으로 사용될 수 있다. 예컨대 적합한 포토리소그래픽 마스크 및 에칭 프로세스를 사용하여, 제2 패시베이션 층(120)을 통하는 비아(122)를 위한 개구부를 형성함으로써, 비아(122)가 형성될 수 있다. 비아(122)를 위한 개구부가 형성된 후에, 원하는 물질에 따라 대안적으로 스퍼터링, 증발, 또는 플라즈마-강화 CVD(plasma-enhanced CVD; PECVD) 프로세스와 같은 다른 형성 프로세스가 사용될 수도 있지만, 전기화학 도금과 같은 도금 프로세스 및 시드 층(미도시)을 사용하여 비아(112)가 형성될 수 있다. 비아(112)를 위한 개구부가 도전성 물질로 충전되면, 비아(112)를 위한 개구부의 외측의 임의의 초과 도전성 물질이 제거될 수 있고, 비아(112) 및 제2 패시베이션 층(120)은 예컨대 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스를 사용하여 평탄화될 수 있다.
도 5에 도시된 바와 같이, 제2 패시베이션 층(120) 위에 하부 코일 세그먼트(132)가 형성된다. 일부 실시형태에 따르면, 하부 코일 세그먼트(132)는 구리를 포함할 수 있다. 일 실시형태에서, 하부 코일 세그먼트(132)는 약 5 μm 내지 약 20 μm 범위의 두께를 갖는다. 상기 두께 범위는 단지 예시이며, 집적 인덕터(168)(예컨대, 하부 코일 세그먼트(132), 상부 코일 세그먼트(162), 비아(152), 및 자기 코어(142))의 치수는 집적 인덕터(168)의 기능적 요구사항 및 프로세스 기술 등의 다수의 팩터에 의해 결정되고, 이에 따라 집적 인덕터(168)에 대한 다른 치수가 가능하며 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
이어서, 제3 패시베이션 층(130)은 제2 패시베이션 층(120) 및 하부 코일 세그먼트(132) 위에 형성될 수 있다. 일부 실시형태에서, 제3 패시베이션 층(130)은, 제1 패시베이션 층(110)과 동일한 물질로 구성될 수 있고, CVD, PVD, 또는 임의의 다른 적합한 형성 프로세스에 의해 형성될 수 있다. 대안적으로, 제3 패시베이션 층(130)은 제1 패시베이션 층(110) 내의 유전체 물질과 상이한 다른 적한한 물질을 포함할 수 있다. 제3 패시베이션 층(130)의 두께는 하부 코일 세그먼트(132)가 제3 패시베이션 층(130) 내에 캡슐화되도록, 하부 코일 세그먼트(132)의 두께보다 크게 될 수 있다. 제3 패시베이션 층(112)은 약 5 μm 내지 약 20 μm의 두께를 가질 수 있지만, 반도체 디바이스(100)의 디자인 및 요구사항에 따라, 다른 범위의 두께도 가능하다.
이어서, 도 6을 참조하면, 일부 실시형태에서, 제3 패시베이션 층(130)의 상부 부분을 제거하여 하부 코일 세그먼트(132)의 상부 표면을 노출시키기 위해 에칭 프로세스가 수행된다. 에칭 프로세스의 결과로서, 개구부(C)는 제3 패시베이션 층(130)으로 확장된다. 에칭 프로세스는 하부 코일 세그먼트(132)에 도달할 때 정지되도록 제어된다. 개구부(C)의 측벽은 경사질 수 있다. 그러나, 본 개시의 일부 실시형태에서, 개구부(C)는 직선 측벽을 가질 수 있다.
이어서, 도 7 내지 도 11은 본 개시의 실시형태에 따른 제1 타입의 자기 코어(142)의 형성을 예시한다. 도 7에서, 금속 층(201_1)은 제3 패시베이션 층(130) 및 하부 코일 세그먼트(132) 위에 성막된 블랭킷(blanket)이다. 금속 층(201_1)은 탄탈(Ta), 티타늄(Ti) 등의 하나 이상의 적합한 물질로 만들어질 수 있다. 금속 층(201_1)의 두께는 약 50 옹스트롬 내지 약 300 옹스트롬이 될 수 있지만, 반도체 디바이스(100)의 디자인 및 요구사항에 따라 다른 범위의 두께도 가능하다. 도 8에서, 자기 물질 층(203_1)은 PVD, CVD, PE-CVD, 이들의 조합, 또는 임의의 다른 적합한 성막 프로세스에 의해 금속 층(201_1) 위에 성막된다. 한정을 의도하지 않는 실시형태에 따르면, 자기 물질 층(203_1)은 금속 층(201_1) 위에 등각으로(conformally) 성막된다. 일부 실시형태에 따르면, 자기 물질 층(203-1)은 CZT(CoxZryTaz)를 포함하고, x, y, 및 z는 각각 코발트(Co), 지그코늄(Zr), 및 탄탈(Ta)의 원자 백분율을 나타낸다. 일부 실시형태에서, x는 약 0.85 내지 약 0.95의 범위 내에 있고, y는 약 0.025 내지 약 0.075의 범위 내에 있고, z는 약 0.025 내지 약 0.075의 범위 내에 있다. 일부 실시형태에 따르면, 자기 물질 층(203_1)은 약 5 μm의 두께를 갖는다.
도 9에서, 고저항 격리 층(205_1)은 당업계에 알려진 임의의 적합한 성막 프로세스를 통해 자기 물질 층(203_1) 위에 성막된다. 일부 실시형태에 따르면, 고저항 격리 층(205_1)은 SiO2, Si3N4, AlN, Al2O3을 포함한다. 일부 실시형태에 따르면, 고저항 격리 층(205_1)은 약 20 내지 1000 옹스트롬의 두께를 갖는다. 이어서 도 10에 도시된 바와 같이, 금속 층(201_2) 및 자기 물질 층(203_2)은 금속 층(201_1) 및 자기 물질 층(203_1)의 성막과 동일하거나 유사한 방식으로 순차적으로 성막된다.
도 11에서, 201_1, 203_1, 205_1, 201_2, 및 203_2를 포함하는 적층된 층을 부분은, 습식 에칭을 통해 제거될 수 있다. 나머지 적층된 층은 자기 코어(142)를 형성한다. 습식 에칭을 위한 습식 에칭제는 HF 용액, HNO3 용액, CH3COOH 용액, 이들의 조합, 또는 다른 적합한 용액을 포함할 수 있다. 이어서, 도 12에 예시된 바와 같이, 제4 패시베이션 층(140)은 자기 코어(142) 및 제3 패시베이션 층(130) 위에 형성된다. 일부 실시형태에서, 제4 패시베이션 층(140)은, 제1 패시베이션 층(110)과 동일한 물질로 구성될 수 있고, CVD, PVD, 또는 임의의 다른 적합한 형성 프로세스에 의해 형성될 수 있다. 대안적으로, 제4 패시베이션 층(140)은 제1 패시베이션 층(110) 내의 유전체 물질과 상이한 다른 적한한 물질을 포함할 수 있다. 제3 패시베이션 층(112)은 약 5 μm 내지 약 10 μm의 두께를 가질 수 있지만, 반도체 디바이스(100)의 디자인 및 요구사항에 따라, 다른 범위의 두께도 가능하다.
제4 패시베이션 층(140)이 형성된 후에, 예컨대 리소그래피 및 에칭 프로세스를 사용하여 제4 패시베이션 층(140)을 통하는 비아(152)를 위한 개구부를 형성함으로써 비아(152)가 형성될 수 있다. 비아(152)는 자기 코어(142)의 양측의 측벽(opposing sidewalls)에 인접하여 형성될 수 있다. 비아(152)를 위한 개구부가 형성된 후에, 원하는 물질에 따라 대안적으로 스퍼터링, 증발, 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 사용될 수도 있지만, 전기화학 도금과 같은 도금 프로세스 및 시드 층(미도시)을 사용하여 비아(152)가 형성될 수 있다. 비아(152)를 위한 개구부가 구리 등의 도전성 물질로 충전되면, 비아(152)를 위한 개구부의 외측의 임의의 초과 도전성 물질이 제거될 수 있고, 비아(152) 및 제4 패시베이션 층(140)은 예컨대 CMP 프로세스를 사용하여 평탄화될 수 있다.
이어서, 도 13을 참조하면, 상부 코일 세그먼트(162)는 제4 패시베이션 층(140) 위에 형성된다. 일부 실시형태에서, 상부 코일 세그먼트(162)는 구리로 만들어진다. 일 실시형태에서, 상부 코일 세그먼트(162)는 약 10 μm 내지 약 15 μm 범위의 예컨대 약 12 μm의 두께를 갖는다. 다른 치수가 가능하고, 예컨대 집적 인덕터(168) 및 프로세스 기술을 위한 기능적 요구사항에 따를 수 있다.
이어서, 제5 패시베이션 층(160)은 제4 패시베이션 층(140) 및 상부 코일 세그먼트(162) 위에 형성될 수 있다. 일부 실시형태에서, 제5 패시베이션 층(160)은, 제1 패시베이션 층(110)과 동일한 물질로 구성될 수 있고, CVD, PVD, 또는 임의의 다른 적합한 형성 프로세스에 의해 형성될 수 있다. 대안적으로, 제5 패시베이션 층(160)은 제1 패시베이션 층(110) 내의 유전체 물질과 상이한 다른 적한한 물질을 포함할 수 있다. 제5 패시베이션 층(160)의 두께는, 상부 코일 세그먼트(162)가 제6 패시베이션 층(160) 내에 캡슐화되어 외부 환경으로부터 보호되도록, 상부 코일 세그먼트(162)의 두께보다 크게 될 수 있다. 일부 실시형태에서, 제5 패시베이션 층(160) 위에 하나 이상의 패시베이션 층이 형성될 수 있다. 다시 도 1을 참조하면, 전원에 대한 외부 접속을 만들기 위해, 솔더 볼(172) 등의 도전성 단자가 제5 패시베이션 층(160) 위에 형성될 수 있다.
도 14는 본 개시의 다수의 실시형태에 따른 격리 층의 상이한 물질에 관한 집적 인덕터의 와전류 에너지 손실(Eddy currents energy loss)을 예시하는 다이어그램이다. 실시형태에서의 집적 인덕터는 9개 층 자기 코어를 가지고 80 MHz에서 동작한다. 도 14로부터 볼 수 있는 바와 같이, 격리 층의 저항이 감소하면 와전류 에너지 손실이 감소된다. 격리 층의 저항이 약 1.3 ohm-cm까지 접근하면 와전류 에너지 손실이 점차적으로 포화된다. 이와 같이, SiO2, Si3N4, AlN, Al2O3은 OCZT에 비해 와전류 에너지 손실을 더 효율적으로 완화시킨다.
본 개시의 일부 실시형태는 반도체 구조체를 제공한다. 반도체 구조체는, 기판; 상기 기판 위의 제1 패시베이션 층(passivation layer); 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 및 상기 제2 패시베이션 층 내의 자기 코어(magnetic core)를 포함하고, 상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 약 1.3 ohm-cm보다 큰 저항을 갖는다.
본 개시의 일부 실시형태는 반도체 구조체를 제공한다. 반도체 구조체는, 제1 패시베이션 층; 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 상기 제2 패시베이션 층 위의 제3 패시베이션 층; 상기 제1 패시베이션 층 내의 하부 코일 세그먼트; 상기 제3 패시베이션 층 내의 상부 코일 세그먼트; 및 상기 제2 패시베이션 층 내에 있고 상기 하부 코일 세그먼트 및 상부 코일 세그먼트로부터 절연된 자기 코어를 포함하고, 상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층 및 저저항 격리 층을 포함하는 복합 격리 층에 의해 분리되고, 상기 고저항 격리 층은 상기 저저항 격리 층의 저항보다 큰 저항을 갖는다.
본 개시의 일부 실시형태는 반도체 구조체를 제공한다. 반도체 구조체는, 제1 패시베이션 층; 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 상기 제2 패시베이션 층 위의 제3 패시베이션 층; 상기 제1 패시베이션 층 내의 하부 코일 세그먼트; 상기 제3 패시베이션 층 내의 상부 코일 세그먼트; 및 상기 제2 패시베이션 층 내에 있고 상기 하부 코일 세그먼트 및 상기 상부 코일 세그먼트로부터 절연된 자기 코어를 포함하고, 하부로부터 상부까지의 상기 자기 코어는 제1 자기 물질 층, 제2 자기 물질 층, 제3 자기 물질 층, 및 제4 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 제1 저저항 격리 층에 의해 분리되고, 상기 제2 자기 물질 층 및 상기 제3 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 제3 자기 물질 층 및 상기 제4 자기 물질 층은 제2 저저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 상기 저저항 격리 층의 저항보다 큰 저항을 갖는다.
1) 본 개시의 실시형태에 따른 반도체 구조체는, 기판; 상기 기판 위의 제1 패시베이션 층(passivation layer); 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 및 상기 제2 패시베이션 층 내의 자기 코어(magnetic core)를 포함하고, 상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 약 1.3 ohm-cm보다 큰 저항을 갖는다.
2) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 자기 코어는 상기 고저항 격리 층과 상기 제2 자기 물질 층 사이에 금속 층을 더 포함한다.
3) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 Si3N4를 포함한다.
4) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 AlN을 포함한다.
5) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 Al2O3를 포함한다.
6) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 금속 층은 탄탈(Ta)을 포함한다.
7) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 자기 코어는 상기 제2 자기 물질 층의 상부 표면 상에 저저항 격리 층을 더 포함하고, 상기 저저항 격리 층은 약 1.3 ohm-cm보다 작은 저항을 갖는다.
8) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 자기 코어는 상기 제2 자기 물질 층의 상부 표면 상에 다른 고저항 격리 층을 더 포함하고, 상기 다른 고저항 격리 층은 약 1.3 ohm-cm보다 큰 저항을 갖는다.
9) 본 개시의 다른 실시형태에 따른 반도체 구조체는, 제1 패시베이션 층; 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 상기 제2 패시베이션 층 위의 제3 패시베이션 층; 상기 제1 패시베이션 층 내의 하부 코일 세그먼트; 상기 제3 패시베이션 층 내의 상부 코일 세그먼트; 및 상기 제2 패시베이션 층 내에 있고 상기 하부 코일 세그먼트 및 상부 코일 세그먼트로부터 절연된 자기 코어를 포함하고, 상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층 및 저저항 격리 층을 포함하는 복합 격리 층에 의해 분리되고, 상기 고저항 격리 층은 상기 저저항 격리 층의 저항보다 큰 저항을 갖는다.
10) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 상기 저저항 격리 층 위에 있다.
11) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 약 1.3 ohm-cm보다 큰 저항을 갖고, 상기 저저항 격리 층은 약 1.3 ohm-cm보다 작은 저항을 갖는다.
12) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 자기 코어는 상기 고저항 격리 층과 상기 제2 자기 물질 층 사이에 금속 층을 더 포함한다.
13) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 자기 코어는 상기 제1 자기 물질 층의 하부 표면 아래에 금속 층을 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 저저항 격리 층은 상기 제1 자기 물질 층의 산화물을 포함한다.
15) 본 개시의 또 다른 실시형태에 따른 반도체 구조체는, 제1 패시베이션 층; 상기 제1 패시베이션 층 위의 제2 패시베이션 층; 상기 제2 패시베이션 층 위의 제3 패시베이션 층; 상기 제1 패시베이션 층 내의 하부 코일 세그먼트; 상기 제3 패시베이션 층 내의 상부 코일 세그먼트; 및 상기 제2 패시베이션 층 내에 있고 상기 하부 코일 세그먼트 및 상기 상부 코일 세그먼트로부터 절연된 자기 코어를 포함하고, 하부로부터 상부까지의 상기 자기 코어는 제1 자기 물질 층, 제2 자기 물질 층, 제3 자기 물질 층, 및 제4 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 제1 저저항 격리 층에 의해 분리되고, 상기 제2 자기 물질 층 및 상기 제3 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 제3 자기 물질 층 및 상기 제4 자기 물질 층은 제2 저저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 상기 저저항 격리 층의 저항보다 큰 저항을 갖는다.
16) 본 개시의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 약 1.3 ohm-cm보다 큰 저항을 갖고, 상기 저저항 격리 층은 약 1.3 ohm-cm보다 작은 저항을 갖는다.
17) 본 개시의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 저저항 격리 층은 상기 제1 자기 물질 층의 산화물을 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제2 저저항 격리 층은 상기 제3 자기 물질 층의 산화물을 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 Si3N4를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 고저항 격리 층은 AlN을 포함한다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 동작 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다.

Claims (10)

  1. 반도체 구조체로서
    기판;
    상기 기판 위의 제1 패시베이션 층(passivation layer);
    상기 제1 패시베이션 층 위의 제2 패시베이션 층; 및
    상기 제2 패시베이션 층 내의 자기 코어(magnetic core)
    를 포함하고,
    상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 1.3 ohm-cm보다 큰 저항을 갖고,
    상기 자기 코어는 상기 고저항 격리 층과 상기 제2 자기 물질 층 사이에 금속 층을 더 포함하는 것인, 반도체 구조체.
  2. 삭제
  3. 제1항에 있어서,
    상기 고저항 격리 층은 Si3N4, AlN, 또는 Al2O3 중 적어도 하나를 포함하는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 자기 코어는 상기 제2 자기 물질 층의 상부 표면 상에 저저항 격리 층을 더 포함하고, 상기 저저항 격리 층은 1.3 ohm-cm보다 작은 저항을 갖는 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 자기 코어는 상기 제2 자기 물질 층의 상부 표면 상에 다른 고저항 격리 층을 더 포함하고, 상기 다른 고저항 격리 층은 1.3 ohm-cm보다 큰 저항을 갖는 것인, 반도체 구조체.
  6. 반도체 구조체로서,
    제1 패시베이션 층;
    상기 제1 패시베이션 층 위의 제2 패시베이션 층;
    상기 제2 패시베이션 층 위의 제3 패시베이션 층;
    상기 제1 패시베이션 층 내의 하부 코일 세그먼트;
    상기 제3 패시베이션 층 내의 상부 코일 세그먼트; 및
    상기 제2 패시베이션 층 내에 있고 상기 하부 코일 세그먼트 및 상부 코일 세그먼트로부터 절연된 자기 코어
    를 포함하고,
    상기 자기 코어는 제1 자기 물질 층 및 상기 제1 자기 물질 층 위의 제2 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 고저항 격리 층 및 저저항 격리 층을 포함하는 복합 격리 층에 의해 분리되고, 상기 고저항 격리 층은 상기 저저항 격리 층의 저항보다 큰 저항을 갖고,
    상기 자기 코어는 상기 고저항 격리 층과 상기 제2 자기 물질 층 사이에 금속 층을 더 포함하는 것인, 반도체 구조체.
  7. 제6항에 있어서,
    상기 고저항 격리 층은 상기 저저항 격리 층 위에 있는 것인, 반도체 구조체.
  8. 제6항에 있어서,
    상기 자기 코어는 상기 제1 자기 물질 층의 하부 표면 아래에 금속 층을 더 포함하는 것인, 반도체 구조체.
  9. 제6항에 있어서,
    상기 저저항 격리 층은 상기 제1 자기 물질 층의 산화물을 포함하는 것인, 반도체 구조체.
  10. 반도체 구조체로서,
    제1 패시베이션 층;
    상기 제1 패시베이션 층 위의 제2 패시베이션 층;
    상기 제2 패시베이션 층 위의 제3 패시베이션 층;
    상기 제1 패시베이션 층 내의 하부 코일 세그먼트;
    상기 제3 패시베이션 층 내의 상부 코일 세그먼트; 및
    상기 제2 패시베이션 층 내에 있고 상기 하부 코일 세그먼트 및 상기 상부 코일 세그먼트로부터 절연된 자기 코어
    를 포함하고,
    하부로부터 상부까지의 상기 자기 코어는 제1 자기 물질 층, 제2 자기 물질 층, 제3 자기 물질 층, 및 제4 자기 물질 층을 포함하고, 상기 제1 자기 물질 층 및 상기 제2 자기 물질 층은 제1 저저항 격리 층에 의해 분리되고, 상기 제2 자기 물질 층 및 상기 제3 자기 물질 층은 고저항 격리 층에 의해 분리되고, 상기 제3 자기 물질 층 및 상기 제4 자기 물질 층은 제2 저저항 격리 층에 의해 분리되고, 상기 고저항 격리 층은 상기 저저항 격리 층의 저항보다 큰 저항을 갖고,
    상기 자기 코어는 상기 고저항 격리 층과 상기 제3 자기 물질 층 사이에 금속 층을 더 포함하는 것인, 반도체 구조체.
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