TW201916316A - 具有整合式電感器的半導體結構 - Google Patents

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Abstract

本發明實施例揭示一種半導體結構，其包含：基板；該基板上方之第一鈍化層；該第一鈍化層上方之第二鈍化層；及該第二鈍化層中之磁芯；其中該磁芯包含第一磁性材料層及在該第一磁性材料層上方之第二磁性材料層，該第一磁性材料層及該第二磁性材料層被高電阻隔離層分離，且該高電阻隔離層具有大於約1.3歐姆-公分之電阻率。

Description

具有整合式電感器的半導體結構
本發明實施例係關於具有整合式電感器的半導體結構。
通常，電感器為可在由電流經由其產生之磁場中存儲能量的被動電子組件。電感器可被構造為纏繞介電質或磁性材料的芯之導電材料之線圈。可經測量之電感器之一個參數為電感器存儲磁能之能力，亦稱為電感器之電感。可經測量之另一參數為電感器之質量(Q)因子。電感器之Q因子為電感器效率之衡量，且可被計算為給定頻率下的電感器之感抗與電感器之電阻的比率。 傳統上，電感器用作分立組件，其被置放在例如印刷電路板(PCB)等基板上且經由接觸焊盤及導電跡線連接至系統之其他部分，例如積體電路(IC)芯片。分立電感器體積龐大，在PCB上需要更大之佔據面積，且消耗大量電力。歸因於電裝置之持續小型化，將電感器整合至IC芯片中係理想的。因此，需要製造提供尺寸、成本及功率降低之優點而不犧牲電效能之整合式電感器。
本發明實施例係關於一種半導體結構，其包括：基板；該基板上方之第一鈍化層；該第一鈍化層上方之第二鈍化層；及該第二鈍化層中之磁芯；其中該磁芯包含第一磁性材料層及在該第一磁性材料層上方之第二磁性材料層，該第一磁性材料層及該第二磁性材料層被高電阻隔離層分離，且該高電阻隔離層具有大於約1.3歐姆-公分之電阻率。 本發明實施例係關於一種半導體結構，其包括：第一鈍化層；該第一鈍化層上方之第二鈍化層；該第二鈍化層上方之第三鈍化層；該第一鈍化層中之下部線圈段；該第三鈍化層中之上部線圈段；及磁芯，其在該第二鈍化層中且與該下部線圈段及該上部線圈段絕緣；其中該磁芯包含第一磁性材料層及在該第一磁性材料層上方之第二磁性材料層，該第一磁性材料層及該第二磁性材料層被包含高電阻隔離層及低電阻隔離層之複合隔離層分離，且該高電阻隔離層之電阻率大於該低電阻隔離層之電阻率。 本發明實施例係關於一種半導體結構，其包括：第一鈍化層；該第一鈍化層上方之第二鈍化層；該第二鈍化層上方之第三鈍化層；該第一鈍化層中之下部線圈段；該第三鈍化層中之上部線圈段；及磁芯，其在該第二鈍化層中且與該下部線圈段及該上部線圈段絕緣；其中該磁芯自底部至頂部包含第一磁性材料層、第二磁性材料層、第三磁性材料層及第四磁性材料層，該第一磁性材料層及該第二磁性材料層被第一低電阻隔離層分離，該第二磁性材料層及該第三磁性材料層被高電阻隔離層分離，該第三磁性材料層及該第四磁性材料層被第二低電阻隔離層分離，且該高電阻隔離層之電阻率大於該低電阻隔離層之電阻率。
以下揭示內容提供了許多不同實施例或實例用於實施所提供標的物之不同特徵。下文描述了組件及配置之特定實例以簡化本發明實施例。當然，此等實例僅僅為實例且不旨在限制。例如，在以下詳述中，第一特徵形成在第二特徵上方或第二特徵上可包含其中第一及第二特徵形成為直接接觸之實施例，且亦可包含其中第一特徵與第二特徵之間可形成額外特徵使得第一及第二特徵無法直接接觸之實施例。此外，本發明實施例可在各個實例中重複參考標號或字母。此重複係為了簡單且清楚起見，且本身不規定所討論之各個實施例及組態之間的關係。 另外，空間相對術語(例如「在……下面」、「在……下方」、「下方」、「上方」、「上」等)在本文中可為易於描述而用於描述如圖中所說明之一個元件或特徵與另一元件或特徵之關係。該空間相對術語旨在涵蓋除圖中所描繪之定向之外的使用或操作中之裝置之不同定向。該設備可以其他方式定向(旋轉90度或其他定向)且因此可同樣地解釋本文中所使用之空間相對描述符。 雖然闡述本發明實施例之廣泛範圍之數值範圍及參數係近似值，但在具體實例中，闡述之數值儘可能精確地報告。然而，任何數值固有地含有相應測試測量中發現之標準偏差一定會引起的某些誤差。此外，如本文中所使用，術語「約」通常意謂在給定值或範圍之10%、5%、1%或0.5%以內。替代地，當由一般熟習此項技術者考慮時，術語「約」意謂在平均值之可接受標準誤差以內。除了在操作或工作實例中，或除非另有明確規定，否則所有數值範圍、量、值及百分比(例如材料數量、持續時間、溫度、操作條件、量比率及本文中揭示之其類似物)應被理解為在所有實例中均被術語「約」修飾。因此，除非有相反之指示，否則本發明實施例及所附申請專利範圍中闡述之數值參數為可根據需要而變化的近似值。至少，每一數值參數應至少根據多個所報告之有效數字及藉由施加普通四捨五入技術來解釋。範圍在本文中可被表達為自一個端點至另一端點或在兩個端點之間。除非另有規定，否則本文中揭示之所有範圍均包含端點。 將關於具體背景中之實施例(即，具有磁芯之整合式電感器)來描述實施例。然而，該實施例亦可應用於其他整合式組件。 圖1說明了根據本發明實施例之各種實施例的具有在半導體製造製程之後段製程(BEOL)處理期間形成在鈍化層中之整合式電感器之半導體裝置100之橫截面視圖。如圖1中所示，整合式電感器168包含圍繞磁芯142級聯並形成之多個線圈或繞組。磁芯142具有上表面A及下表面A'。表面A及A'平行於基板101。多個線圈中之每一者可包含上部分162 (下文為上部線圈段162)及下部分132 (下文為下部線圈段132)。在一些實施例中，下部線圈段132形成在磁芯142下方之鈍化層130中，且上部線圈段162形成在磁芯142上方之另一鈍化層160中，且通路152將上部線圈段162與下部線圈段132連接。 整合式電感器168可連接至導電跡線及導電焊盤，其可進一步連接至半導體裝置100之其他導電特徵以執行具體功能。雖然在圖1中未說明，但在一些實施例中，整合式電感器可經由例如通路連接至形成在半導體裝置100之各個層中的其他導電特徵。 包含下部線圈段132、通路152、上部線圈段162及磁芯142之整合式電感器168形成在半導體基板101上方之多個鈍化層中。注意，在一些實施例中，取決於上部線圈段162及下部線圈段132之具體設計，上部線圈段162或下部線圈段132在橫截面視圖中可能為不可見的。在其他實施例中，上部線圈段162之至少部分及/或下部線圈段132之至少部分在橫截面視圖中可能為不可見的。為了簡化說明，在本發明實施例之所有橫截面視圖中，上部線圈段162及下部線圈段132兩者均被展示為可見且無限制意圖。一般熟習此項技術者將明白，在不脫離本發明實施例之精神及範圍之情況下，本發明實施例中所說明之實施例可容易地應用於上部線圈段162及下部線圈段132之各種設計。 半導體基板101可包含經摻雜或未經摻雜之塊狀矽，或絕緣體上矽(SOI)基板之作用層。通常，SOI基板包含例如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SGOI)等或其組合之半導體材料之層。可使用之其他基板包含多層基板、梯度基板或混合定向基板。 半導體基板101可包含主動裝置(為了簡潔起見，在圖1中未展示)。如一般熟習此項技術者將認識到，可使用多種主動裝置，例如電晶體、電容器、電阻器、此等之組合等以產生半導體裝置100之設計之期望結構及功能要求。主動裝置可使用任何合適之方法形成。 半導體基板101亦可包含金屬化層(為簡潔起見，圖1中未展示)。金屬化層可形成在主動裝置上方，且經設計以連接各種主動裝置以形成功能電路。金屬化層(未圖示)可由介電質(例如，低k介電質材料)及導電材料(例如，銅)之交替層形成，且可藉由任何合適之製程(例如沈積、鑲嵌、雙重鑲嵌等)形成。 如圖1中所說明，在一些實施例中，在基板101上方連續地形成鈍化層(例如，第一鈍化層110、第二鈍化層120、第三鈍化層130、第四鈍化層140及第五鈍化層160)。第一鈍化層110可安置在基板101上方，且鈍化後互連件(PPI) 112可形成在第一鈍化層110中。在一些實施例中，PPI可經由通路(未圖示)連接至基板101中之金屬層或半導體裝置100之其他層。在一些實施例中，PPI可經由形成在第二鈍化層120中之通路122連接至形成在第三鈍化層130中之下部線圈段132。磁芯142形成在第四鈍化層140中且被下部線圈段132、上部線圈段162及通路152包圍並與其絕緣。磁芯142具有梯形橫截面。然而，此並非本發明實施例之限制。 磁芯142之下表面A'覆蓋在第三鈍化層130上。第五鈍化層160形成在第四鈍化層140及磁芯142上方。上部線圈段162形成在第五鈍化層160中。通路152延伸穿過第四鈍化層140以將上部線圈段162與下部線圈段132連接。焊球172可形成在第五鈍化層160上用於外部連接。 圖1中之實施例展示了五個鈍化層，然而，一般熟習此項技術者將明白，在不脫離本發明實施例之精神及範圍之情況下，可形成多於或少於五個鈍化層。例如，上部線圈段162上方可能存在更多之鈍化層，且下部線圈段132下方可能存在比圖1中所說明之鈍化層更多或更少之鈍化層。此外，例如接觸焊盤、導電跡線及外部連接器等其他特徵可形成在半導體裝置100中/之上，但為了簡潔起見，在圖1中未展示。 圖2A至圖2E說明了根據本發明實施例之各種實施例的磁芯142之橫截面視圖。在全部各種視圖及說明性實施例中，相同之附圖標記用於指定相同之元件。在圖2A中，揭示了第一類型之磁芯142。磁芯142為包含由高電阻隔離層205_1分離之磁性材料層203_1及203_2之雙層磁芯。作為實例，且無限制意圖，磁性層可包含Cox Zry Taz (CZT)，其中x、y及z分別表示鈷(Co)、鋯(Zr)及鉭(Ta)之原子百分比。在一些實施方案中，x在約0.85至約0.95之範圍內，y在約0.025至約0.075之範圍內，且z在約0.025至約0.075之範圍內。根據一些實施例，磁芯142具有約1 μm至100 μm之厚度，且磁性材料層203_1及203_2各自具有約0.5 μm至50 μm之厚度。 高電阻隔離層205_1之目的為減輕垂直於上表面A及下表面A'之平坦磁芯中之電流循環。此種垂直電流在所屬領域中稱為渦流，且其將導致整合式電感器168之能量損失。在示範性實施例中，歸因於目標操作頻率範圍大於約80 MHz，整合式電感器168中之渦流可能變得更加顯著。具有大於約1.3歐姆-公分電阻率之高電阻隔離層205_1能夠有效地限制至每一個別層之感應渦流。例如，高電阻隔離層205_1可包含SiO2 、Si3 N4 、AlN、Al2 O3 。根據一些實施例，高電阻隔離層205_1具有約20埃至1000埃之厚度。 分別與磁性材料層203_1及203_2之底部鄰接的金屬層201_1及201_2可用作屏障，以防止氧氣擴散至磁性材料層203_1及203_2中，從而防止磁芯142之磁性性質損失。在示範性實施例中，金屬層201_1及201_2可包含鉭(Ta)、鈦(Ti)等以使其獲得良好之溫度穩定性，此有助於延長裝置壽命。熟習此項技術者將明白，可替代地使用具有與Ta類似的期望性質之其他材料。根據一些實施例，金屬層201_1及201_2各自具有約10埃至500埃之厚度。 在一些實施例中，第一類型之磁芯142可包含兩個以上磁性材料層，且其中之每兩個相鄰之磁性材料層被一個高電阻隔離層(與高電阻隔離層205_1相同或類似)、一個金屬層(與金屬層201_1及201_2相同或類似)分離。 在圖2B中，揭示了第二類型之磁芯142。與圖2A之第一類型相比，第二類型之磁芯142進一步包含電阻率小於高電阻隔離層205_1之電阻率的低電阻隔離層204_2。換言之，低電阻隔離層204_2具有小於約1.3歐姆-公分之電阻率。低電阻隔離層204_2經安置成與磁性材料層203_2之頂表面鄰接且包含不同於高電阻隔離層205_1之材料。在示範性實施例中，低電阻隔離層204_2可包含磁性材料層203_2之氧化物，即，CZT之氧化物(OCZT)。根據一些實施例，低電阻隔離層204_2具有與高電阻隔離層205_1基本上相同或類似之厚度。在一些實施例中，第二類型之磁芯142可包含兩個以上磁性材料層，且其中的每兩個相鄰之磁性材料層被一個高電阻隔離層(與高電阻隔離層205_1相同或類似)、一個金屬層(與金屬層201_1及201_2相同或類似)分離，且進一步與磁芯142之頂部處之低電阻隔離層204_2分離。 在圖2C中，揭示了第三類型之磁芯142。與圖2A之第一類型相比，第三類型之磁芯142進一步包含電阻率與高電阻隔離層205_1相同的一或多個高電阻隔離層205_2。換言之，高電阻隔離層205_2具有大於約1.3歐姆-公分之電阻率。高電阻隔離層205_2經安置成與磁性材料層203_2之頂表面鄰接且包含與高電阻隔離層205_1基本上相同之材料。高電阻隔離層205_2可由與高電阻隔離層205_1相同或類似之材料構成。根據一些實施例，高電阻隔離層205_2具有與高電阻隔離層205_1基本上相同或類似之厚度。在一些實施例中，第三類型之磁芯142可包含兩個以上磁性材料層，且其中的每兩個相鄰之磁性材料層被一個高電阻隔離層(與高電阻隔離層205_1相同或類似)、一個金屬層(與金屬層201_1及201_2相同或類似)分離，且進一步與磁芯142之頂部處之高電阻隔離層205_2分離。 在圖2D中，揭示了第四類型之磁芯142。與圖2A之第一類型相比，第四類型之磁芯142進一步包含電阻率小於高電阻隔離層205_1之電阻率的低電阻隔離層204_1。換言之，低電阻隔離層204_1具有小於約1.3歐姆-公分之電阻率。低電阻隔離層204_1可由與圖2B中所示的第二類型之磁芯142之低電阻隔離層204_2相同或類似之材料構成。 低電阻隔離層204_1安置在磁性材料層203_1之頂表面與金屬層201_2之底表面之間。因此，低電阻隔離層204_1及高電阻隔離層205_1共同形成複合隔離層。包含低電阻隔離層204_1及高電阻隔離層205_1之複合隔離層之總厚度可大於第一類型之磁芯142之高電阻隔離層205_1。然而，此並非本發明實施例之限制。在一些實施例中，包含低電阻隔離層204_1及高電阻隔離層205_1之複合隔離層之總厚度可與第一類型之磁芯142之高電阻隔離層205_1基本上相同。 在圖2E中，揭示了第五類型之磁芯142。與圖2A之第一類型相比，第五類型之磁芯142係四層磁芯，其包含被隔離層204_1、204_2及204_3以及金屬層201_2、201_3及201_4分離之四個磁性材料層203_1、202_2、203_3及203_4。安置在磁芯142之半高度周圍之隔離層205_2具有高電阻，且除了隔離層205_2之外，其他隔離層204_1及204_3為低電阻隔離層。低電阻隔離層204_1及204_3可由與圖2B中所示之第二類型之磁芯142之低電阻隔離層204_2及圖2D中所示之第四類型之磁芯142之低電阻隔離層204_1相同或類似的材料構成。高電阻隔離層205_2可由與圖2A中所示之第一類型之磁芯142之高電阻隔離層205_1相同或類似的材料構成。 圖3至圖13說明了根據本發明實施例之實施例的在各個製造階段之半導體裝置100之橫截面視圖。如圖3中所說明，第一鈍化層110可形成在半導體基板101上。在一些實施例中，第一鈍化層110可由聚合物(例如，聚苯并噁唑(PBO)、聚醯亞胺或苯并環丁烯)製成，或在一些其他實施例中，可由二氧化矽、氮化矽、氮氧化矽、五氧化二鉭或氧化鋁製成。可藉由例如化學氣相沈積(CVD)等製程形成第一鈍化層110，但亦可利用任何合適之製程。第一鈍化層110可具有在約0.5 μm與約5 μm之間的厚度，然而，取決於半導體裝置100之設計及要求，其他厚度範圍亦可能。 在一些實施例中，鈍化後互連件(PPI) 112可形成在半導體基板101上方且形成在第一鈍化層110內，以在整合式電感器168與半導體裝置100之其他電路之間提供電連接。例如，PPI 112可連接至基板101中之金屬層(未圖示)。PPI 112可由銅構成，但替代地可使用其他材料，例如鋁。穿過第一鈍化層110之開口可藉由合適之製程(例如，合適之光微影遮蔽及蝕刻)形成在PPI 112之期望位置中。例如，可在第一鈍化層110上形成光阻(未圖示)，然後可對其進行圖案化以在第一鈍化層110中提供開口。可藉由將光阻曝露於例如光等之輻射來進行圖案化，以將可構成光阻之一個組分之光活性化學物質活化。然後，可使用正顯影劑或負顯影劑來移除曝露或未曝露之光阻，此取決於使用正光阻還是負光阻。 一旦光阻已經顯影及圖案化，可藉由使用光阻作為遮罩來使用例如蝕刻製程形成進入或穿過第一鈍化層110之開口來構造PPI 112。然後，例如藉由首先將晶種層(未圖示)施加至開口中或及沿著開口之側壁施加晶種層，可將導電材料形成至進入或穿過鈍化層110之開口中。然後，可在鍍敷製程中使用晶種層以將導電材料鍍敷至進入或穿過第一鈍化層110之開口中，由此形成第一互連件112。然而，雖然討論之材料及方法適合於形成導電材料，但此等材料僅僅為示範性的。替代地，可使用任何其他合適之材料(例如，鎢)及任何其他合適之形成製程(例如，CVD或物理氣相沈積(PVD))來形成PPI 112。 如圖4中所說明，可在第一鈍化層110上方形成第二鈍化層120。在一些實施例中，第二鈍化層120可由與第一鈍化層110相同之材料構成。替代地，第二鈍化層120可包含與第一鈍化層110中之材料不同的其他合適之介電質材料。可使用例如CVD、PVD、其組合等沈積製程或任何其他合適之形成製程來形成第二鈍化層120。第二鈍化層120可具有在約0.5 μm與約5 μm之間的厚度，然而，取決於半導體裝置100之設計及要求，其他厚度範圍亦可能。 可在第二鈍化層120中形成通路122，以在第一鈍化層110中之PPI 112與在後續處理中形成之整合式電感器168之間提供導電路徑。通路122可包含銅，但替代地，可使用其他材料，例如鋁、鎢。可例如藉由使用例如合適之光微影遮罩及蝕刻製程形成穿過第二鈍化層120之通路122的開口而形成通路122。在已形成用於通路122之開口之後，可使用晶種層(未圖示)及鍍敷製程(例如電化學鍍敷)形成通路122，但替代地可使用其他形成製程，例如濺鍍、蒸鍍或電漿增強型CVD (PECVD)製程，此取決於期望材料。一旦用於通路122之開口已由導電材料填充，用於通路122之開口外部的任何過量之導電材料可被移除，且通路122及第二鈍化層120可使用例如化學機械拋光(CMP)製程進行平坦化。 如圖5中所說明，下部線圈段132形成在第二鈍化層120上方。根據一些實施例，下部線圈段132可包含銅。在一個實施例中，下部線圈段132具有在約5 μm與約20 μm之間的範圍中之厚度。上述厚度範圍僅僅為實例，整合式電感器168 (例如，下部線圈段132、上部線圈段162、通路152及磁芯142)之尺寸由各種因素(例如，整合式電感器168之功能要求及製程技術)確定，因此整合式電感器168之其他尺寸係可能的，且完全旨在被包含在本發明實施例之範圍內。 接下來，可在第二鈍化層120及下部線圈段132上方形成第三鈍化層130。在一些實施例中，第三鈍化層130可由與第一鈍化層110相同之材料構成，且可藉由CVD、PVD或任何其他合適之形成製程形成。替代地，第三鈍化層130可包含與第一鈍化層110中之介電質材料不同的其他合適之材料。第三鈍化層130之厚度可大於下部線圈段132之厚度，使得下部線圈段132被囊封在第三鈍化層130中。第三鈍化層130可具有在約5 μm與約20 μm之間的厚度，然而，取決於半導體裝置100之設計及要求，其他厚度範圍亦可能。 接下來參考圖6，在一些實施例中，執行蝕刻製程以移除第三鈍化層130之上部以暴露下部線圈段132之上表面。由於蝕刻製程，開口C延伸至第三鈍化層130中。當到達下部線圈段132時，控制蝕刻製程停止。開口C之側壁可為傾斜的。然而，在本發明實施例之一些實施例中，開口C可具有直側壁。 接下來，圖7至圖11說明了根據本發明實施例之實施例的第一類型之磁芯142之形成。在圖7中，金屬層201_1被毯覆沈積在第三鈍化層130及下部線圈段132上方。金屬層201_1可由一種或多種合適之材料(例如鉭(Ta)、鈦(Ti)等)製成。金屬層201_1之厚度可為約50埃至約300埃，然而，取決於半導體裝置100之設計及要求，其他厚度範圍亦可能。在圖8中，磁性材料層203_1藉由PVD、CVD、PE-CVD、其組合或任何其他合適之沈積製程沈積在金屬層201_1上方。根據一個實施例且無限制意圖，磁性材料層203_1共形地沈積在金屬層201_1上方。根據一些實施例，磁性材料層203_1包含Cox Zry Taz (CZT)，其中x、y及z分別表示鈷(Co)、鋯(Zr)及鉭(Ta)之原子百分比。在一些實施方案中，x在約0.85至約0.95之範圍內，y在約0.025至約0.075之範圍內，且z在約0.025至約0.075之範圍內。根據一些實施例，磁性材料層203_1具有約 μm之厚度。 在圖9中，高電阻隔離層205_1藉由所屬領域中已知之任何合適之沈積製程沈積在磁性材料層203_1上方。根據一些實施例，高電阻隔離層205_1包含SiO2 、Si3 N4 、AlN、Al2 O3 。根據一些實施例，高電阻隔離層205_1具有約20埃至1000埃之厚度。接下來，如圖10中所示，金屬層201_2及磁性材料層203_2以與金屬層201_1及磁性材料層203_1之沈積相同或類似的方式依次沈積。 在圖11中，包含201_1、203_1、205_1、201_2及203_2之堆疊層的部分可藉由濕式蝕刻移除。剩餘之堆疊層形成磁芯142。用於濕式蝕刻之濕式蝕刻劑可包含HF溶液、HNO3 溶液、CH3 COOH溶液、其組合或其他合適之溶液。接下來，如圖12中所說明，在磁芯142及第三鈍化層130上方形成第四鈍化層140。在一些實施例中，第四鈍化層140可由與第一鈍化層110相同之材料構成，且可藉由CVD、PVD或任何其他合適之形成製程形成。替代地，第四鈍化層140可包含與第一鈍化層110中之介電質材料不同的其他合適之材料。第三鈍化層130可具有在約5 μm與約10 μm之間的厚度，然而，取決於半導體裝置100之設計及要求，其他厚度範圍亦可能。 在形成第四鈍化層140之後，可例如藉由使用例如光微影及蝕刻製程形成穿過第四鈍化層140之通路152的開口來形成通路152。通路152可與磁芯142之相對側壁相鄰地形成。在已經形成用於通路152之開口之後，可使用晶種層(未圖示)及鍍敷製程(例如電化學鍍敷)形成通路152，但替代地可使用其他形成製程，例如濺鍍、蒸鍍或PECVD製程，此取決於期望材料。一旦用於通路152之開口已經由例如銅等導電材料填充，用於通路152之開口外部的任何過量之導電材料可被移除，且通路152及第四鈍化層140可使用例如CMP製程進行平坦化。 接下來，參考圖13，上部線圈段162形成在第四鈍化層140上方。在一些實施例中，上部線圈段162由銅製成。在一個實施例中，上部線圈段162具有在約10 μm與約15 μm之間的範圍中(例如約12 μm)之厚度。其他尺寸係可能的，且可取決於例如整合式電感器168之功能要求及製程技術。 接下來，可在第四鈍化層140及上部線圈段162上方形成第五鈍化層160。在一些實施例中，第五鈍化層160可由與第一鈍化層110相同之材料構成，且可藉由CVD、PVD或任何其他合適之形成製程形成。替代地，第五鈍化層160可包含與第一鈍化層110中之介電質材料不同的其他合適之材料。第五鈍化層160之厚度可大於上部線圈段162之厚度，使得上部線圈段162被囊封在第五鈍化層160中並免受外部環境影響。在一些實施例中，可在第五鈍化層160上方形成一或多個鈍化層。返回參考圖1，可在第五鈍化層160上方形成例如焊球172等導電端子，以便與電壓源進行外部連接。 圖14為說明根據本發明實施例之各種實施例的整合式電感器相對於不同材料之隔離層之渦流能量損失之圖。該實施例中之整合式電感器具有九層磁芯且在80 MHz下操作。自圖14中可看出，當隔離層之電阻增加時，渦流能量損失減小。當隔離層之電阻接近高達1.3歐姆-公分時，渦流能量損失逐漸飽和。因而，與OCZT相比，SiO2 、Si3 N4 、AlN、Al2 O3 更有效地減輕渦流能量損失。 本發明實施例之一些實施例提供一種半導體結構。半導體結構包含：基板；該基板上方之第一鈍化層；該第一鈍化層上方之第二鈍化層；及該第二鈍化層中之磁芯；其中該磁芯包含第一磁性材料層及在該第一磁性材料層上方之第二磁性材料層，該第一磁性材料層及該第二磁性材料層被高電阻隔離層分離，且該高電阻隔離層具有大於約1.3歐姆-公分之電阻率。 本發明實施例之一些實施例提供一種半導體結構。半導體結構包含：第一鈍化層；該第一鈍化層上方之第二鈍化層；該第二鈍化層上方之第三鈍化層；該第一鈍化層中之下部線圈段；該第三鈍化層中之上部線圈段；及磁芯，其在該第二鈍化層中且與該下部線圈段及該上部線圈段絕緣；其中該磁芯包含第一磁性材料層及在該第一磁性材料層上方之第二磁性材料層，該第一磁性材料層及該第二磁性材料層被包含高電阻隔離層及低電阻隔離層之複合隔離層分離，且該高電阻隔離層之電阻率大於該低電阻隔離層之電阻率。 本發明實施例之一些實施例提供一種半導體結構。半導體結構包含：第一鈍化層；該第一鈍化層上方之第二鈍化層；該第二鈍化層上方之第三鈍化層；該第一鈍化層中之下部線圈段；該第三鈍化層中之上部線圈段；及磁芯，其在該第二鈍化層中且與該下部線圈段及該上部線圈段絕緣；其中該磁芯自底部至頂部包含第一磁性材料層、第二磁性材料層、第三磁性材料層及第四磁性材料層，該第一磁性材料層及該第二磁性材料層被第一低電阻隔離層分離，該第二磁性材料層及該第三磁性材料層被高電阻隔離層分離，該第三磁性材料層及該第四磁性材料層被第二低電阻隔離層分離，且該高電阻隔離層之電阻率大於該低電阻隔離層之電阻率。 前文概述了若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示內容之態樣。熟習此項技術者應明白，其可輕易地使用本發明實施例作為用於設計或修改其他操作及結構之基礎以用於實行相同目的及/或實現本文介紹之實施例之相同優點。熟習此項技術者亦認識到，此類等效結構並未脫離本揭示內容之精神及範圍，且在不脫離本揭示內容之精神及範圍之情況下，其可在本文中做出各種改變、替代及更改。 此外，本申請案之範圍不旨在限於說明書中描述之過程、機器、製造、物質組成、手段、方法及步驟之特定實施例。一般熟習此項技術者將容易自本發明實施例之揭示內容中明白，現有或後續開發之執行基本上相同之功能或實現與本文中所述之對應實施例基本上相同的結果之過程、機器、製造、物質組成、手段、方法或步驟可根據本發明實施例而利用。因此，所附申請專利範圍旨在在其範圍內包含此等過程、機器、製造、物質組成、手段、方法或步驟。
100‧‧‧半導體裝置
101‧‧‧半導體基板
110‧‧‧第一鈍化層
112‧‧‧鈍化後互連件(PPI)
120‧‧‧第二鈍化層
122‧‧‧通路
130‧‧‧第三鈍化層
132‧‧‧下部分/下部線圈段
140‧‧‧第四鈍化層
142‧‧‧磁芯
152‧‧‧通路
160‧‧‧第五鈍化層
162‧‧‧上部分/上部線圈段
168‧‧‧整合式電感器
172‧‧‧焊球
201_1‧‧‧金屬層
201_2‧‧‧金屬層
201_3‧‧‧金屬層
201_4‧‧‧金屬層
203_1‧‧‧磁性材料層
203_2‧‧‧磁性材料層
203_3‧‧‧磁性材料層
203_4‧‧‧磁性材料層
204_1‧‧‧被隔離層
204_2‧‧‧被隔離層
204_3‧‧‧被隔離層
205_1‧‧‧高電阻隔離層
205_2‧‧‧高電阻隔離層
在結合附圖閱讀時根據以下詳述最佳地理解本發明實施例之態樣。應注意，根據標準行業慣例，各種特徵不一定按比例繪製。具體地，為了使討論清楚起見，可任意增大或減小各種特徵之尺寸。 圖1說明了根據本發明實施例之實施例的具有在半導體製造製程之後段製程(BEOL)處理期間形成在鈍化層中的整合式電感器之半導體裝置之橫截面視圖； 圖2A至圖2E說明了根據本發明實施例的各種實施例之磁芯之橫截面視圖； 圖3至圖13說明了根據本發明實施例的在各個製造階段之半導體裝置之橫截面視圖；及 圖14為說明根據本發明實施例的各種實施例之整合式電感器相對於不同材料之隔離層之渦流能量損失之圖。

Claims (20)

  1. 一種半導體結構，其包括： 基板； 在該基板上方之第一鈍化層； 在該第一鈍化層上方之第二鈍化層；及 在該第二鈍化層中之磁芯； 其中該磁芯包含第一磁性材料層及在該第一磁性材料層上方之第二磁性材料層，該第一磁性材料層及該第二磁性材料層被高電阻隔離層分離，且該高電阻隔離層具有大於約1.3歐姆-公分之電阻率。
  2. 如請求項1之半導體結構，其中該磁芯進一步包括該高電阻隔離層與該第二磁性材料層之間的金屬層。
  3. 如請求項1之半導體結構，其中高電阻隔離層包含Si3 N4 。
  4. 如請求項1之半導體結構，其中高電阻隔離層包含AlN。
  5. 如請求項1之半導體結構，其中高電阻隔離層包含Al2 O3 。
  6. 如請求項2之半導體結構，其中該金屬層包含鉭(Ta)。
  7. 如請求項1之半導體結構，其中該磁芯進一步包括在該第二磁性材料層之頂表面上的低電阻隔離層，且該低電阻隔離層具有小於約1.3歐姆-公分之電阻率。
  8. 如請求項1之半導體結構，其中該磁芯進一步包括在該第二磁性材料層之頂表面上的另一高電阻隔離層，且該另一高電阻隔離層具有大於約1.3歐姆-公分之電阻率。
  9. 一種半導體結構，其包括： 第一鈍化層； 在該第一鈍化層上方之第二鈍化層； 在該第二鈍化層上方之第三鈍化層； 在該第一鈍化層中之下部線圈段； 在該第三鈍化層中之上部線圈段；及 磁芯，其在該第二鈍化層中且與該下部線圈段及該上部線圈段絕緣； 其中該磁芯包含第一磁性材料層及在該第一磁性材料層上方之第二磁性材料層，該第一磁性材料層及該第二磁性材料層被包含高電阻隔離層及低電阻隔離層之複合隔離層分離，且該高電阻隔離層之電阻率大於該低電阻隔離層之電阻率。
  10. 如請求項9之半導體結構，其中該高電阻隔離層在該低電阻隔離層上方。
  11. 如請求項10之半導體結構，其中該高電阻隔離層具有大於約1.3歐姆-公分之電阻率，且該低電阻隔離層具有小於約1.3歐姆-公分之電阻率。
  12. 如請求項9之半導體結構，其中該磁芯進一步包括該高電阻隔離層與該第二磁性材料層之間的金屬層。
  13. 如請求項9之半導體結構，其中該磁芯進一步包括在該第一磁性材料層之底表面下方的金屬層。
  14. 如請求項9之半導體結構，其中該低電阻隔離層包含該第一磁性材料層之氧化物。
  15. 一種半導體結構，其包括： 第一鈍化層； 在該第一鈍化層上方之第二鈍化層； 在該第二鈍化層上方之第三鈍化層； 在該第一鈍化層中之下部線圈段； 在該第三鈍化層中之上部線圈段；及 磁芯，其在該第二鈍化層中且與該下部線圈段及該上部線圈段絕緣； 其中該磁芯自底部至頂部包含第一磁性材料層、第二磁性材料層、第三磁性材料層及第四磁性材料層，該第一磁性材料層及該第二磁性材料層被第一低電阻隔離層分離，該第二磁性材料層及該第三磁性材料層被高電阻隔離層分離，該第三磁性材料層及該第四磁性材料層被第二低電阻隔離層分離，且該高電阻隔離層之電阻率大於該低電阻隔離層之電阻率。
  16. 如請求項15之半導體結構，其中該高電阻隔離層具有大於約1.3歐姆-公分之電阻率，且該低電阻隔離層具有小於約1.3歐姆-公分之電阻率。
  17. 如請求項15之半導體結構，其中該第一低電阻隔離層包含該第一磁性材料層之氧化物。
  18. 如請求項15之半導體結構，其中該第二低電阻隔離層包含該第三磁性材料層之氧化物。
  19. 如請求項15之半導體結構，其中該高電阻隔離層包含Si3 N4 。
  20. 如請求項15之半導體結構，其中高電阻隔離層包含AlN。
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