JP2004040009A - 回路素子および半導体装置 - Google Patents
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Abstract
【課題】下地の半導体層と独立して特性調整が行える回路素子を提供する。
【解決手段】3次元的に配置された第1メタル配線303と第2メタル配線305とを、内部に抵抗体材料を埋め込んだスルーホール304にて接続して形成した単位抵抗素子306を、直列に多数連接配置する。その繰り返し数を調整することにより、所望の抵抗値を得ることができる。また、抵抗値の調整を下地の半導体層の製造プロセスと独立して行うことができる。インダクタについても同様に、水平方向に単位インダクタを直列に多数連接配置することで、所望のインダクタンスを有するインダクタを形成できる。
【選択図】 図8
【解決手段】3次元的に配置された第1メタル配線303と第2メタル配線305とを、内部に抵抗体材料を埋め込んだスルーホール304にて接続して形成した単位抵抗素子306を、直列に多数連接配置する。その繰り返し数を調整することにより、所望の抵抗値を得ることができる。また、抵抗値の調整を下地の半導体層の製造プロセスと独立して行うことができる。インダクタについても同様に、水平方向に単位インダクタを直列に多数連接配置することで、所望のインダクタンスを有するインダクタを形成できる。
【選択図】 図8
Description
【0001】
【発明の属する技術分野】
本発明は、半導体層集積回路用の回路素子、例えば、抵抗素子やインダクタンス素子などの素子構造に関する。
【0002】
【従来の技術】
半導体層集積回路用の抵抗素子としては、従来より、拡散層が抵抗として用いられている。図14および図15は、従来の抵抗素子500の構成例を示す図である。図14は断面図、図15は平面図である。そして図16は、等価回路を示している。この構造においては、シリコン基板501上に、抵抗素子500として機能する拡散層503が形成されている。その両端には素子分離酸化膜502が絶縁を目的として形成されている。拡散層503および素子分離酸化膜502の上部には層間酸化膜504が形成されている。そして、層間酸化膜504に形成されたメタル配線506と拡散層503とが、コンタクトホール505により接続されている。
【0003】
また、図17および図18は、従来の半導体層集積回路におけるインダクタンス素子600の構成例を示す図である。図17は上面図、図18は平面図である。従来のインダクタンス素子600は、シリコン基板601上に形成された層間酸化膜602において、水平面で渦巻き状にレイアウトされた配線構造を有するメタル配線603を、インダクタとして用いている。
【0004】
【発明が解決しようとする課題】
図14ないし図16に示す従来の抵抗素子500の拡散層503のシート抵抗値は、拡散層503へのドーピング濃度、接合深さ、熱処理温度や時間などのプロセス条件により変化する。また、拡散層503は、抵抗として機能するほかに、MOSFETのソース・ドレイン領域としても機能する。従って、拡散層503を形成するためのプロセス条件は、トランジスタの作成条件と密接に関連することとなる。すなわち、ソース・ドレインヘのイオン注入条件、あるいは、その後の熱処理条件を変更することによりMOSFETの特性を調整する場合、拡散層503のシート抵抗も連動して変化してしまうことが起こりうる。製造プロセスの上からは、抵抗素子の特性を、MOSFETの特性とは独立に調整、制御できることが望ましい。
【0005】
その対策として、拡散層に代わり、抵抗体材料からなる配線を水平面内に配置することにより抵抗を形成する方法も考えられる。この場合、レイアウト面積を抑制して単位面積あたりの抵抗値を高めるには、長い配線をできるだけピッチを詰めてレイアウトする必要があるが、そうすると、配線間のショートによる抵抗値の減少が生じるという問題がある。
【0006】
一方、図17ないし図18に示すような配線構造を有する従来のインダクタンス素子600の場合、インダクタとして機能するメタル配線603の直下にあるシリコン基板601に渦電流を誘導し、渦電流損を発生させてしまうという問題がある。これを回避するためには、シリコン基板601を低抵抗化しなけれはならず、基板の不純物濃度に制約が生じてしまうことになる。製造プロセスの上からは、インダクタの特性を、基板の特性とは独立に調整、制御できることが望ましい。
【0007】
これに対して特開2001−144260では絶縁層の上下に設けた配線をスルーホールで結び、その中に抵抗物質を入れて抵抗素子を得ている。しかしながら、この技術において半導体基板の主面に平行な長さ方向での抵抗値を大きくしようとするとスルーホールを深く掘らねばならず、そのようなスルーホールの形成や、そのスルーホールの中への抵抗物質の埋め込みが困難になる。また、この特開2001−144260の技術ではインダクタンス素子を得ることはできない。
【0008】
本発明は、上記課題に鑑みてなされたものであり、基板等の下地の特性とは独立に、特性を調整、制御することができる回路素子を提供することを第1の目的とする。
【0009】
この発明の第2の目的は、第1の目的を達成した上で、半導体基板の主面に平行な方向における単位長さあたりの素子定数を大きくしつつ、安定的に製造できる回路素子を得ることである。
【0010】
この発明の第3の目的は、第1の目的を達成しつつ、インダクタンス素子を得ることである。
【0011】
【課題を解決するための手段】
上記課題を解決するため、請求項1の発明は、半導体基板上に設けられた絶縁層に形成された回路素子であって、前記絶縁層の異なる高さ位置に設けられた上下側の配線パターンと、前記上下側の配線パターンの間の高さに設けられた少なくとも1つの中間配線パターンと、前記中間配線パターンと前記上下側の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、を備え、前記上下側の配線パターンと前記中間配線パターンとのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しており、前記複数のスルーホールが、前記上下側の配線パターンのその配線単位と、前記中間配線パターンの配線単位との間を順次に結んでいるとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれていることを特徴とする。
【0012】
また、請求項2の発明は、請求項1に記載の回路素子であって、前記中間配線パターンを経由して前記上下側の配線パターンを2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする。
【0013】
また、請求項3の発明は、請求項1に記載の回路素子であって、前記中間配線パターンと前記上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列していることを特徴とする。
【0014】
また、請求項4の発明は、半導体基板上に設けられた絶縁層に形成される回路素子であって、前記絶縁層の異なる高さ位置に設けられた複数の配線パターンと、前記複数の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、を備え、前記複数の配線パターンのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しているとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれ、前記複数の配線パターンの配線単位の集合が平面視で蛇行配列していることを特徴とする。
【0015】
また、請求項5の発明は、請求項4に記載の回路素子であって、前記複数の配線パターンをスルーホールで結ぶ1往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする。
【0016】
また、請求項6の発明は、請求項4に記載の回路素子であって、前記所定の物質が抵抗物質であることを特徴とする。
【0017】
また、請求項7の発明は、請求項4に記載の回路素子であって、前記複数の配線パターンの配線単位の前記集合が螺旋配列しており、前記所定の物質が導電物質であることを特徴とする。
【0018】
また、請求項8の発明は、請求項7に記載の回路素子であって、前記螺旋配列を貫通して配置され、高透磁率材料により形成された芯線、をさらに備えることを特徴とする。
【0019】
また、請求項9の発明は、請求項8に記載の回路素子であって、前記芯線は略直線状であることを特徴とする。
【0020】
また、請求項10の発明は、請求項1ないし請求項9のいずれかに記載の回路素子を備えることを特徴とする。
【0021】
【発明の実施の形態】
<実施の形態1>
図1および図2は、この発明の実施形態である回路素子として抵抗素子200が形成された半導体集積回路100Aを部分的に示す図であり、このうち図1は断面図、図2は平面図である。また、図3は等価回路を示している。図1には、シリコン基板201の上主面に平行な水平面をxy平面とし、それと直交する高さ方向をz軸方向とする3次元座標を付している(以下の図も同様である)。
【0022】
図1においては、CMOS構成のMOSFETが形成されたシリコン基板201上に、図示しない上部構造とシリコン基板201との層間を分離する層間酸化膜202が形成されている。層間酸化膜202中の異なる高さ位置には第1〜第4メタル配線203,205,207,209が配置されている。最下位の第1メタル配線203では、複数の配線単位203uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。
【0023】
第1メタル配線203(1M)では、複数の配線単位203uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。最上位の第4メタル配線209(4M)も同様であって、複数の配線単位209uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。このうち、第1メタル配線203の配線単位203uと、第4メタル配線209の配線単位209uとは、図2のように上面から見た場合に交互に位置するように配置されている。換言すれば、第1メタル配線203における複数の配線単位203uの連鎖と、第4メタル配線209における複数の配線単位209uの連鎖とは、それらの連鎖の位相が相互に逆になっている。
【0024】
下から2番目の第2メタル配線205(2M)は、複数の配線単位205uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列しており、下から3番目のメタル配線207(3M)においても、複数の配線単位207uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。これらの配線単位205u、207uのそれぞれのx方向の長さはほぼ等しいが、第1メタル配線203および第4メタル配線209におけるそれぞれの配線単位203u、209uのx方向の長さより短い。また、配線単位205u、207uのそれぞれのx方向の長さはほぼ等しく、また位置的にも相互に整合している。xz面内で見ると、4つのメタル配線203〜209は、互いに平行にx方向に伸びる連鎖となっている。
【0025】
第1メタル配線203や第4メタル配線209のように最上位または最下位にあるメタル配線が「上下側メタル配線」ないしはそれを一般化した「上下側配線パターン」であり、第2メタル配線205や第3メタル配線207のようにこれらの上下側配線の高さの間に位置するメタル配線が「中間メタル配線」ないしはそれを一般化した「中間配線パターン」である。
【0026】
そして、この実施形態では、2つの上下側メタル配線203,209の間に複数の中間メタル配線205、207が間隔を隔てて配置されていることになる。また、この実施形態では、上下方向に隣接するメタル配線の間の高さ方向の間隔すなわち、第1メタル配線203と第2メタル配線205との間の上下間隔と、第2メタル配線205と第3メタル配線207との間の上下間隔と、第3メタル配線207と第4メタル配線209との間の上下間隔とは実質的にほぼ等しい間隔とされている。また、各メタル配線の間には、例えばタングステンなどの抵抗体材料が埋め込まれた第1スルーホール(1TH)204、第2スルーホール(2TH)206、および第3スルーホール(3TH)208が形成されている。これらのスルーホールにより、第1メタル配線203、第2メタル配線205、第3メタル配線207、および第4メタル配線209が、電気的に直列に接続されている。すなわち、抵抗素子200は、・・・−1M−1TH−2M−2TH−3M−3TH−4M−3TH−3M−2TH−2M−1TH−1M−・・・という繰り返しの接続がなされる構造を有している。これらにおいて、中間メタル配線205,207と上下側メタル配線203,209とにおいて互いに対応する配線単位205u,207u、203u,209uを結ぶそれぞれのスルーホール204,206,208は、高さ方向においてほぼ直線的に配列している。
【0027】
上述の構造の場合は、図1および図2において囲み枠にて示す単位抵抗素子210を単位配線パターンとして、水平方向であるx軸方向に直列に多数連接配置した構造であるといえる。換言すれば、中間メタル配線(中間配線パターン)を経由して上下側メタル配線(上下側配線パターン)を2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造(単位抵抗素子)210として、この単位構造210の複数個が電気的に直列接続された状態となっている。この単位抵抗素子210を何個直列に繋げるかによって、抵抗値を所望の値に調整することができる。例えば、当該メタル配線のシート抵抗値が80mΩ/□程度、スルーホール204〜208の1個当たりの抵抗は4Ω程度である場合であれば、単位抵抗素子210の1単位当りの抵抗は、ほぼ4Ω×6=24Ωであるので、24Ω単位で抵抗値を調整することができることになる。
【0028】
次に、上述のような構造を有する抵抗素子の製造プロセスについて概説する。図4から図7はこれを例示的に説明するための断面図である。なお、これらの図面では単位抵抗素子210ひとつ分のみについて図示しているが、図の横方向にこれらの構造が周期的に連続している。また、各プロセスにおける膜形成やスルーホール形成のためには、公知の成膜技術、露光技術、エッチング技術等を適宜選択して用いることができる。さらに、各プロセスの間には適宜、平坦化や密着力強化、あるいは洗浄等のための処理がなされるが、これらについては省略する。
【0029】
まず、図4(a)に示すように、例えばSiで形成される基板201上に、例えばSiO2によって絶縁層としての層間酸化膜202(202a)が形成される。そして、例えばAlによって導電層としてのメタル層203aが形成される(図4(b))。次に、メタル層203aを選択的に除去することにより、互いに間隔を隔てた複数の配線単位203uの連鎖となるようにパターニングされて、第1メタル配線203が形成される(図4(c))。なお、図4(c)ではひとつの配線単位203uのみが示されている。また、層間酸化膜202aとメタル層203aの間には、例えばTiNによって界面層203bが形成される。なお、以下の図面における204c、205b、206c、208cおよび209bも同様に界面層である。
【0030】
第1メタル配線203が形成されると、第1メタル配線203の露出面と層間酸化膜202の露出面とを覆うように再び絶縁層としての層間酸化膜202(202b)が形成される(図4(d))。そして、図5(a)に示すように、層間酸化膜202(202b)が選択的に除去され、第1メタル配線203上にスルーホール204となる開口204aが形成される。開口204a内部に例えばW(タングステン)からなる抵抗層204bが埋め込まれることにより、この抵抗層204bを内包したスルーホール204が形成される(図5(b))。スルーホール204の形成後、さらに層間酸化膜202(202b)と抵抗層204bとの露出面を覆うように、導電層としてのメタル層205aが形成される(図5(b))。そして、メタル層205aが界面層205bとともに選択的に除去されることにより、互いに間隔を隔てた複数の配線単位205uの連鎖へとパターニングされて、第2メタル配線205が形成される(図5(c))。第1メタル配線203と第2メタル配線205とは、スルーホール204内の抵抗層204bと電気的に接触している。
【0031】
第2メタル配線205が形成されると、第2メタル配線205の露出面と層間酸化膜202の露出面とを覆うように再び絶縁層としての層間酸化膜202(202c)が形成される(図6(a))。そして、図6(b)に示すように、層間酸化膜202(202c)が選択的に除去され、第2メタル配線205上にスルーホール206となる開口206aが形成される。開口206a内部に例えばW(タングステン)からなる抵抗層が埋め込まれることにより、スルーホール204と同様の構造を持つスルーホール206を得る事ができる。
【0032】
図6(b)の構造が得られた後、この構造の露出面の上に対して図5(b)から図6(b)までのプロセスを繰り返すことにより、図7(a)に示す絶縁層としての層間酸化膜202(202d)内に、第3メタル配線207とスルーホール208とを得る。
【0033】
ここでは図1の構造に対応して中間メタル配線を2つとしているが、さらに多くの中間メタル配線を設けてそれらの間をつなぐスルーホール内の抵抗層を設ける場合には、図5(b)から図6(b)までのプロセスを単位プロセスとして、この単位プロセスを中間メタル配線の数に応じて繰り返せばよい。第1メタル配線203とその上のスルーホール204を得る工程も、絶縁層の形成、メタル配線の形成と選択的除去、スルーホールの形成とそれへの所定物質(この実施形態の場合は抵抗性物質)の埋め込みという部分では同一であるため、単位プロセスとしてこの要部工程群を考えれば、上側メタル配線209以外については単位プロセスの繰返しと考えることができる。
【0034】
下側メタル配線203と必要な数だけの中間メタル配線を得た後、図7(a)に示すメタル層209aが抵抗層208bの露出面と層間酸化膜202(202d)の露出面とを覆うように形成される。そして、メタル層209aが界面層209bとともに選択的に除去されることにより、互いに間隔を隔てた複数の配線単位209uの連鎖へとパターニングされて、第4メタル配線209が得られる(図7(b))。
【0035】
これらにおいて、中間メタル配線205,207と上下側メタル配線203,209とにおいて互いに対応する配線単位205u,207u、203u,209uを結ぶそれぞれのスルーホールを、高さ方向においてほぼ直線的に配列させるようにそれぞれのスルーホールを形成する際のマスクパターンの該当部分を同一とする。
【0036】
このようにして、所望する層数およびパターンを有するメタル配線およびスルーホールからなる抵抗素子が、形成されることとなる。
【0037】
このように、zx平面内においてスルーホールとメタル配線とを繰り返し層状に積層する2次元的な構造をとることにより、水平面内、すなわちxy平面内に一直線上に抵抗素子を形成する場合に比べて、水平面内における単位面積あたりの抵抗値を高めることができる。すなわち、水平面内にてレイアウト面積を増大させることなく、単位面積あたりの抵抗値を大きくすることができる。
【0038】
また、本実施の形態においては、このようにスルーホールを用いた配線によって抵抗素子を形成しているので、MOSFETの特性を調整するために行うドーズ量の制御や、熱処理条件の変更などとは独立に、抵抗値を制御することができる。
【0039】
さらに、単位抵抗素子の構造は一定なので、高い抵抗が必要な場合でも、配線間にショートが生じることもない。
【0040】
なお、各メタル配線の部分を、良導体に代わり抵抗体材料で形成してもよい。この場合は、当然ながら、回路設計においては、これらが有する抵抗値の寄与も考慮した設計がなされる。
【0041】
<実施の形態2>
実施の形態1においては、単位抵抗素子はzx平面内の2次元的な構造を有するのみであったが、単位抵抗素子の構造についての態様はこれに限定されない。本実施の形態においては、単位抵抗素子が3次元構造を有する場合について説明する。
【0042】
図8は、抵抗素子300が形成された半導体集積回路100Bを部分的に示す図である。図8(a)は断面図である。図8(b)、(c)はそれぞれ、図8(a)のA方向およびB方向からみた平面図と断面図である。
【0043】
図8(a)においては、CMOS構成のMOSFETが形成されたシリコン基板301上に、層間酸化膜302が形成されている。層間酸化膜302中の異なる高さ位置には、第1メタル配線(1M)303と、第2メタル配線(2M)305とを有するレイヤがそれぞれ形成されている。第1メタル配線303は、水平面内において、y軸方向に長手方向を有する略長方形状をなす配線単位303uが、x軸方向に並ぶ配線パターンを有する。一方、第2メタル配線305は、水平面内において、x軸方向に長手方向を有する略長方形状をなす配線単位305uが、2列にかつ互い違いに、x軸方向に並ぶ配線パターンを有する。それぞれの配線単位の長手方向をその配線単位の姿勢方向とすると、第1メタル配線303の配線単位303uと第2メタル配線305の配線単位305uとは、xy平面において互いの姿勢方向が直交するように配置されている。換言すれば、各配線単位の集合が平面視で蛇行配列している。このような蛇行配列としては、この実施形態のような矩形方の蛇行でなくてもよく、ジグザグ配列などであってもよい。
【0044】
また、第1メタル配線303の配線単位303uの端部と、第2メタル配線305の配線単位305uの端部との間には、例えばタングステンなどの抵抗体材料が埋め込まれることにより形成されたスルーホール(TH)304が、両者を電気的に直列に接続するように配置される。すなわち、抵抗素子300は、・・・−1M−TH−2M−TH−1M−・・・という繰り返しの接続がなされる構造を有している。
【0045】
上述の構造の場合は、図8において囲み枠にて示す単位抵抗素子306を単位配線パターンとして、水平方向であるx軸方向に直列に多数連接配置した構造であるといえる。この単位抵抗素子306を何個直列に繋げるかによって、抵抗値を所望の値に調整することができる。この構造においても、複数のメタル配線(配線パターン)を2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造(単位抵抗素子)306として、この単位構造306の複数個が電気的に直列接続された状態となっている。
【0046】
また、製造プロセスに関しては、個々のメタル層のパターニング態様やそれに応じたスルーホールの形成位置が異なる点を除いて、実施の形態1にて示したプロセスと本質的な相違はない。
【0047】
このような構造をとることにより、本実施の形態においても、上述の実施の形態と同様に、熱処理条件の変更などとは独立に、抵抗値を制御することができる。
【0048】
また、配線パターンの層とスルーホールとを第1メタル配線303と第2メタル配線305との間にさらに介在させることにより、さらに高い抵抗値を有する単位抵抗素子306により抵抗素子を構成する態様であってもよい。
【0049】
<実施の形態3>
上述の実施の形態はいずれも抵抗素子の構造に係るものであったが、単位構造を繰り返しの程度によって、所望の物性値を有する回路素子を得る態様は、抵抗素子に限定されるものではない。本実施の形態においては、インダクタンス素子について説明する。
【0050】
図9は、本実施の形態に係るインダクタンス素子400が形成された半導体集積回路100Cを部分的に示す図である。図9(a)は断面図である。図9(b)および(c)はそれぞれ、図9(a)のA方向およびB方向からみた平面図と断面図である。
【0051】
図9においては、CMOS構成のMOSFETが形成されたシリコン基板401上に、層間酸化膜402が形成されている。層間酸化膜402中の異なる高さ位置には、第1メタル配線(1M)403と、第2メタル配線(2M)405と、第3メタル配線(3M)407とを有するレイヤがそれぞれ形成されている。第1メタル配線403は、水平面内において、略S字形状ないしは両端で逆鈎形をなす配線単位403uが、x軸方向に並ぶ配線パターンを有する。第2メタル配線405は、水平面内において、略正方形状をなす配線単位405uが、x軸方向に2列に並ぶ配線パターンを有する。第3メタル配線407は、y軸方向に長手方向を有する略長方形状をなす配線単位407uが、x軸方向に並ぶ配線パターンを有する。ここで、第2メタル配線405の配線単位405uは、第1メタル配線403の配線単位403uの端部と、第3メタル配線407の配線単位407uの端部との中間に位置するように配置されている。
【0052】
さらに、第1メタル配線403の配線単位403uと、第2メタル配線405の配線単位405uとは第1スルーホール(1TH)404によって、第2メタル配線405の配線単位405uと、第3メタル配線407の配線単位407uとは第2スルーホール(2TH)406によって、電気的に直列に接続されるように配置される。ここで、第1スルーホール404、および第2スルーホール406は、望ましくはメタル配線と同一の導体材料が埋め込まれている。すなわち、インダクタンス素子400は、・・・−1M−1TH−2M−2TH−3M−2TH−2M−1TH−1M−・・・という繰り返しの接続がなされる構造を有している。
【0053】
このような構造をとることにより、インダクタンス素子400は、第1メタル配線403−第1スルーホール404−第2メタル配線405−第2スルーホール406−第3メタル配線407−第2スルーホール406−第2メタル配線405−第1スルーホール404−第1メタル配線−と続く、x軸方向に延びる略螺旋構造を有する立体配線構造を備えていることとなる。このような配線構造を有することにより、起電力変化が与えられた場合に、ソレノイドコイルに近い磁場を発生させることができる。また、製造プロセスについては、スルーホールにも良導体を用いること、およびパターンニングが異なることを除いては、実施の形態1ないし2と本質的な相違はない。
【0054】
しかも、インダクタンス素子400は、従来と異なり、磁場の発生方向が水平方向であるので、シリコン基板401において渦電流が発生することもない。
【0055】
さらに、この構造は、図9にて囲み枠にて示した単位インダクタ408を単位配線パターンとして、その繰り返しにより形成されているので、この単位インダクタ408を何個直列に繋げるかによって、インダクタンス値を所望の値に調整することができる。つまり、この構造においても、複数の配線パターンを2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造(単位インダクタ)408として、この単位構造408の複数個が電気的に直列接続された状態となっている。
【0056】
なお、本実施の形態において、第2メタル配線405は必ずしも必須の要素ではなく、これを含まず、図9の第1メタル配線403と第3メタル配線407に相当するメタル配線の間を、1つのスルーホールで直接に接続する態様であってもよい。
【0057】
<実施の形態4>
実施の形態3に係るインダクタンス素子400は、螺旋構造を有するが、その内部に磁性体を配することにより、そのインダクタンス値を高められる。本実施の形態では、これを説明する。
【0058】
図10は、本実施の形態に係るインダクタンス素子450が形成された半導体集積回路100Dを部分的に示すを模式的に示す図である。図10(a)は断面図である。図10(b)および(c)はそれぞれ、図10(a)のA方向およびB方向からみた平面図と断面図である。
【0059】
図10に示すインダクタンス素子450は、実施の形態4に係るインダクタンス素子400の内部に、配線単位の集合の螺旋配列を貫通して、高透磁率を有する材料である磁性体(例えばNi−Znフェライト)からなる芯線409が配置された構造を有する。よって、他の構成要素については、インダクタンス素子400の対応する構成要素と同一の符号を付して、その説明を省略する。
【0060】
芯線409は、インダクタンス素子450が有する螺旋構造における螺旋軸に相当する位置に配置される。本実施の形態の場合、図10に囲み枠で示す単位インダクタ451を単位配線パターンとしてインダクタンス素子が形成されていることになる。
【0061】
次に、上述のような構造を有するインダクタンス素子の製造プロセスについて概説する。図11から図13はこれを例示的に説明するための断面図である。各プロセスにおける膜形成やスルーホール形成のためには、公知の成膜技術、露光技術、エッチング技術等を適宜選択して用いることができる。また、各プロセスの間には適宜、平坦化や密着力強化、あるいは洗浄等のための処理がなされるが、これらについては省略する。
【0062】
まず、図11(a)に示すように、基板401上に、層間酸化膜402a、第1メタル配線403、層間酸化膜402b、第1スルーホール403、第2メタル配線405、および層間酸化膜402cが順次形成されるまでのプロセスは、実施の形態1において示した抵抗素子の製造プロセスと同様である。ただし、層間酸化膜402cの膜厚は、次の芯線409の埋め込み高さに応じて調整される。
【0063】
層間酸化膜402cが形成されると、芯線409を埋め込むための開口409aが設けられ(図11(b))、そこに、例えばNi−Znフェライトなどの高透磁率の磁性材料からなる芯線409が埋め込まれる(図12(a))。
【0064】
芯線409が埋め込まれると、層間酸化膜402cと芯線409bとの露出面の上に、第2スルーホールを形成するに必要な高さの分だけ層間酸化膜402dが形成され(図12(b))、開口406aが設けられると(図13(a))、以降は図13(b)に示すように、スルーホール406の形成、および第3メタル配線407が順次なされていく。このあたりのプロセスは第1実施形態における製造方法と同様である。
【0065】
このように内部に磁性体の芯線409を備えることにより、インダクタンス素子450は透磁率が高いものとなり、実施の形態4に係るインダクタンス素子400が有する効果に加え、レイアウト面積を増加させることなく、インダクタンス素子400よりも高いインダクタンス値を得ることができる。
【0066】
<変形例>
単位抵抗素子および単位インダクタの構造は、上述の例に限定されず、レイアウト面積およびデバイス構造、あるいは要求される素子の特性値(素子定数)から定まる条件に応じて、様々な構造およびレイアウトをとることができる。
【0067】
中間配線パターンを設けるにあたっては、1つまたは複数の任意の数の配線パターンを設けることができる。
【0068】
実施の形態4においては、芯線を1本だけ備える態様を示しているが、これには限定されず、中間配線パターンの数を適宜設定するとともに、芯線を複数配置する態様であってもよい。
【0069】
上記の各実施形態の回路素子は、アナログ半導体集積回路における素子として特に有用であるが、デジタル半導体集積回路においても利用できる。
【0070】
【発明の効果】
以上、説明したように、請求項1の発明によれば、回路素子の形成に際し、下地の半導体層の製造プロセスに係る制約を受けることなく、回路素子を独立して形成することが可能であり、かつ高さ方向に中間配線パターンを介して複数のスルーホールを設けているために、半導体基板の主面に平行な方向における単位長さあたりの素子定数を大きくとることができる。単一のスルーホールをいたずらに深くする場合と異なり、個々のスルーホールへの深さを制限しつつ、等価的に深さ方向へのスルーホール全体の延長を長くしている。また、個々のスルーホールは比較的浅くてもよいため、その中への物質の埋め込みが容易であって、安定的に製造できる。
【0071】
また、請求項2の発明によれば、スルーホールで結んだ1往復分の電気的接続体を単位構造としているため、素子定数をその単位構造の素子定数の倍数として任意に選択可能である。
【0072】
また、請求項3の発明によれば、中間配線パターンと上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列しているため、それらのスルーホールの形成に同じマスクを使用することができる。
【0073】
また、請求項4の発明によれば、半導体層の製造プロセスに係る制約を受けることなく、回路素子を形成することができるので、所望の素子定数値を有する回路素子の形成およびその素子定数値の設定が容易となる。また、複数の配線パターンの配線単位の集合が平面視で蛇行配列しているのために絶縁層内の空間を立体的に利用していることになり、レイアウト面積の増加も抑制できる。
【0074】
また、請求項5の発明によれば、スルーホールで結んだ1往復分の電気的接続体を単位構造としているため、素子定数をその単位構造の素子定数の倍数として任意に選択可能である。
【0075】
また、請求項6の発明によれば、所望の抵抗値を有する回路素子の形成およびその抵抗値の設定が容易となる。
【0076】
また、請求項7の発明によれば、絶縁層内にインダクタンス素子を形成することができるので、半導体基板側に渦電流を生じさせることなく、ソレノイドコイルが発生させる磁場に近い磁場を、発生させることができる。
【0077】
また、請求項8の発明によれば、特にインダクタンス値を向上させることができる。
【0078】
また、請求項9の発明によれば、芯線も単位構造の繰り返しとして形成することができ、均一な磁場を発生させることができる。
【0079】
また、請求項10の発明によれば、下地の半導体層の製造プロセスに係る制約を受けることなく、回路素子を独立して形成することが可能であり、かつ半導体基板の主面に平行な方向における単位長さあたりの素子定数が大きい半導体装置を、提供することができる。
【図面の簡単な説明】
【図1】実施の形態1に係る抵抗素子200の構造を示す断面図である。
【図2】実施の形態1に係る抵抗素子200の構造を示す平面図である。
【図3】実施の形態1に係る抵抗素子200の等価回路を示す図である。
【図4】抵抗素子200の製造プロセスを説明する図である。
【図5】抵抗素子200の製造プロセスを説明する図である。
【図6】抵抗素子200の製造プロセスを説明する図である。
【図7】抵抗素子200の製造プロセスを説明する図である。
【図8】実施の形態2に係る抵抗素子300の構造を示す図である。
【図9】実施の形態3に係る抵抗素子400の構造を示す図である。
【図10】実施の形態4に係る抵抗素子450の構造を示す図である。
【図11】インダクタンス素子450の製造プロセスを説明する図である。
【図12】インダクタンス素子450の製造プロセスを説明する図である。
【図13】インダクタンス素子450の製造プロセスを説明する図である。
【図14】従来の抵抗素子の構造を示す断面図である。
【図15】従来の抵抗素子の構造を示す平面図である。
【図16】従来の抵抗素子の等価回路を示す図である。
【図17】従来のインダクタンス素子の構造を示す図である。
【図18】従来のインダクタンス素子の構造を示す図である。
【符号の説明】
200,300 抵抗素子、201,301,401 シリコン基板、202,303,402 層間酸化膜、210,306 単位抵抗素子、400,450 インダクタンス素子、408 単位インダクタ、409 芯線。
【発明の属する技術分野】
本発明は、半導体層集積回路用の回路素子、例えば、抵抗素子やインダクタンス素子などの素子構造に関する。
【0002】
【従来の技術】
半導体層集積回路用の抵抗素子としては、従来より、拡散層が抵抗として用いられている。図14および図15は、従来の抵抗素子500の構成例を示す図である。図14は断面図、図15は平面図である。そして図16は、等価回路を示している。この構造においては、シリコン基板501上に、抵抗素子500として機能する拡散層503が形成されている。その両端には素子分離酸化膜502が絶縁を目的として形成されている。拡散層503および素子分離酸化膜502の上部には層間酸化膜504が形成されている。そして、層間酸化膜504に形成されたメタル配線506と拡散層503とが、コンタクトホール505により接続されている。
【0003】
また、図17および図18は、従来の半導体層集積回路におけるインダクタンス素子600の構成例を示す図である。図17は上面図、図18は平面図である。従来のインダクタンス素子600は、シリコン基板601上に形成された層間酸化膜602において、水平面で渦巻き状にレイアウトされた配線構造を有するメタル配線603を、インダクタとして用いている。
【0004】
【発明が解決しようとする課題】
図14ないし図16に示す従来の抵抗素子500の拡散層503のシート抵抗値は、拡散層503へのドーピング濃度、接合深さ、熱処理温度や時間などのプロセス条件により変化する。また、拡散層503は、抵抗として機能するほかに、MOSFETのソース・ドレイン領域としても機能する。従って、拡散層503を形成するためのプロセス条件は、トランジスタの作成条件と密接に関連することとなる。すなわち、ソース・ドレインヘのイオン注入条件、あるいは、その後の熱処理条件を変更することによりMOSFETの特性を調整する場合、拡散層503のシート抵抗も連動して変化してしまうことが起こりうる。製造プロセスの上からは、抵抗素子の特性を、MOSFETの特性とは独立に調整、制御できることが望ましい。
【0005】
その対策として、拡散層に代わり、抵抗体材料からなる配線を水平面内に配置することにより抵抗を形成する方法も考えられる。この場合、レイアウト面積を抑制して単位面積あたりの抵抗値を高めるには、長い配線をできるだけピッチを詰めてレイアウトする必要があるが、そうすると、配線間のショートによる抵抗値の減少が生じるという問題がある。
【0006】
一方、図17ないし図18に示すような配線構造を有する従来のインダクタンス素子600の場合、インダクタとして機能するメタル配線603の直下にあるシリコン基板601に渦電流を誘導し、渦電流損を発生させてしまうという問題がある。これを回避するためには、シリコン基板601を低抵抗化しなけれはならず、基板の不純物濃度に制約が生じてしまうことになる。製造プロセスの上からは、インダクタの特性を、基板の特性とは独立に調整、制御できることが望ましい。
【0007】
これに対して特開2001−144260では絶縁層の上下に設けた配線をスルーホールで結び、その中に抵抗物質を入れて抵抗素子を得ている。しかしながら、この技術において半導体基板の主面に平行な長さ方向での抵抗値を大きくしようとするとスルーホールを深く掘らねばならず、そのようなスルーホールの形成や、そのスルーホールの中への抵抗物質の埋め込みが困難になる。また、この特開2001−144260の技術ではインダクタンス素子を得ることはできない。
【0008】
本発明は、上記課題に鑑みてなされたものであり、基板等の下地の特性とは独立に、特性を調整、制御することができる回路素子を提供することを第1の目的とする。
【0009】
この発明の第2の目的は、第1の目的を達成した上で、半導体基板の主面に平行な方向における単位長さあたりの素子定数を大きくしつつ、安定的に製造できる回路素子を得ることである。
【0010】
この発明の第3の目的は、第1の目的を達成しつつ、インダクタンス素子を得ることである。
【0011】
【課題を解決するための手段】
上記課題を解決するため、請求項1の発明は、半導体基板上に設けられた絶縁層に形成された回路素子であって、前記絶縁層の異なる高さ位置に設けられた上下側の配線パターンと、前記上下側の配線パターンの間の高さに設けられた少なくとも1つの中間配線パターンと、前記中間配線パターンと前記上下側の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、を備え、前記上下側の配線パターンと前記中間配線パターンとのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しており、前記複数のスルーホールが、前記上下側の配線パターンのその配線単位と、前記中間配線パターンの配線単位との間を順次に結んでいるとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれていることを特徴とする。
【0012】
また、請求項2の発明は、請求項1に記載の回路素子であって、前記中間配線パターンを経由して前記上下側の配線パターンを2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする。
【0013】
また、請求項3の発明は、請求項1に記載の回路素子であって、前記中間配線パターンと前記上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列していることを特徴とする。
【0014】
また、請求項4の発明は、半導体基板上に設けられた絶縁層に形成される回路素子であって、前記絶縁層の異なる高さ位置に設けられた複数の配線パターンと、前記複数の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、を備え、前記複数の配線パターンのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しているとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれ、前記複数の配線パターンの配線単位の集合が平面視で蛇行配列していることを特徴とする。
【0015】
また、請求項5の発明は、請求項4に記載の回路素子であって、前記複数の配線パターンをスルーホールで結ぶ1往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする。
【0016】
また、請求項6の発明は、請求項4に記載の回路素子であって、前記所定の物質が抵抗物質であることを特徴とする。
【0017】
また、請求項7の発明は、請求項4に記載の回路素子であって、前記複数の配線パターンの配線単位の前記集合が螺旋配列しており、前記所定の物質が導電物質であることを特徴とする。
【0018】
また、請求項8の発明は、請求項7に記載の回路素子であって、前記螺旋配列を貫通して配置され、高透磁率材料により形成された芯線、をさらに備えることを特徴とする。
【0019】
また、請求項9の発明は、請求項8に記載の回路素子であって、前記芯線は略直線状であることを特徴とする。
【0020】
また、請求項10の発明は、請求項1ないし請求項9のいずれかに記載の回路素子を備えることを特徴とする。
【0021】
【発明の実施の形態】
<実施の形態1>
図1および図2は、この発明の実施形態である回路素子として抵抗素子200が形成された半導体集積回路100Aを部分的に示す図であり、このうち図1は断面図、図2は平面図である。また、図3は等価回路を示している。図1には、シリコン基板201の上主面に平行な水平面をxy平面とし、それと直交する高さ方向をz軸方向とする3次元座標を付している(以下の図も同様である)。
【0022】
図1においては、CMOS構成のMOSFETが形成されたシリコン基板201上に、図示しない上部構造とシリコン基板201との層間を分離する層間酸化膜202が形成されている。層間酸化膜202中の異なる高さ位置には第1〜第4メタル配線203,205,207,209が配置されている。最下位の第1メタル配線203では、複数の配線単位203uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。
【0023】
第1メタル配線203(1M)では、複数の配線単位203uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。最上位の第4メタル配線209(4M)も同様であって、複数の配線単位209uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。このうち、第1メタル配線203の配線単位203uと、第4メタル配線209の配線単位209uとは、図2のように上面から見た場合に交互に位置するように配置されている。換言すれば、第1メタル配線203における複数の配線単位203uの連鎖と、第4メタル配線209における複数の配線単位209uの連鎖とは、それらの連鎖の位相が相互に逆になっている。
【0024】
下から2番目の第2メタル配線205(2M)は、複数の配線単位205uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列しており、下から3番目のメタル配線207(3M)においても、複数の配線単位207uが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。これらの配線単位205u、207uのそれぞれのx方向の長さはほぼ等しいが、第1メタル配線203および第4メタル配線209におけるそれぞれの配線単位203u、209uのx方向の長さより短い。また、配線単位205u、207uのそれぞれのx方向の長さはほぼ等しく、また位置的にも相互に整合している。xz面内で見ると、4つのメタル配線203〜209は、互いに平行にx方向に伸びる連鎖となっている。
【0025】
第1メタル配線203や第4メタル配線209のように最上位または最下位にあるメタル配線が「上下側メタル配線」ないしはそれを一般化した「上下側配線パターン」であり、第2メタル配線205や第3メタル配線207のようにこれらの上下側配線の高さの間に位置するメタル配線が「中間メタル配線」ないしはそれを一般化した「中間配線パターン」である。
【0026】
そして、この実施形態では、2つの上下側メタル配線203,209の間に複数の中間メタル配線205、207が間隔を隔てて配置されていることになる。また、この実施形態では、上下方向に隣接するメタル配線の間の高さ方向の間隔すなわち、第1メタル配線203と第2メタル配線205との間の上下間隔と、第2メタル配線205と第3メタル配線207との間の上下間隔と、第3メタル配線207と第4メタル配線209との間の上下間隔とは実質的にほぼ等しい間隔とされている。また、各メタル配線の間には、例えばタングステンなどの抵抗体材料が埋め込まれた第1スルーホール(1TH)204、第2スルーホール(2TH)206、および第3スルーホール(3TH)208が形成されている。これらのスルーホールにより、第1メタル配線203、第2メタル配線205、第3メタル配線207、および第4メタル配線209が、電気的に直列に接続されている。すなわち、抵抗素子200は、・・・−1M−1TH−2M−2TH−3M−3TH−4M−3TH−3M−2TH−2M−1TH−1M−・・・という繰り返しの接続がなされる構造を有している。これらにおいて、中間メタル配線205,207と上下側メタル配線203,209とにおいて互いに対応する配線単位205u,207u、203u,209uを結ぶそれぞれのスルーホール204,206,208は、高さ方向においてほぼ直線的に配列している。
【0027】
上述の構造の場合は、図1および図2において囲み枠にて示す単位抵抗素子210を単位配線パターンとして、水平方向であるx軸方向に直列に多数連接配置した構造であるといえる。換言すれば、中間メタル配線(中間配線パターン)を経由して上下側メタル配線(上下側配線パターン)を2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造(単位抵抗素子)210として、この単位構造210の複数個が電気的に直列接続された状態となっている。この単位抵抗素子210を何個直列に繋げるかによって、抵抗値を所望の値に調整することができる。例えば、当該メタル配線のシート抵抗値が80mΩ/□程度、スルーホール204〜208の1個当たりの抵抗は4Ω程度である場合であれば、単位抵抗素子210の1単位当りの抵抗は、ほぼ4Ω×6=24Ωであるので、24Ω単位で抵抗値を調整することができることになる。
【0028】
次に、上述のような構造を有する抵抗素子の製造プロセスについて概説する。図4から図7はこれを例示的に説明するための断面図である。なお、これらの図面では単位抵抗素子210ひとつ分のみについて図示しているが、図の横方向にこれらの構造が周期的に連続している。また、各プロセスにおける膜形成やスルーホール形成のためには、公知の成膜技術、露光技術、エッチング技術等を適宜選択して用いることができる。さらに、各プロセスの間には適宜、平坦化や密着力強化、あるいは洗浄等のための処理がなされるが、これらについては省略する。
【0029】
まず、図4(a)に示すように、例えばSiで形成される基板201上に、例えばSiO2によって絶縁層としての層間酸化膜202(202a)が形成される。そして、例えばAlによって導電層としてのメタル層203aが形成される(図4(b))。次に、メタル層203aを選択的に除去することにより、互いに間隔を隔てた複数の配線単位203uの連鎖となるようにパターニングされて、第1メタル配線203が形成される(図4(c))。なお、図4(c)ではひとつの配線単位203uのみが示されている。また、層間酸化膜202aとメタル層203aの間には、例えばTiNによって界面層203bが形成される。なお、以下の図面における204c、205b、206c、208cおよび209bも同様に界面層である。
【0030】
第1メタル配線203が形成されると、第1メタル配線203の露出面と層間酸化膜202の露出面とを覆うように再び絶縁層としての層間酸化膜202(202b)が形成される(図4(d))。そして、図5(a)に示すように、層間酸化膜202(202b)が選択的に除去され、第1メタル配線203上にスルーホール204となる開口204aが形成される。開口204a内部に例えばW(タングステン)からなる抵抗層204bが埋め込まれることにより、この抵抗層204bを内包したスルーホール204が形成される(図5(b))。スルーホール204の形成後、さらに層間酸化膜202(202b)と抵抗層204bとの露出面を覆うように、導電層としてのメタル層205aが形成される(図5(b))。そして、メタル層205aが界面層205bとともに選択的に除去されることにより、互いに間隔を隔てた複数の配線単位205uの連鎖へとパターニングされて、第2メタル配線205が形成される(図5(c))。第1メタル配線203と第2メタル配線205とは、スルーホール204内の抵抗層204bと電気的に接触している。
【0031】
第2メタル配線205が形成されると、第2メタル配線205の露出面と層間酸化膜202の露出面とを覆うように再び絶縁層としての層間酸化膜202(202c)が形成される(図6(a))。そして、図6(b)に示すように、層間酸化膜202(202c)が選択的に除去され、第2メタル配線205上にスルーホール206となる開口206aが形成される。開口206a内部に例えばW(タングステン)からなる抵抗層が埋め込まれることにより、スルーホール204と同様の構造を持つスルーホール206を得る事ができる。
【0032】
図6(b)の構造が得られた後、この構造の露出面の上に対して図5(b)から図6(b)までのプロセスを繰り返すことにより、図7(a)に示す絶縁層としての層間酸化膜202(202d)内に、第3メタル配線207とスルーホール208とを得る。
【0033】
ここでは図1の構造に対応して中間メタル配線を2つとしているが、さらに多くの中間メタル配線を設けてそれらの間をつなぐスルーホール内の抵抗層を設ける場合には、図5(b)から図6(b)までのプロセスを単位プロセスとして、この単位プロセスを中間メタル配線の数に応じて繰り返せばよい。第1メタル配線203とその上のスルーホール204を得る工程も、絶縁層の形成、メタル配線の形成と選択的除去、スルーホールの形成とそれへの所定物質(この実施形態の場合は抵抗性物質)の埋め込みという部分では同一であるため、単位プロセスとしてこの要部工程群を考えれば、上側メタル配線209以外については単位プロセスの繰返しと考えることができる。
【0034】
下側メタル配線203と必要な数だけの中間メタル配線を得た後、図7(a)に示すメタル層209aが抵抗層208bの露出面と層間酸化膜202(202d)の露出面とを覆うように形成される。そして、メタル層209aが界面層209bとともに選択的に除去されることにより、互いに間隔を隔てた複数の配線単位209uの連鎖へとパターニングされて、第4メタル配線209が得られる(図7(b))。
【0035】
これらにおいて、中間メタル配線205,207と上下側メタル配線203,209とにおいて互いに対応する配線単位205u,207u、203u,209uを結ぶそれぞれのスルーホールを、高さ方向においてほぼ直線的に配列させるようにそれぞれのスルーホールを形成する際のマスクパターンの該当部分を同一とする。
【0036】
このようにして、所望する層数およびパターンを有するメタル配線およびスルーホールからなる抵抗素子が、形成されることとなる。
【0037】
このように、zx平面内においてスルーホールとメタル配線とを繰り返し層状に積層する2次元的な構造をとることにより、水平面内、すなわちxy平面内に一直線上に抵抗素子を形成する場合に比べて、水平面内における単位面積あたりの抵抗値を高めることができる。すなわち、水平面内にてレイアウト面積を増大させることなく、単位面積あたりの抵抗値を大きくすることができる。
【0038】
また、本実施の形態においては、このようにスルーホールを用いた配線によって抵抗素子を形成しているので、MOSFETの特性を調整するために行うドーズ量の制御や、熱処理条件の変更などとは独立に、抵抗値を制御することができる。
【0039】
さらに、単位抵抗素子の構造は一定なので、高い抵抗が必要な場合でも、配線間にショートが生じることもない。
【0040】
なお、各メタル配線の部分を、良導体に代わり抵抗体材料で形成してもよい。この場合は、当然ながら、回路設計においては、これらが有する抵抗値の寄与も考慮した設計がなされる。
【0041】
<実施の形態2>
実施の形態1においては、単位抵抗素子はzx平面内の2次元的な構造を有するのみであったが、単位抵抗素子の構造についての態様はこれに限定されない。本実施の形態においては、単位抵抗素子が3次元構造を有する場合について説明する。
【0042】
図8は、抵抗素子300が形成された半導体集積回路100Bを部分的に示す図である。図8(a)は断面図である。図8(b)、(c)はそれぞれ、図8(a)のA方向およびB方向からみた平面図と断面図である。
【0043】
図8(a)においては、CMOS構成のMOSFETが形成されたシリコン基板301上に、層間酸化膜302が形成されている。層間酸化膜302中の異なる高さ位置には、第1メタル配線(1M)303と、第2メタル配線(2M)305とを有するレイヤがそれぞれ形成されている。第1メタル配線303は、水平面内において、y軸方向に長手方向を有する略長方形状をなす配線単位303uが、x軸方向に並ぶ配線パターンを有する。一方、第2メタル配線305は、水平面内において、x軸方向に長手方向を有する略長方形状をなす配線単位305uが、2列にかつ互い違いに、x軸方向に並ぶ配線パターンを有する。それぞれの配線単位の長手方向をその配線単位の姿勢方向とすると、第1メタル配線303の配線単位303uと第2メタル配線305の配線単位305uとは、xy平面において互いの姿勢方向が直交するように配置されている。換言すれば、各配線単位の集合が平面視で蛇行配列している。このような蛇行配列としては、この実施形態のような矩形方の蛇行でなくてもよく、ジグザグ配列などであってもよい。
【0044】
また、第1メタル配線303の配線単位303uの端部と、第2メタル配線305の配線単位305uの端部との間には、例えばタングステンなどの抵抗体材料が埋め込まれることにより形成されたスルーホール(TH)304が、両者を電気的に直列に接続するように配置される。すなわち、抵抗素子300は、・・・−1M−TH−2M−TH−1M−・・・という繰り返しの接続がなされる構造を有している。
【0045】
上述の構造の場合は、図8において囲み枠にて示す単位抵抗素子306を単位配線パターンとして、水平方向であるx軸方向に直列に多数連接配置した構造であるといえる。この単位抵抗素子306を何個直列に繋げるかによって、抵抗値を所望の値に調整することができる。この構造においても、複数のメタル配線(配線パターン)を2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造(単位抵抗素子)306として、この単位構造306の複数個が電気的に直列接続された状態となっている。
【0046】
また、製造プロセスに関しては、個々のメタル層のパターニング態様やそれに応じたスルーホールの形成位置が異なる点を除いて、実施の形態1にて示したプロセスと本質的な相違はない。
【0047】
このような構造をとることにより、本実施の形態においても、上述の実施の形態と同様に、熱処理条件の変更などとは独立に、抵抗値を制御することができる。
【0048】
また、配線パターンの層とスルーホールとを第1メタル配線303と第2メタル配線305との間にさらに介在させることにより、さらに高い抵抗値を有する単位抵抗素子306により抵抗素子を構成する態様であってもよい。
【0049】
<実施の形態3>
上述の実施の形態はいずれも抵抗素子の構造に係るものであったが、単位構造を繰り返しの程度によって、所望の物性値を有する回路素子を得る態様は、抵抗素子に限定されるものではない。本実施の形態においては、インダクタンス素子について説明する。
【0050】
図9は、本実施の形態に係るインダクタンス素子400が形成された半導体集積回路100Cを部分的に示す図である。図9(a)は断面図である。図9(b)および(c)はそれぞれ、図9(a)のA方向およびB方向からみた平面図と断面図である。
【0051】
図9においては、CMOS構成のMOSFETが形成されたシリコン基板401上に、層間酸化膜402が形成されている。層間酸化膜402中の異なる高さ位置には、第1メタル配線(1M)403と、第2メタル配線(2M)405と、第3メタル配線(3M)407とを有するレイヤがそれぞれ形成されている。第1メタル配線403は、水平面内において、略S字形状ないしは両端で逆鈎形をなす配線単位403uが、x軸方向に並ぶ配線パターンを有する。第2メタル配線405は、水平面内において、略正方形状をなす配線単位405uが、x軸方向に2列に並ぶ配線パターンを有する。第3メタル配線407は、y軸方向に長手方向を有する略長方形状をなす配線単位407uが、x軸方向に並ぶ配線パターンを有する。ここで、第2メタル配線405の配線単位405uは、第1メタル配線403の配線単位403uの端部と、第3メタル配線407の配線単位407uの端部との中間に位置するように配置されている。
【0052】
さらに、第1メタル配線403の配線単位403uと、第2メタル配線405の配線単位405uとは第1スルーホール(1TH)404によって、第2メタル配線405の配線単位405uと、第3メタル配線407の配線単位407uとは第2スルーホール(2TH)406によって、電気的に直列に接続されるように配置される。ここで、第1スルーホール404、および第2スルーホール406は、望ましくはメタル配線と同一の導体材料が埋め込まれている。すなわち、インダクタンス素子400は、・・・−1M−1TH−2M−2TH−3M−2TH−2M−1TH−1M−・・・という繰り返しの接続がなされる構造を有している。
【0053】
このような構造をとることにより、インダクタンス素子400は、第1メタル配線403−第1スルーホール404−第2メタル配線405−第2スルーホール406−第3メタル配線407−第2スルーホール406−第2メタル配線405−第1スルーホール404−第1メタル配線−と続く、x軸方向に延びる略螺旋構造を有する立体配線構造を備えていることとなる。このような配線構造を有することにより、起電力変化が与えられた場合に、ソレノイドコイルに近い磁場を発生させることができる。また、製造プロセスについては、スルーホールにも良導体を用いること、およびパターンニングが異なることを除いては、実施の形態1ないし2と本質的な相違はない。
【0054】
しかも、インダクタンス素子400は、従来と異なり、磁場の発生方向が水平方向であるので、シリコン基板401において渦電流が発生することもない。
【0055】
さらに、この構造は、図9にて囲み枠にて示した単位インダクタ408を単位配線パターンとして、その繰り返しにより形成されているので、この単位インダクタ408を何個直列に繋げるかによって、インダクタンス値を所望の値に調整することができる。つまり、この構造においても、複数の配線パターンを2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造(単位インダクタ)408として、この単位構造408の複数個が電気的に直列接続された状態となっている。
【0056】
なお、本実施の形態において、第2メタル配線405は必ずしも必須の要素ではなく、これを含まず、図9の第1メタル配線403と第3メタル配線407に相当するメタル配線の間を、1つのスルーホールで直接に接続する態様であってもよい。
【0057】
<実施の形態4>
実施の形態3に係るインダクタンス素子400は、螺旋構造を有するが、その内部に磁性体を配することにより、そのインダクタンス値を高められる。本実施の形態では、これを説明する。
【0058】
図10は、本実施の形態に係るインダクタンス素子450が形成された半導体集積回路100Dを部分的に示すを模式的に示す図である。図10(a)は断面図である。図10(b)および(c)はそれぞれ、図10(a)のA方向およびB方向からみた平面図と断面図である。
【0059】
図10に示すインダクタンス素子450は、実施の形態4に係るインダクタンス素子400の内部に、配線単位の集合の螺旋配列を貫通して、高透磁率を有する材料である磁性体(例えばNi−Znフェライト)からなる芯線409が配置された構造を有する。よって、他の構成要素については、インダクタンス素子400の対応する構成要素と同一の符号を付して、その説明を省略する。
【0060】
芯線409は、インダクタンス素子450が有する螺旋構造における螺旋軸に相当する位置に配置される。本実施の形態の場合、図10に囲み枠で示す単位インダクタ451を単位配線パターンとしてインダクタンス素子が形成されていることになる。
【0061】
次に、上述のような構造を有するインダクタンス素子の製造プロセスについて概説する。図11から図13はこれを例示的に説明するための断面図である。各プロセスにおける膜形成やスルーホール形成のためには、公知の成膜技術、露光技術、エッチング技術等を適宜選択して用いることができる。また、各プロセスの間には適宜、平坦化や密着力強化、あるいは洗浄等のための処理がなされるが、これらについては省略する。
【0062】
まず、図11(a)に示すように、基板401上に、層間酸化膜402a、第1メタル配線403、層間酸化膜402b、第1スルーホール403、第2メタル配線405、および層間酸化膜402cが順次形成されるまでのプロセスは、実施の形態1において示した抵抗素子の製造プロセスと同様である。ただし、層間酸化膜402cの膜厚は、次の芯線409の埋め込み高さに応じて調整される。
【0063】
層間酸化膜402cが形成されると、芯線409を埋め込むための開口409aが設けられ(図11(b))、そこに、例えばNi−Znフェライトなどの高透磁率の磁性材料からなる芯線409が埋め込まれる(図12(a))。
【0064】
芯線409が埋め込まれると、層間酸化膜402cと芯線409bとの露出面の上に、第2スルーホールを形成するに必要な高さの分だけ層間酸化膜402dが形成され(図12(b))、開口406aが設けられると(図13(a))、以降は図13(b)に示すように、スルーホール406の形成、および第3メタル配線407が順次なされていく。このあたりのプロセスは第1実施形態における製造方法と同様である。
【0065】
このように内部に磁性体の芯線409を備えることにより、インダクタンス素子450は透磁率が高いものとなり、実施の形態4に係るインダクタンス素子400が有する効果に加え、レイアウト面積を増加させることなく、インダクタンス素子400よりも高いインダクタンス値を得ることができる。
【0066】
<変形例>
単位抵抗素子および単位インダクタの構造は、上述の例に限定されず、レイアウト面積およびデバイス構造、あるいは要求される素子の特性値(素子定数)から定まる条件に応じて、様々な構造およびレイアウトをとることができる。
【0067】
中間配線パターンを設けるにあたっては、1つまたは複数の任意の数の配線パターンを設けることができる。
【0068】
実施の形態4においては、芯線を1本だけ備える態様を示しているが、これには限定されず、中間配線パターンの数を適宜設定するとともに、芯線を複数配置する態様であってもよい。
【0069】
上記の各実施形態の回路素子は、アナログ半導体集積回路における素子として特に有用であるが、デジタル半導体集積回路においても利用できる。
【0070】
【発明の効果】
以上、説明したように、請求項1の発明によれば、回路素子の形成に際し、下地の半導体層の製造プロセスに係る制約を受けることなく、回路素子を独立して形成することが可能であり、かつ高さ方向に中間配線パターンを介して複数のスルーホールを設けているために、半導体基板の主面に平行な方向における単位長さあたりの素子定数を大きくとることができる。単一のスルーホールをいたずらに深くする場合と異なり、個々のスルーホールへの深さを制限しつつ、等価的に深さ方向へのスルーホール全体の延長を長くしている。また、個々のスルーホールは比較的浅くてもよいため、その中への物質の埋め込みが容易であって、安定的に製造できる。
【0071】
また、請求項2の発明によれば、スルーホールで結んだ1往復分の電気的接続体を単位構造としているため、素子定数をその単位構造の素子定数の倍数として任意に選択可能である。
【0072】
また、請求項3の発明によれば、中間配線パターンと上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列しているため、それらのスルーホールの形成に同じマスクを使用することができる。
【0073】
また、請求項4の発明によれば、半導体層の製造プロセスに係る制約を受けることなく、回路素子を形成することができるので、所望の素子定数値を有する回路素子の形成およびその素子定数値の設定が容易となる。また、複数の配線パターンの配線単位の集合が平面視で蛇行配列しているのために絶縁層内の空間を立体的に利用していることになり、レイアウト面積の増加も抑制できる。
【0074】
また、請求項5の発明によれば、スルーホールで結んだ1往復分の電気的接続体を単位構造としているため、素子定数をその単位構造の素子定数の倍数として任意に選択可能である。
【0075】
また、請求項6の発明によれば、所望の抵抗値を有する回路素子の形成およびその抵抗値の設定が容易となる。
【0076】
また、請求項7の発明によれば、絶縁層内にインダクタンス素子を形成することができるので、半導体基板側に渦電流を生じさせることなく、ソレノイドコイルが発生させる磁場に近い磁場を、発生させることができる。
【0077】
また、請求項8の発明によれば、特にインダクタンス値を向上させることができる。
【0078】
また、請求項9の発明によれば、芯線も単位構造の繰り返しとして形成することができ、均一な磁場を発生させることができる。
【0079】
また、請求項10の発明によれば、下地の半導体層の製造プロセスに係る制約を受けることなく、回路素子を独立して形成することが可能であり、かつ半導体基板の主面に平行な方向における単位長さあたりの素子定数が大きい半導体装置を、提供することができる。
【図面の簡単な説明】
【図1】実施の形態1に係る抵抗素子200の構造を示す断面図である。
【図2】実施の形態1に係る抵抗素子200の構造を示す平面図である。
【図3】実施の形態1に係る抵抗素子200の等価回路を示す図である。
【図4】抵抗素子200の製造プロセスを説明する図である。
【図5】抵抗素子200の製造プロセスを説明する図である。
【図6】抵抗素子200の製造プロセスを説明する図である。
【図7】抵抗素子200の製造プロセスを説明する図である。
【図8】実施の形態2に係る抵抗素子300の構造を示す図である。
【図9】実施の形態3に係る抵抗素子400の構造を示す図である。
【図10】実施の形態4に係る抵抗素子450の構造を示す図である。
【図11】インダクタンス素子450の製造プロセスを説明する図である。
【図12】インダクタンス素子450の製造プロセスを説明する図である。
【図13】インダクタンス素子450の製造プロセスを説明する図である。
【図14】従来の抵抗素子の構造を示す断面図である。
【図15】従来の抵抗素子の構造を示す平面図である。
【図16】従来の抵抗素子の等価回路を示す図である。
【図17】従来のインダクタンス素子の構造を示す図である。
【図18】従来のインダクタンス素子の構造を示す図である。
【符号の説明】
200,300 抵抗素子、201,301,401 シリコン基板、202,303,402 層間酸化膜、210,306 単位抵抗素子、400,450 インダクタンス素子、408 単位インダクタ、409 芯線。
Claims (10)
- 半導体基板上に設けられた絶縁層に形成された回路素子であって、
前記絶縁層の異なる高さ位置に設けられた上下側の配線パターンと、
前記上下側の配線パターンの間の高さに設けられた少なくとも1つの中間配線パターンと、
前記中間配線パターンと前記上下側の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、
を備え、
前記上下側の配線パターンと前記中間配線パターンとのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しており、
前記複数のスルーホールが、前記上下側の配線パターンのその配線単位と、前記中間配線パターンの配線単位との間を順次に結んでいるとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれていることを特徴とする回路素子。 - 請求項1に記載の回路素子であって、
前記中間配線パターンを経由して前記上下側の配線パターンを2以上のスルーホールで結んだ1往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする回路素子。 - 請求項1に記載の回路素子であって、
前記中間配線パターンと前記上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列していることを特徴とする回路素子。 - 半導体基板上に設けられた絶縁層に形成される回路素子であって、
前記絶縁層の異なる高さ位置に設けられた複数の配線パターンと、
前記複数の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、
を備え、
前記複数の配線パターンのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しているとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれ、
前記複数の配線パターンの配線単位の集合が平面視で蛇行配列していることを特徴とする回路素子。 - 請求項4に記載の回路素子であって、
前記複数の配線パターンをスルーホールで結ぶ1往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする回路素子。 - 請求項4に記載の回路素子であって、
前記所定の物質が抵抗物質であることを特徴とする回路素子。 - 請求項4に記載の回路素子であって、
前記複数の配線パターンの配線単位の前記集合が螺旋配列しており、
前記所定の物質が導電物質であることを特徴とする回路素子。 - 請求項7に記載の回路素子であって、
前記螺旋配列を貫通して配置され、高透磁率材料により形成された芯線、
をさらに備えることを特徴とする回路素子。 - 請求項8に記載の回路素子であって、
前記芯線は略直線状であることを特徴とする回路素子。 - 請求項1ないし請求項9のいずれかに記載の回路素子を備えることを特徴とする半導体装置。
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