CN206412356U - 电子器件 - Google Patents

电子器件 Download PDF

Info

Publication number
CN206412356U
CN206412356U CN201621056793.XU CN201621056793U CN206412356U CN 206412356 U CN206412356 U CN 206412356U CN 201621056793 U CN201621056793 U CN 201621056793U CN 206412356 U CN206412356 U CN 206412356U
Authority
CN
China
Prior art keywords
electronic device
conductive structure
insulation system
substrate
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201621056793.XU
Other languages
English (en)
Inventor
G·M·格里弗纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN206412356U publication Critical patent/CN206412356U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Micromachines (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本实用新型公开了一种电子器件，所述电子器件可包括衬底以及被所述衬底横向地包围的绝缘结构。一方面，所述电子器件可包括被所述绝缘结构和所述衬底横向地包围的第一导电结构或有源区域。另一方面，所述电子器件可包括被所述绝缘结构包围的电感器。根据本公开的实施例，可以提供电子器件的进一步改进、设计的灵活性和/或高的设备生产量。

Description

电子器件
技术领域
本公开涉及电子器件。
背景技术
隔离结构用来控制可存在于管芯内的高电场。隔离结构可包括交替的n型区和p型区、绝缘层或它们的组合。交替的区域可限制电子器件的设计灵活性。在另一实施方案中，可使用两个绝缘层和单个掩模来形成大的隔离区。大的隔离区可能需要沉积大量绝缘材料并且限制设备生产量。人们期望的是电子器件的进一步改进、设计的灵活性以及高的设备生产量。
实用新型内容
现有技术中，需要电子器件的进一步改进、设计的灵活性以及高的设备生产量。
根据本实用新型的一个方面，提供了一种电子器件，该电子器件包括：衬底；被衬底横向地包围的绝缘结构；以及被绝缘结构和衬底横向地包围的第一导电结构或有源区域，其中第一导电结构或有源区域与衬底在横向上间隔开至少4微米。
在另一实施方案中，该电子器件还包括嵌于第一导电结构内的多个绝缘柱。
在又一实施方案中，该电子器件还包括第二导电结构，其中该电子器件包括被第二导电结构横向地包围的第一导电结构。
在具体实施方案中，第一导电结构和第二导电结构中的每一者主要是：(1)元素金属或金属合金或者(2)半导体材料，并且第一导电结构和第二导电结构具有不同的主要组分。
在另一实施方案中，该电子器件包括有源区域，有源区域包括半导体材料。
在又一实施方案中，第一导电结构包括含有嵌入式空隙的导电材料。
根据本实用新型的另一方面，提供了一种电子器件，该电子器件包括：含有嵌入式空隙的绝缘结构；以及被绝缘结构横向地包围的电感器，该电感器具有芯，该芯包括绝缘材料或磁性材料但不包括半导体衬底的任何部分。
在另一实施方案中，该电感器为螺线管。
在具体实施方案中，该螺线管具有包含磁性材料的芯。
在另一实施方案中，该电感器为平面螺旋电感器。
根据本公开的至少一个实施例，可以提供电子器件的进一步改进、设计的灵活性和/或高的设备生产量。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括工件的一部分的顶视图的图示，该工件包括绝缘结构，该绝缘结构具有沿绝缘结构的相对侧的锚。
图2包括工件的一部分的顶视图的图示，该工件包括一对绝缘结构，每个绝缘结构均具有带经剪切的外缘拐角的光滑外侧，以及带有锚的内侧。
图3至图8包括柱和锚的示例性形状的顶视图的图示。
图9和图10分别包括在将衬底图案化以限定沟槽之后工件的一部分的剖视图和顶视图的图示。
图11包括在沟槽内形成具有嵌入式空隙的绝缘层之后图10的工件的剖视图的图示。
图12包括在将绝缘层图案化之后图11的工件的顶视图的图示。
图13至图15包括在去除柱的用以限定腔体的多个部分之后，图12的工件在与图12所示位置相比不同的位置处的视图的图示。
图16和图17包括在腔体内形成具有嵌入式空隙的另一绝缘层之后，图13至图15的工件的多个部分的剖视图的图示。
图18包括可在工件的有源区域内形成的示例性部件的剖视图的图示。
图19包括被绝缘结构横向地包围的贯穿衬底通孔的平面图。
图20包括被绝缘结构横向地包围的同轴导体的平面图。
图21包括螺线管的平面图。
图22包括平面螺旋电感器的平面图。
图23和图24包括螺线管的平面图，每个螺线管具有包含磁性材料的芯。
图25包括在切割之前呈晶圆形式的分立电感器的平面图。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被夸大，以有助于理解本实用新型的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，当然可在本申请中使用其他教导。虽然在本文中描述了数值范围以更好地理解具体实施方案，但是在阅读本说明书之后，本领域技术人员将理解，可在不脱离本实用新型的范围的情况下使用所述数值范围之外的值。在下文定义的术语不同于US 8492260中的术语的情况下，在本文件中以下文定义的术语为准。
术语“电子部件”，用来指作为电路的一部分的部件，或者可轻易形成电路的一部分的部件。电子部件的例子包括有源部件或无源部件，例如电容器、电阻器、二极管等。电子部件不包括具有将至少两个电子部件电连接或者将电子部件与终端彼此电连接的功能的互连件、导电插塞、通孔等。两个电子部件或电子部件的组合可位于同一衬底或工件上或者在不同的衬底或工件上。
术语“元素金属”是指不是合金或化合物的组成部分的金属。元素金属的例子包括W、Cu、Al、Ag、Pt、Ir等。
术语“包含”、“包括”、“具有”或它们的任何其他变型均旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。除非另外明确指出，否则此描述应当被理解为复数包括一个或至少一个，而单数也包括复数。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和例子仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
一种电子器件可包括绝缘结构，该绝缘结构使得能够形成相对复杂或大型的导体或电子部件。在一个实施方案中，该电子器件可包括衬底以及被衬底横向地包围的绝缘结构。该电子器件还可包括被绝缘结构和衬底横向地包围的导电结构或有源区域，其中导电结构或有源区域与衬底在横向上间隔开至少4微米。在另一实施方案中，电子器件可包括：含有嵌入式空隙的绝缘结构；以及被绝缘结构横向地包围的电感器，该电感器具有芯，该芯包括绝缘材料或磁性材料但不包括半导体衬底的任何部分。
在另一方面，形成电子器件的工艺可包括：将衬底图案化以限定沟槽以及沟槽内的多个结构特征，所述多个结构特征包括第一结构特征和第二结构特征；在沟槽内形成第一绝缘层；在形成第一绝缘层之后去除第一结构特征以产生第一腔体；形成第二绝缘层以至少部分地填充第一腔体；在形成第一绝缘层之后去除第二结构特征以产生第二腔体；以及在第二腔体内形成第一导电结构或半导体结构。
在下面的描述中，图1和图2示出了相对较简单的结构，图3至图8示出了柱和锚的一些示例性、非限制性的形状，图9至图17示出了工艺流程。该描述和图9至图17有助于理解更复杂的结构和设计实现的基础理念。图19至图25示出了作为相对较复杂结构或者形成电感器的具体结构。
图1包括工件的顶视图的图示。绝缘结构12将工件的外围区域16与内部区域14分隔开。在一个实施方案中，内部区域14和外围区域16可包括衬底的多个部分，绝缘区域12可在延伸进衬底的沟槽内形成。在一个实施方案中，内部区域14可以是在其中可形成电子部件的有源区域。在另一实施方案中，内部区域14可以是贯穿衬底的通孔。在具体实施方案中，内部区域14可包括衬底的重度掺杂部分、元素金属、金属合金、含金属膜的复合材料等。在图1中，内部区域14被绝缘结构12横向地包围，绝缘结构12被外围区域16横向地包围。在成品的电子器件中，衬底可位于或可不位于绝缘区域14之下。绝缘结构12使内部区域14和外围区域16能够彼此间隔开至少4微米、至少7微米、至少11微米或者甚至更大距离。
绝缘结构12可包括区域锚122、柱锚125以及柱124和柱126，所述区域锚122从区域14和区域16延伸。锚122和125有助于减少绝缘结构12与工件的其他部分分隔开的可能性。区域锚122包括相邻区域14和16的延伸进绝缘结构12的多个部分。锚125包括绝缘结构12的延伸进内部区域14和外围区域16的多个部分，并且更具体地讲，锚125包括柱124和柱126以及在柱124和柱126周围的沟槽内的绝缘层的多个部分。在一个实施方案中，锚122和125具有互补的形状；在另一个实施方案中，锚122和125是互锁结构特征。在另一个实施方案中，锚122和125仅沿区域14或区域16中的一个区域设置；在又一个实施方案中，不使用锚122或锚125。
许多柱124和柱126具有I形梁形状，该I形梁形状包括通过腹板彼此间隔开的一对凸缘。沿着绝缘结构的直线段，柱124彼此基本上相同，并且在具体实施方案中，凸缘宽度基本上相同。沿着绝缘结构12的一些侧，可对柱126的I形梁形状进行修改以保持沟槽内的最大间距不超过预定值。柱126与衬底锚122相邻并且具有从I形梁形状的一个或两个凸缘延伸的一个或多个部分。
图1中的绝缘结构12包括直角外缘拐角。图2包括一个实施方案的图示，其中绝缘结构22具有梯状外缘拐角。在另一个实施方案中，绝缘结构可以具有圆形外缘拐角或其他形状。可针对具体的应用来定制具体的形状。
在图2中，锚222和225沿着绝缘结构22的内侧形成，而沿着绝缘结构22的外侧未形成锚定结构。在一个实施方案中，锚222和225具有互补的形状；在另一个实施方案中，锚222和225是互锁结构特征。
锚122和125以及锚222和225能够实现较好的机械完整性。锚可具有局部点例如锚的邻近端，该局部点可生成局部较高电场。因此，与除了沿着绝缘结构22的外侧有锚之外的相同绝缘结构22相比，沿着绝缘结构22的外侧没有锚的情况可使得能够在发生击穿之前形成较高的电场。在另一个实施方案中，不存在锚222和225，并且与图2中的绝缘结构22相比，沿绝缘结构22的内侧和外侧没有任何锚的情况可允许在击穿之前形成甚至更高的电场。因此，技术人员可在更好的电特性和机械完整性之间折衷取舍。技术人员在阅读本说明书后，将能够确定最适合具体应用的设计。
图3至图8包括柱和锚的示例性形状。在图3至图7中，左侧图示出了将与沟槽侧壁间隔开的柱的形状，右侧图示出了从沟槽侧壁延伸的可用作此类柱的对应结构特征。在图3中，柱34具有I形，锚32具有作为I形的截取部分的T形。在图4中，柱44和锚42中的每一者具有Y形。在图5中，柱54和锚52中的每一者具有方十字形状。在图6中，柱64和锚62中的每一者具有灯泡-棒的形状。在图7中，柱73具有经修改的S形，锚71具有作为经修改的S形的截取部分的钩。在图8中，结构特征80可以呈燕尾的形状，该形状类似于在木制家具中拐角接合处所使用的形状。如图3至图8所示的锚是衬底中从衬底的主体部分延伸的一部分。图3至图8中的多个锚具有较宽部分和较窄部分，较窄部分设置在衬底的主体部分和较宽部分之间。锚71呈钩状。因而，锚结构具有有助于防止衬底与绝缘结构分离的形状。在阅读本说明书后，可在不脱离本说明书的教导的情况下使用锚的其他设计。
图9至图17包括示出绝缘结构的一部分的形成过程的工艺横截面。图10和图12对应于工件上的一个位置，图13对应于另一个位置。图10和图12示出了柱、结构特征和沟槽之间的位置关系，图13示出了单个柱结构。图10和图12更好地示出了如何将图13中的结构整合到绝缘结构中。
图9包括在衬底92被图案化以限定沟槽96之后的工件的一部分的剖视图。衬底92可主要包括半导体材料，例如第14族元素(例如Si、Ge、C)或化合物半导体材料。化合物半导体材料可包括第14族元素(例如SiC或SiGe)、III-V族化合物或II-VI族化合物。III-V族化合物可包括III-N、III-P、III-As，并且III族元素可选自Al、Ga、In或者它们的任意组合。II-VI族化合物可包括II-O、II-S、II-Se或II-Te，并且II族元素可包括Zn、Cd、Hg、Pb等。
在如图所示的实施方案中，硬掩模层94在衬底92上方形成并包括一个或多个膜，每个膜可包含氧化物、氮化物、氧氮化物、另一电介质等。硬掩模层94被图案化以限定开口，并且衬底92被图案化以限定沟槽96。图10包括在工艺流程中此时的工件的顶视图。在绝缘结构100内，衬底92的未去除部分为在本实施方式中具有I形梁形状的锚102和柱104。
在一个实施方案中，随后形成的绝缘层将在沟槽内形成嵌入式空隙。柱104具有沿着I形梁的腹板的伸出部，从而有助于防止沟槽96内的最大间距变得过大，而最大间距变得过大会使随后形成的绝缘层复杂化。最大间距可用衬底92的不同部分之间诸如柱104之间、柱104与锚102之间、或者衬底92的主体部分(例如图1中的有源区域14或外围区域16)之间的沟槽96内的间距98来表示。对于此具体实施方案，间距98可以为至多2微米、至多5微米或至多10微米。
在另一个实施方案中，在整个沟槽96中未形成嵌入式空隙。在本实施方案中，可由另一因素例如窝锻来控制柱104之间的以及柱104和锚102之间的最大间距，其中，窝锻可在执行化学机械抛光操作时发生。因此，间距98可以大于任何先前列举的值，并且可超过20微米。
如果间距98太小，则沟槽深度99可能不够深或者可能在沟槽96内不会形成足够量的随后形成的绝缘层的绝缘材料。在具体实施方案中，间距98为至少1微米。
沟槽96的深度99可部分地取决于应用。在一个实施方案中，将绝缘结构96与功率器件(例如被设计成在50V或更高的标称电压下工作的晶体管)结合使用。当电压和对应的电场相对较小时，沟槽96可较浅，而当电压和对应的电场相对较大时，沟槽可较深。如果绝缘结构变得沿成品电子器件的背面露出，则沟槽96可能需要甚至更深。对于许多应用，深度99在11微米至200微米的范围内，并且可在60微米至120微米的范围内。
在形成沟槽96之后，硬掩模层94可保留在衬底92上方或者可被去除(未示出)。
图11包括在硬掩模层94上方形成绝缘层112之后的图示。绝缘层112可包括一个或多个膜，每个膜可包含氧化物、氮化物、氮氧化物或另一种介电材料。在图11所示的实施方案中，在绝缘层112内形成了嵌入式空隙114。可沿工件的露出表面沉积绝缘层112，该露出表面包括沟槽96的底部和侧壁。沉积速率在沟槽96的顶部附近较大，并且因此，随着沉积继续，使沟槽96被密封。嵌入式空隙114使得能够形成密封沟槽而无需完全填充沟槽96，这提高了设备生产量并降低了整体应力。在这样的实施方案中，如在与沟槽96间隔开的硬掩模层94上方测量的那样，绝缘层112可被形成为至少0.5微米的厚度。
在另一个实施方案中，沟槽96的很大一部分可不具有嵌入式空隙114，并且这种部分被绝缘层112完全填充。绝缘层112的厚度可比下列参数中的较小者略大一点(例如大1％至20％)：(1)沟槽96的这种部分的半宽度，或者(2)沟槽96的深度99，目的是确保沟槽96被充分填充。例如，如果这种部分具有20微米的宽度以及80微米的深度，则宽度的一半10微米小于深度80微米。由此，绝缘层96可在10.1微米至12微米的范围内进行沉积。在任何前述实施方案中，柱104可保持在绝缘结构100内，并且绝缘结构的形成基本上完成。
在另一个实施方案中，可至少部分地去除柱104中的一个或多个。图12至图15包括有关将硬掩模层94和绝缘层112图案化并去除柱104的至少多个部分以限定腔体，同时使锚102留在适当位置的图示。简略参见图13，图14和图16的图示是沿图13中的剖切线A-A剖切得到的，图15和图17的图示是沿图13中的剖切线B-B剖切得到的。图12和图13中未示出绝缘层112在沟槽96内的多个部分，目的是简化对沟槽96、柱104和锚102之间的位置关系的理解。
在绝缘层112上方形成掩膜层(未示出)，掩膜层在硬掩模层94和绝缘层112的多个部分上方限定开口。将硬掩模层94和绝缘层112图案化，以限定使柱104的多个部分如图12和图13所示那样露出的开口122。在如图所示的实施方案中，所有柱104的各部分都露出，但锚102都未露出，原因是锚102依然被硬掩模层94和绝缘层112覆盖。在另一个实施方案(未示出)中，可至少有一个柱104未露出(在这样的一个或多个柱104上方没有开口)。
开口122内的形状和最大间距应考虑的方方面面与结合沟槽96的形状和最大间距所述的诸考虑因素相似。因此，先前关于沟槽96的间距所述的考虑因素和值可用于开口122。在一个实施方案中，在随后形成的绝缘层中的嵌入式空隙将以与在绝缘层112内的嵌入式空隙114类似的方式形成，因此针对后来形成嵌入式空隙的实施方案，开口122内的间距可具有如先前关于沟槽96的间距98所述的值。在另一个实施方案中，在绝缘层内不会形成嵌入式空隙。在本实施方案中，可由另一因素例如窝锻来控制开口122内的最大间距，其中，窝锻可在执行化学机械抛光操作时发生。因此，开口122内的间距可以高于当将在随后形成的绝缘层内形成嵌入式空隙时的值。
去除柱104的至少多个部分以限定腔体，包括如图14和图15所示的腔体142。在一个实施方案中，使用各向同性湿式或干式蚀刻剂来去除柱104的露出部分。各向同性蚀刻剂使得能够去除柱104的被硬掩模层94和绝缘层112覆盖的多个部分。深度144和154可由于在腔体142内的位置不同而略有变化。只要沟槽96内的绝缘层112没有被显著底切，就可以继续进行蚀刻。在一个实施方案中，柱104的至少一部分留在沟槽96内的绝缘层112的多个部分之间，以帮助将绝缘层112机械支撑在沟槽96内。虽然不存在要去除的柱104的最小量，但是可去除柱104的至少10％。因此，深度144和154可在(与沟槽96的深度对应的)柱104的高度的10％至110％的范围内。
在图16和图17所示的实施方案中，在绝缘层162内形成了嵌入式空隙164。可沿工件的露出表面沉积绝缘层162，该露出表面包括腔体的底部和侧壁，该腔体包括腔体142。沉积速率在开口122附近较大，并且因此，随着沉积继续，使腔体142密封。嵌入式空隙142使得能够形成密封腔体而无需完全填充腔体142，这提高了设备生产量并降低了整体应力。在这样的实施方案中，如针对与腔体142间隔开的绝缘层112测量的那样，绝缘层162可被形成为至少0.4微米的厚度。
在另一个实施方案(未在图16和图17中示出)，腔体可不具有嵌入式空隙，这种部分被绝缘层162完全填充。可使用与先前针对绝缘层112完全填充沟槽96的很大一部分的实施方案所述的考虑类似的考虑来确定该绝缘层162的厚度。
在工艺中此时绝缘结构的形成基本上完成。当内部区域14是有源区域时，在内部区域14内或在内部区域14和外围区域16二者内的电子部件可在形成绝缘结构之前形成或者可在形成绝缘结构之后形成。
在有源区域14内或者在有源区域14和外围区域16二者内的电子部件可在形成绝缘结构之前形成或者可在形成绝缘结构之后形成。图18包括可形成的一些示例性的非限制性电子部件。晶体管182包括主体区域1822，主体区域1822包括晶体管182的沟道区。将工件图案化以去除主体区域1822和半导体层183的多个部分，以形成其中要形成栅极结构的开口。在开口内形成有栅极介电层1824，以及在开口内形成有栅极电极1826。沿表面形成有源极区1828，并且源极区1828的导电类型与半导体层183的导电类型相同，而与主体区域1822的导电类型相反。在图18所示图外部的位置处形成有主体区域1822的主体接触区域。图18中的半导体层183的一部分为晶体管182的漂移区，衬底181的在漂移区下面的一部分(未在图18中示出)为晶体管182的重度掺杂漏极区。
图18还包括电容器184，其中重度掺杂区185是用于电容器的电极。在重度掺杂区185上方形成有绝缘层1842，并且在绝缘层1842上方形成有电容器182的另一电极1844。图18还包括电阻器186，电阻器186是半导体层183的位于重度掺杂区1862之间的一部分，其中重度掺杂区1862使得能够形成电阻器186的欧姆接触。半导体层183和重度掺杂区1862具有相同的导电类型。可以使用其他类型的电子部件，但并未示出。
可形成更复杂的结构和电子部件，其中一些柱可以是导电的或用导电材料或半导体材料代替。图19包括绝缘结构192内的导电结构194的图示。在所示实施方案中，导电结构194是贯穿衬底通孔，该贯穿衬底通孔包括导电材料193以及嵌于导电结构194内的绝缘材料的部分195。嵌于导电结构194内的绝缘材料可包括填充沟槽时使用的绝缘层。
形成导电结构194时，如前所述，形成与绝缘层112类似的绝缘层。该绝缘层的一些将保留在随后形成的导电结构194内。可将绝缘层图案化以限定与导电结构194对应的开口。去除衬底的开口下的至少一部分，以形成腔体。导电材料193可沉积在腔体内。类似于绝缘层，导电材料193可具有或可不具有嵌入式空隙。如果需要或必要，可去除覆盖在绝缘层上面的导电材料的任何部分。在过程中此刻形成导电结构194，但绝缘结构192仅部分地形成。
在形成绝缘结构192的其余部分时，将绝缘层图案化以限定开口，其中将去除其余柱的至少部分。如前所述去除柱的至少部分，使得锚和导电结构194被覆盖。如前所述，形成与绝缘层162类似的另一绝缘层。从平面图看，绝缘结构192使导电结构194和衬底的锚或其他部分之间的距离分隔开至少4微米、至少11微米，或者至少20微米。由此，导电结构194可处于高电压(例如高于150V)、输送将在衬底内产生噪声的信号、生成较大磁场、提供另一合适电子性能的提高，或者它们的任意组合，但由于绝缘结构192提供的间距，不会引起显著不利影响。
在另一个实施方案中，导电结构194可包括衬底的重度掺杂部分。对以上工艺顺序进行修改，排除将柱的部分去除以形成腔体以及用导电材料填充腔体。当去除其他柱的至少部分时，与导电结构194对应的衬底的部分将连同锚一起被覆盖。
图20包括同轴导体200的图示，该同轴导体包括被绝缘结构202包围的内部导电结构204和外圈导电结构206。内部导电结构204和外圈导电结构206之间设置有绝缘区域208。在所示实施方案中，内部导电结构204和外圈导电结构206之间未设置衬底的部分。
内部导电结构204和外圈导电结构206可包括所述材料中的任一种，并使用如先前针对导电结构194所描述的任何的技术形成。类似于导电结构194，内部导电结构204包括导电材料203，并且绝缘材料的部分205嵌于内部导电结构204内。该部分205可具有或可不具有嵌入式空隙。在所示实施方案中，内部导电结构204和外圈导电结构206中的每一者都是贯穿衬底导体。在一个实施方案中，导电结构204和206中的每一者都包括含金属材料，并且在另一个实施方案中，导电结构204和206中的每一者都包括衬底的重度掺杂部分。在又一个实施方案中，内部导电结构204包括含金属材料，并且外圈导电结构206包括衬底的一个或多个重度掺杂部分，或者反之亦然。绝缘结构202、绝缘区域208或二者具有一定组分，并且可使用与绝缘结构192相同的工艺操作形成。本文所描述的概念可扩展到n轴连接器，其中n为整数。虽然在理论上n可以是任何有限数，但n通常为至多9。
图21至图25示出了可使用如前所描述和示出的绝缘结构形成的不同类型电感器的实施方案。在图21中，作为一类电感器的螺线管210被绝缘结构212包围。螺线管210包括导电结构214，该导电结构可包括所述材料中的任一种，并以与先前针对导电结构194、204或206所描述的方式相同的方式形成。沿管芯一侧例如沿顶部，导电带216为对角线取向，并将一列中的一个导电结构214电连接至相邻列的另一个导电结构214。沿管芯相反侧例如沿底部，导电带218为垂直取向，并电连接同一列中的导电结构216。在所示实施方案中，螺线管210的芯包括绝缘结构212的绝缘材料。当绝缘结构212包括嵌入式空隙时，螺线管210的芯同样包括嵌入式空隙。在所示实施方案中，螺线管210在芯内不包括任一种衬底材料。
在图22中，平面螺旋电感器220具有芯，该芯包括绝缘结构222的部分。平面电感器220包括导电结构224，该导电结构可包括所述材料中的任一种，并以与先前针对导电结构194、204或206所描述的方式相同的方式形成。导电带226沿管芯的一侧电连接到导电结构224，并且另一个导电带(未示出)沿管芯的相反侧电连接到导电结构224。导电带可覆盖或可不覆盖衬底锚。在所示实施方案中，平面电感器220的芯包括绝缘结构222的绝缘材料。当绝缘结构222包括嵌入式空隙时，平面电感器220的芯同样包括嵌入式空隙。在所示实施方案中，平面电感器222在芯内不包括任一种衬底材料。
在另一个实施方案中，可不使用导电带或者使用仅沿管芯一侧的导电带。在另一个实施方案中，导电结构224可由分立导电结构代替，其中该分立导电结构被定向为呈与平面电感器220对应的图案，并且该分立导电结构由一个或两个导电带连接。例如，可使用与图20的外圈导电结构206类似的导电结构，并且各个导电结构的图案以螺旋状布置。这种各个导电结构可由一个或多个导电带电连接在一起。
简略参见图20，外圈导电结构206可由具有与图22中导电结构224类似的连接部分的单个导体结构来代替。
电感器可具有包含磁性材料的芯。图23包括被绝缘结构232包围的螺线管230。螺线管230包括导电结构234以及导电带236和238，该导电结构以及导电带类似于如先前针对图21的螺线管210所描述的导电结构214以及导电带216和218。两行结构239可包括磁性材料，例如Fe、Co、Ni或包含Fe、Co、Ni的合金，或它们的任意组合。导电带236和238未电连接到包含磁性材料的结构239。类似于螺线管210，螺线管230包括绝缘层的部分，该绝缘层可包括或可不包括嵌入式空隙。在所示实施方案中，半导体衬底都不是螺线管230的芯的部分。
图24包括其中螺线管240被绝缘结构242包围的另一个实施方案。螺线管240包括导电结构244以及导电带246和248，该导电结构以及导电带类似于如先前针对图21的螺线管210所描述的导电结构214以及导电带216和218。单个结构249可包括磁性材料，例如Fe、Co、Ni或包含Fe、Co、Ni的合金，或它们的任意组合。类似于螺线管210，螺线管240包括绝缘层的部分，该绝缘层可包括或可不包括嵌入式空隙。在所示实施方案中，半导体衬底都不是螺线管240的芯的部分。
参见图25，可使用电感器210、220、230和240中的任一者形成分立于衬底252的呈晶圆形式的电感250。形成绝缘结构、一个或多个导电结构、一个或多个导电带，并且如果存在磁芯，则形成包含磁性材料的一种或多种结构。背面研磨衬底252后，半导体衬底的其余部分留在切块通道内，并沿衬底252的外围布置。切割期间，去除衬底的其余部分。因此，分立电感器可由半导体衬底形成，其中在成品分立电感器中未保留半导体衬底的部分。在另一个实施方案中，可保留锚结构特征以及衬底的一小部分，以提高该结构的机械完整性。
本文所描述的概念可用于形成下述电子器件，该电子器件包括被绝缘结构横向包围的相对复杂或较大的导体或电子部件。电子器件可包括或可不包括半导体衬底的横向包围电子部件的一部分。绝缘结构可使得导体或电子部件能够与衬底的可包括其他电子元件的周边部分显著隔开。因此，可减小电场并使得能够形成更高电压的电子器件。此外，电子器件的一部分可具有相对较高的磁场或生成噪声或对噪声更敏感。本文所公开的绝缘结构能够实现更好的隔离，并减少磁场或噪声的不利影响。
阅读本说明书之后，本领域技术人员将会理解，他们可具有各种设计选择，并且因此，不需要实现如针对具体实施方案所描述的所有概念。以下是一些示例性益处，这些示例性益处均是说明性的，并且不限制本实用新型的范围。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。实施方案可根据如下所列的实施方案中的任一个或多个。
实施方案1。一种电子器件可包括：衬底；被衬底横向地包围的绝缘结构；以及被绝缘结构和衬底横向地包围的第一导电结构或有源区域，其中第一导电结构或有源区域与衬底在横向上间隔开至少4微米。
实施方案2。实施方案1所述的电子器件，还包括嵌于第一导电结构内的多个绝缘柱。
实施方案3。实施方案1所述的电子器件，还包括第二导电结构，其中电子器件包括被第二导电结构横向地包围的第一导电结构。
实施方案4。实施方案3所述的电子器件，其中第一导电结构和第二导电结构中的每一者主要是(1)元素金属或金属合金或者是(2)半导体材料，并且第一导电结构和第二导电结构具有不同的主要组分。
实施方案5。实施方案1所述的电子器件，其中电子器件包括有源区域，有源区包括半导体材料。
实施方案6。实施方案5所述的电子器件，还包括有源区域内的电子部件。
实施方案7。实施方案5所述的电子器件，其中衬底包括半导体材料。
实施方案8。一种电子器件可包括：含有嵌入式空隙的绝缘结构；以及被绝缘结构横向地包围的电感器，该电感器具有芯，该芯包括绝缘材料或磁性材料但不包括半导体衬底的任何部分。
实施方案9。实施方案8所述的电子设备，其中电感器是螺线管。
实施方案10。实施方案9所述的电子器件，其中电感器包括作为线圈部分的第一互连件和第二互连件，第一互连件沿管芯的第一侧设置，并且第二互连件沿管芯的与第一侧相反的第二侧设置。
实施方案11。实施方案8所述的电子设备，其中电感器是平面螺旋电感器。
实施方案12。一种形成电子器件的工艺可包括：
将衬底图案化以限定沟槽以及沟槽内的多个结构特征，所述多个结构特征包括第一结构特征和第二结构特征；
在沟槽内形成第一绝缘层；
在形成第一绝缘层之后去除第一结构特征以产生第一腔体；
形成第二绝缘层以至少部分地填充第一腔体；
在形成第一绝缘层之后去除第二结构特征以产生第二腔体；以及
在第二腔体内形成第一导电结构或半导体结构。
实施方案13。实施方案12所述的工艺，其中第一结构特征或第二结构特征为柱。
实施方案14。实施方案12所述的工艺，还包括在去除第一结构特征之前将第一绝缘层图案化，以露出第一结构特征。
实施方案15。实施方案12所述的工艺，其中形成第一绝缘层包括在第一绝缘层内形成第一嵌入式空隙，并且形成第二绝缘层包括在第二绝缘层内形成第二嵌入式空隙。
实施方案16。实施方案12所述的工艺，其中形成第一导电结构并且第一导电结构为贯穿衬底通孔。
实施方案17。实施方案12所述的工艺，其中形成第一导电结构并且第一导电结构是电感器的至少部分。
实施方案18。实施方案17所述的工艺，其中：
将衬底进行图案化，使得所述多个结构特征还包括第三结构特征；
该工艺还包括：
在形成第一绝缘层之后去除第三结构特征以产生第三腔体；
在第三腔体内形成第二导电结构；以及
形成使第一导电结构与第二导电结构接触并电连接的互连件。
实施方案19。实施方案12所述的工艺，其中形成半导体结构并且半导体结构包括有源区域。
实施方案20。实施方案19所述的工艺，其中衬底和半导体结构包括不同的半导体材料。
注意，并不需要上文在一般性说明或例子中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (9)

1.一种电子器件，其特征在于，包括：
衬底；
被所述衬底横向地包围的绝缘结构；以及
被所述绝缘结构和所述衬底横向地包围的第一导电结构或有源区域，其中所述第一导电结构或有源区域与所述衬底在横向上间隔开至少4微米。
2.根据权利要求1所述的电子器件，其特征在于，还包括嵌于所述第一导电结构内的多个绝缘柱。
3.根据权利要求1所述的电子器件，其特征在于，还包括第二导电结构，其中所述电子器件包括被所述第二导电结构横向地包围的所述第一导电结构。
4.根据权利要求1所述的电子器件，其特征在于，其中所述电子器件包括含有半导体材料的所述有源区域。
5.根据权利要求1至4中任一项所述的电子器件，其特征在于，其中所述第一导电结构包括含有嵌入式空隙的导电材料。
6.一种电子器件，其特征在于，包括：
绝缘结构，所述绝缘结构包括嵌入式空隙；以及
被所述绝缘结构横向地包围的电感器，所述电感器具有芯，所述芯包括绝缘材料或磁性材料但不包括半导体衬底的任何部分。
7.根据权利要求6所述的电子器件，其特征在于，其中所述电感器是螺线管。
8.根据权利要求7所述的电子器件，其特征在于，其中所述螺线管具有包含磁性材料的芯。
9.根据权利要求6所述的电子器件，其特征在于，其中所述电感器是平面螺旋电感器。
CN201621056793.XU 2015-09-17 2016-09-14 电子器件 Active CN206412356U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562219779P 2015-09-17 2015-09-17
US62/219,779 2015-09-17
US15/251,984 2016-08-30
US15/251,984 US9991338B2 (en) 2015-09-17 2016-08-30 Electronic device including a conductive structure surrounded by an insulating structure

Publications (1)

Publication Number Publication Date
CN206412356U true CN206412356U (zh) 2017-08-15

Family

ID=58283275

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201621056793.XU Active CN206412356U (zh) 2015-09-17 2016-09-14 电子器件
CN201621060948.7U Active CN206834180U (zh) 2015-09-17 2016-09-18 电子器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201621060948.7U Active CN206834180U (zh) 2015-09-17 2016-09-18 电子器件

Country Status (2)

Country Link
US (3) US10115790B2 (zh)
CN (2) CN206412356U (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10115790B2 (en) 2015-09-17 2018-10-30 Semiconductor Components Industries, Llc Electronic device including an insulating structure
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
JP7215878B2 (ja) * 2018-10-31 2023-01-31 ラピスセミコンダクタ株式会社 半導体ウェハの製造方法および半導体装置
JP2022043997A (ja) * 2020-09-04 2022-03-16 エスティーマイクロエレクトロニクス エス．アール．エル． 信頼性を改善した電子装置の要素の製造方法、及び関連要素、電子装置、及び電子機器
US11728331B2 (en) 2021-01-22 2023-08-15 Semiconductor Components Industries, Llc Dielectric lattice with passive component circuits
US11710767B2 (en) 2021-01-22 2023-07-25 Semiconductor Components Industries, Llc Dielectric lattice with capacitor and shield structures

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015741A (ja) 1999-06-30 2001-01-19 Toshiba Corp 電界効果トランジスタ
JP3764343B2 (ja) 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
US6756273B2 (en) 2001-03-12 2004-06-29 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacturing
US20020137264A1 (en) 2001-03-23 2002-09-26 Ming-Jer Kao Method of fabrication thin wafer IGBT
US7202152B2 (en) 2002-10-24 2007-04-10 Davies Robert B Semiconductor device with inductive component and method of making
US6621136B2 (en) 2001-09-28 2003-09-16 Semiconductor Components Industries Llc Semiconductor device having regions of low substrate capacitance
US6661068B2 (en) 2002-03-20 2003-12-09 Semiconductor Components Industries Llc Semiconductor device and method of providing regions of low substrate capacitance
EP1706899A4 (en) 2003-12-19 2008-11-26 Third Dimension 3D Sc Inc PLANARIZATION PROCESS FOR MANUFACTURING SUPERJUNCTION DEVICE
US7087925B2 (en) 2004-02-09 2006-08-08 Semiconductor Components Industries, L.L.C. Semiconductor device having reduced capacitance to substrate and method
US7253477B2 (en) 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8859396B2 (en) 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7989319B2 (en) 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8012857B2 (en) 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7579632B2 (en) 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
US7842969B2 (en) 2008-07-10 2010-11-30 Semiconductor Components Industries, Llc Low clamp voltage ESD device and method therefor
JP4945594B2 (ja) 2009-03-16 2012-06-06 株式会社東芝 電力用半導体装置
US8247297B2 (en) 2009-12-15 2012-08-21 Alpha & Omega Semiconductor Inc. Method of filling large deep trench with high quality oxide for semiconductor devices
US20110175209A1 (en) 2010-01-18 2011-07-21 Seddon Michael J Method of forming an em protected semiconductor die
US8384231B2 (en) 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US8492260B2 (en) 2010-08-30 2013-07-23 Semionductor Components Industries, LLC Processes of forming an electronic device including a feature in a trench
US9142665B2 (en) 2010-12-10 2015-09-22 Infineon Technologies Austria Ag Semiconductor component with a semiconductor via
US9490372B2 (en) 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor
US8981533B2 (en) * 2012-09-13 2015-03-17 Semiconductor Components Industries, Llc Electronic device including a via and a conductive structure, a process of forming the same, and an interposer
DE112012006967B4 (de) 2012-10-02 2022-09-01 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US9112026B2 (en) * 2012-10-17 2015-08-18 Semiconductor Components Industries, Llc Semiconductor devices and method of making the same
JP2014175470A (ja) 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US9263552B2 (en) 2014-06-05 2016-02-16 Infineon Technologies Ag MOS-transistor with separated electrodes arranged in a trench
US9818837B2 (en) 2014-12-10 2017-11-14 Semiconductor Components Industries, Llc Process of forming an electronic device having an electronic component
US9391135B1 (en) 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
US9812354B2 (en) * 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void
US10115790B2 (en) 2015-09-17 2018-10-30 Semiconductor Components Industries, Llc Electronic device including an insulating structure

Also Published As

Publication number Publication date
US10115790B2 (en) 2018-10-30
US9991338B2 (en) 2018-06-05
US20170084687A1 (en) 2017-03-23
US20170084705A1 (en) 2017-03-23
US20190035886A1 (en) 2019-01-31
CN206834180U (zh) 2018-01-02
US10833154B2 (en) 2020-11-10

Similar Documents

Publication Publication Date Title
CN206412356U (zh) 电子器件
CN106158877B (zh) 存储器件及其制造方法及包括该存储器件的电子设备
CN107887391B (zh) 存储器件及其制造方法及包括该存储器件的电子设备
CN106340521B (zh) 存储器件及其制造方法及包括该存储器件的电子设备
DE102011122982B3 (de) Verfahren zum Herstellen einer integrierten Induktionsspule
CN103811320B (zh) 半导体器件及其制造方法
US9105759B2 (en) Capacitive device and method of making the same
CN107017295A (zh) 具有多沟道的半导体器件
CN102446865B (zh) 止裂阻挡层及其制造方法
CN106024582B (zh) 使用公共释放材料形成多堆叠纳米线
CN106549009A (zh) 层叠式半导体器件结构及其制作方法
CN104576370B (zh) 形成晶体管的方法
DE102014107000B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
CN103000665A (zh) 超级结器件及制造方法
CN108269805A (zh) 半导体存储装置以及其制作方法
JP2001298084A (ja) ダマシン配線構造およびダマシン配線を有する半導体装置
US10636699B2 (en) Method of manufacturing 3-D semiconductor device
CN107799546A (zh) 存储装置及其制造方法
US20120094464A1 (en) Method of Fabricating Semiconductor Device Isolation Structure
US7435628B1 (en) Method of forming a vertical MOS transistor
EP3244452A1 (en) Layout for device fabrication
CN110993693A (zh) 沟槽型功率mosfet及其工艺方法
US10896959B2 (en) Top structure of super junction MOSFETs and methods of fabrication
EP2973679B1 (en) Forming fence conductors in trenches formed by a spacer etching technique
US10879120B2 (en) Self aligned via and method for fabricating the same

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant