CN107017295A - 具有多沟道的半导体器件 - Google Patents

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Abstract

一种半导体器件包括：在衬底上的隔离图案，所述隔离图案具有在衬底上的下部绝缘图案，以及覆盖所述下部绝缘图案的侧表面的间隔物；穿过所述隔离图案以接触衬底的垂直结构，所述垂直结构具有在衬底上的第一半导体层，第一半导体层的下端在比所述隔离图案的下表面更低的高度，在第一半导体层上的第二半导体层，以及在第二半导体层上的第三半导体层；以及与垂直结构交叉且在所述隔离图案上方延伸的栅电极。

Description

具有多沟道的半导体器件
技术领域
本实施方式涉及在其中具有带有垂直结构的多沟道的半导体器件。
背景技术
由于半导体器件被高度集成，具有垂直结构的多沟道晶体管已经被实现。然而，当多个半导体图案被垂直堆叠在衬底上时，可能出现垂直图案的倒塌现象。
发明内容
本实施方式提供具有优良电特性的半导体器件，在其中防止具有大纵横比的垂直结构倒塌。
其它实施方式提供形成具有优良电特性的半导体器件的方法，在其中防止具有大纵横比的垂直结构倒塌。
根据实施方式的一方面，一半导体器件被提供。该器件包括形成在衬底上的隔离图案。穿过隔离图案且与衬底接触的垂直结构被形成。与垂直结构交叉并在隔离图案上方延伸的栅电极被形成。隔离图案包括形成在衬底上的下部绝缘图案和覆盖下部绝缘图案的侧表面的间隔物。垂直结构包括形成在衬底上的第一半导体层、形成在第一半导体层上的第二半导体层以及形成在第二半导体层上的第三半导体层。第一半导体层的下端形成在比隔离图案的下表面更低的高度上。
根据实施方式，一半导体器件被提供。该器件包括形成在衬底上的隔离图案。穿过隔离图案、与衬底接触且突出超过隔离图案的垂直结构被形成。与垂直结构交叉并在隔离图案上方延伸的栅电极被形成。隔离图案包括形成在衬底上的下部绝缘图案和覆盖下部绝缘图案的侧表面且与垂直结构直接接触的间隔物。垂直结构具有至少三个半导体层。
根据实施方式，一半导体器件被提供。该器件包括：在衬底上的隔离图案，隔离图案具有在衬底上的下部绝缘图案以及在下部绝缘图案的侧表面上的间隔物；延伸穿过隔离图案的整个厚度且接触衬底的垂直结构，垂直结构具有穿过隔离图案的第一半导体层，第一半导体层超过隔离图案延伸进衬底中，以及在第一半导体层上的第二半导体层，第二半导体层在隔离图案之上，以及在第二半导体层上的第三半导体层；以及与垂直结构交叉并在隔离图案上方延伸的栅电极。
根据实施方式，形成半导体器件的方法被提供。该方法包括形成穿过形成在衬底上的隔离图案的沟槽。隔离图案具有与衬底接触的下部绝缘图案、形成在下部绝缘图案上的下部初始电极图案，以及覆盖下部绝缘图案和下部初始电极图案的侧表面的间隔物。具有至少三个半导体层的垂直结构和形成在半导体层之间的牺牲层形成在沟槽中。与垂直结构交叉的上部初始电极被形成。通过部分去除下部初始电极图案，垂直结构的侧表面被暴露。通过部分去除垂直结构形成漏极沟槽。源极/漏极形成在漏极沟槽中。上部绝缘层形成在源极/漏极上。通过去除上部初始电极和下部初始电极图案形成栅极沟槽。通过去除牺牲层形成栅极孔。栅电极形成在栅极沟槽和栅极孔中。
根据实施方式，形成半导体器件的方法被提供。该方法包括形成下部绝缘图案和具有覆盖衬底上的下部绝缘图案的侧表面的间隔物的隔离图案。穿过隔离图案且与衬底接触的垂直结构被形成。垂直结构具有形成在衬底上的第一半导体层、形成在第一半导体层上的第二半导体层以及形成在第二半导体层上的第三半导体层。与垂直结构交叉且在隔离图案上方延伸的栅电极被形成。第一半导体层的下端形成在比隔离图案的下表面更低的高度上。
附图说明
通过参考附图详细描述示例实施方式，对本领域普通技术人员来说特征将变得明显，其中：
图1示出根据一实施方式的半导体器件的剖视图；
图2示出根据一实施方式的半导体器件的布局图；
图3至13详细示出图1的一部分的剖视图；
图14至22、24、27、28和35至42示出根据一实施方式的形成半导体器件的方法中的多个阶段的剖视图；
图23详细示出图22的一部分的剖视图；
图25和26详细示出图24的一部分的剖视图；
图29详细示出图28的一部分的剖视图；
图30示出图28的一部分的透视图；以及
图31至34详细示出图28的一部分的剖视图。
具体实施方式
图1是用于描述根据一实施方式的半导体器件的剖视图。图2是用于描述根据该实施方式的半导体器件的布局图。图1是沿图2的线Ⅰ-Ⅰ’和Ⅱ-Ⅱ’截取的剖视图。图3至13是详细示出图1的一部分的剖视图。
参考图1和2，根据一实施方式的半导体器件可以包括形成在衬底21上的隔离层23、下部绝缘图案25、间隔物45、第一半导体层51、第二半导体层53、第三半导体层55、第四半导体层57、栅间隔物67、绝缘塞69、源极/漏极71、上部绝缘层73、栅电介质层83和栅电极87。下部绝缘图案25和间隔物45可以构成隔离图案47。第一半导体层51、第二半导体层53、第三半导体层55和第四半导体层57可以构成垂直结构60。多个垂直结构60可以彼此平行。栅电介质层83可以包括第一栅电介质层81和第二栅电介质层82。栅电极87可以包括功函数层85和低电阻层86。栅电极87可以与垂直结构60交叉。栅电极87可以被称为置换栅电极。
间隔物45可以覆盖下部绝缘图案25的侧表面。通过穿过隔离图案47，第一半导体层51可以直接与衬底21接触。第一半导体层51的下端可以形成在比隔离图案47的下表面更低的高度。垂直结构60可以在隔离图案47之上突出，例如超过隔离图案47突出。栅电极87可以覆盖垂直结构60的上表面和侧表面且在隔离图案47和隔离层23的上方延伸。
例如，参考图3，下部绝缘图案25可以直接与衬底21接触。间隔物45的下端可以形成在比下部绝缘图案25的下端更低的高度。间隔物45可以形成在下部绝缘图案25和第一半导体层51之间。第一半导体层51可以直接与间隔物45接触。第一半导体层51的下端可以形成在比隔离图案47的下端更低的高度。第一半导体层51的下端可以形成在比间隔物45的下端更低的高度。第一半导体层51的下端可以形成在比衬底21的上端更低的高度。第一半导体层51可以直接与衬底21接触。
第一半导体层51的垂直高度H1可以大于它的水平宽度W1。第一半导体层51的垂直高度H1可以是水平宽度W1的至少两倍。当第一半导体层51的垂直高度H1是水平宽度W1的至少两倍时，如果晶体缺陷被包括在衬底21的表面中，由衬底21中的晶体缺陷引起的缺陷(failure)可以被限制在第一半导体层51的下部区域中。因此，不具有缺陷的半导体层可以形成在第一半导体层51的上部区域中。在一实施方式中，第一半导体层51的垂直高度H1可以是水平宽度W1的两倍到一百万倍。
在另一示例中，参考图4，第一半导体层51的下端可以形成在与隔离图案47的下端相同的高度。间隔物45的下端可以形成在与下部绝缘图案25的下端相同的高度。
例如，参考图5，下部绝缘图案25、间隔物45和第一半导体层51的上表面可以是基本相同的平面，例如彼此处于同一水平。第二半导体层53、第三半导体层55和第四半导体层57在第一半导体层51上可以垂直对准。第二半导体层53、第三半导体层55和第四半导体层57可以形成在比隔离图案47的上端更高的高度。
第一栅电介质层81可以直接与第一半导体层51、第二半导体层53、第三半导体层55和第四半导体层57接触。第一栅电介质层81可以围绕第二半导体层53、第三半导体层55和第四半导体层57的上表面、下表面和侧表面。
第二栅电介质层82可以覆盖第一栅电介质层81。第二栅电介质层82可以覆盖下部绝缘图案25、间隔物45和第一栅电介质层81。第二栅电介质层82可以围绕第二半导体层53、第三半导体层55和第四半导体层57。第一栅电介质层81可以插置在第二栅电介质层82和第一半导体层51之间，第二栅电介质层82和第二半导体层53之间，第二栅电介质层82和第三半导体层55之间，以及第二栅电介质层82和第四半导体层57之间。
功函数层85可以覆盖垂直结构60。功函数层85可以覆盖第一半导体层51且围绕第二半导体层53、第三半导体层55和第四半导体层57的上表面、下表面和侧表面。第二栅电介质层82可以插置在功函数层85和第一栅电介质层81之间。低电阻层86可以形成在功函数层85上。功函数层85可以插置在低电阻层86和第二栅电介质层82之间。
参考图6，第一半导体层51、第二半导体层53、第三半导体层55和第四半导体层57可以直接与源极/漏极71接触。功函数层85可以形成在第一半导体层51和第二半导体层53之间，第二半导体层53和第三半导体层55之间，第三半导体层55和第四半导体层57之间，以及在第四半导体层57上方。绝缘塞69可以形成在功函数层85和源极/漏极71之间。绝缘塞69可以直接与源极/漏极71接触。绝缘塞69可以形成在第一半导体层51和第二半导体层53之间，第二半导体层53和第三半导体层55之间，第三半导体层55和第四半导体层57之间，以及在第四半导体层57上方。第二栅电介质层82可以插置在绝缘塞69和功函数层85之间。低电阻层86、功函数层85、第二栅电介质层82、栅间隔物67和上部绝缘层73的上表面可以是基本相同的平面。
在另一示例中，参考图7，第一半导体层51A的上端可以形成在比下部绝缘图案25的上端更高的高度。第一栅电介质层81可以覆盖第一半导体层51A的上表面和侧表面。栅电极87的下端可以形成在比第一半导体层51A的上端更低的高度。功函数层85的下端可以形成在比第一半导体层51A的上端更低的高度。
在另一示例中，参考图8，第一半导体层51B的上端可以形成在比下部绝缘图案25的上端更低的高度。第二栅电介质层82可以覆盖隔离图案47的侧表面。在一实施方式中，第二栅电介质层82可以直接与下部绝缘图案25的上表面和侧表面接触。栅电极87的下端可以形成在比下部绝缘图案25的上端更低的高度。功函数层85的下端可以形成在比下部绝缘图案25的上端更低的高度。功函数层85可以覆盖隔离图案47的侧表面。
在另一示例中，参考图9，具有与第二半导体层53类似的构造的多个其它半导体层可以重复形成在第二半导体层53和第四半导体层57之间。
在另一示例中，参考图10，第二半导体层53、第三半导体层55和第四半导体层57可以具有类似于正方形形状的形状。
在另一示例中，参考图11，第二半导体层53、第三半导体层55和第四半导体层57可以具有类似于圆形形状的形状。在一实施方式中，第二半导体层53、第三半导体层55和第四半导体层57可以具有类似于椭圆形形状的形状。
在另一示例中，参考图12，第一半导体层51C的上表面的边缘可以形成在比第一半导体层51C的上表面的中心更低的高度。第二半导体层53C、第三半导体层55C和第四半导体层57C中的每个的上表面的边缘可以形成在比第二半导体层53C、第三半导体层55C和第四半导体层57C中的每个的上表面的中心更低的高度。第二半导体层53C、第三半导体层55C和第四半导体层57C中的每个的下表面的边缘可以形成在比第二半导体层53C、第三半导体层55C和第四半导体层57C中的每个的下表面的中心更低的高度。
在另一示例中，参考图13，第一半导体层51D的上表面的边缘可以形成在比第一半导体层51D的上表面的中心更高的高度。第二半导体层53D、第三半导体层55D和第四半导体层57D中的每个的上表面的边缘可以形成在比第二半导体层53D、第三半导体层55D和第四半导体层57D中的每个的上表面的中心更高的高度。第二半导体层53D、第三半导体层55D和第四半导体层57D中的每个的下表面的边缘可以形成在比第二半导体层53D、第三半导体层55D和第四半导体层57D中的每个的下表面的中心更高的高度。
图14至22、24、27、28和35至42是用来描述根据一实施方式的形成半导体器件的方法的沿图2的线Ⅰ-Ⅰ’和/或Ⅱ-Ⅱ’截取的剖视图。
参考图2和14，下部绝缘层25L可以形成在衬底21上，例如直接形成在衬底21上。下部绝缘层25L可以覆盖衬底21的表面。下部绝缘层25L的上表面可以被平坦化。下部绝缘层25L的上表面可以形成在衬底21的整个表面的上方以具有非常均匀的高度，例如下部绝缘层25L的整个上表面可以是完全平的以在距衬底21的底部的恒定距离处。衬底21可以包括半导体衬底，例如硅晶片或绝缘体上硅(SOI)晶片。下部绝缘层25L可以包括绝缘层，例如硅氧化物、硅氮化物、硅氮氧化物、低k电介质或它们的组合。
参考图2和15，隔离层23可以被形成。通过穿过下部绝缘层25L，隔离层23可以被延长到衬底21内部。隔离层23的下端可以形成在比下部绝缘层25L的下端更低的高度。隔离层23可以包括绝缘层，例如硅氧化物、硅氮化物、硅氮氧化物或它们的组合。
参考图2和16，下部初始电极层27L、覆盖层31、第一掩模层33、第二掩模层35和第三掩模图案37可以被形成。
下部初始电极层27L可以覆盖下部绝缘层25L。下部初始电极层27L可以包括与下部绝缘层25L的材料不同的材料。下部初始电极层27L可以包括相对下部绝缘层25L具有蚀刻选择性的材料。例如，下部初始电极层27L可以包括多晶硅层。覆盖层31可以覆盖下部初始电极层27L。覆盖层31可以包括与下部初始电极层27L的材料不同的材料。覆盖层31可以包括相对下部初始电极层27L具有蚀刻选择性的材料。例如，覆盖层31可以包括硅氮化物。
第一掩模层33可以覆盖覆盖层31。第一掩模层33可以包括与覆盖层31和下部初始电极层27L的材料不同的材料。第一掩模层33可以包括相对覆盖层31和下部初始电极层27L具有蚀刻选择性的材料。例如，第一掩模层33可以包括硅氧化物。第二掩模层35可以覆盖第一掩模层33。第二掩模层35可以包括与第一掩模层33的材料不同的材料。第二掩模层35可以包括相对第一掩模层33具有蚀刻选择性的材料。例如，第二掩模层35可以包括多晶硅层。第三掩模图案37可以形成在第二掩模层35上。第三掩模图案37可以包括与第二掩模层35的材料不同的材料。例如，第三掩模图案37可以包括光致抗蚀剂或旋涂硬掩模(SOH)。第三掩模图案37可以利用光刻工艺形成。
参考图2和17，第四掩模层39可以被形成。第四掩模层39可以覆盖衬底21的表面以具有均匀厚度。第四掩模层39可以包括与第二掩模层35和第三掩模图案37的材料不同的材料。第四掩模层39可以包括相对第二掩模层35和第三掩模图案37具有蚀刻选择性的材料。例如，第四掩模层39可以包括原子层沉积(ALD)氧化物。第四掩模层39可以覆盖第三掩模图案37的侧表面。
参考图2和18，第四掩模图案39P可以通过在第四掩模层39上执行各向异性蚀刻工艺形成。第三掩模图案37和第二掩模层35可以被暴露。第二掩模层35可以通过去除第三掩模图案37被暴露。部分暴露第一掩模层33的第二掩模图案35P可以通过利用第四掩模图案39P作为蚀刻掩模来图案化第二掩模层35而形成。
参考图2和19，部分覆盖第二掩模图案35P和第一掩模层33的第五掩模图案41可以被形成。第五掩模图案41可以包括相对第一掩模层33具有蚀刻选择性的材料。例如，第五掩模图案41可以包括SOH。
参考图2和20，通过利用第五掩模图案41、第四掩模图案39P和第二掩模图案35P作为蚀刻掩模来图案化第一掩模层33可以形成第一掩模图案33P。
参考图2和21，通过利用第一掩模图案33P作为蚀刻掩模来图案化覆盖层31、下部初始电极层27L和下部绝缘层25L可以形成沟槽25T。下部初始电极图案27和下部绝缘图案25可以通过图案化下部初始电极层27L和下部绝缘层25L而形成。覆盖层31可以留在下部初始电极图案27上。衬底21可以暴露在沟槽25T的底部上，例如沟槽25T可以延伸穿过下部绝缘层25L的整个厚度以暴露相邻下部绝缘图案25之间的衬底21。第一掩模图案33P可以被去除。
参考图2和22，间隔物45可以被形成。例如，间隔物45可以沿沟槽25T的内部侧壁，例如沿25T的整个内部侧壁共形地形成。因此，包含堆叠的下部绝缘图案25、下部初始电极图案27和覆盖层31的结构可以包括在其相反侧表面上的间隔物45以限定隔离图案47。换言之，下部绝缘图案25、下部初始电极图案27、覆盖层31和间隔物45可以构成隔离图案47。每个隔离图案47可以位于两相邻沟槽25T之间。沟槽25T中的每个的垂直高度可以大于它的水平宽度以限定具有高纵横比的沟槽25T。
薄膜形成工艺和各向异性蚀刻工艺可以被应用于间隔物45的形成。间隔物45可以覆盖下部绝缘图案25、下部初始电极图案27和覆盖层31的侧表面。间隔物45可以包括与下部初始电极图案27的材料不同的材料。间隔物45可以包括相对下部初始电极图案27具有蚀刻选择性的材料。间隔物45可以包括绝缘层，例如硅氧化物、硅氮化物、硅氮氧化物或它们的组合。
图23是图22的沟槽25T的详细部分剖视图。
参考图23，沟槽25T的底部可以形成在比隔离图案47的下端更低的高度。例如，间隔物45的下端可以形成在比下部绝缘图案25的下端更低的高度，沟槽25T的底部可以形成在比间隔物45的下端更低的高度。在另一示例中，沟槽25T的底部可以形成在与隔离图案47的下端相同的高度，间隔物45的下端可以形成在与下部绝缘图案25的下端相同的高度。
参考图2和24，第一半导体层51可以形成在沟槽25T中。第一半导体层51可以包括通过选择外延生长(SEG)方法形成的半导体。例如，第一半导体层51可以包括硅(Si)层。第一半导体层51的上表面可以形成在与下部绝缘图案25的上表面基本相同的高度。第一半导体层51的下表面可以直接与衬底21接触。第一半导体层51的垂直高度可以大于它的水平宽度。
在一实施方式中，第一半导体层51的垂直高度可以是它的水平宽度的至少两倍。详细地，因为晶体缺陷可以被包括在衬底21的表面中，由包括在衬底21中的晶体缺陷引起的缺陷可以在第一半导体层51的下部区域生长，例如由包含在衬底21中的晶体缺陷引起的缺陷可以沿约55度的倾斜角生长。因此，当第一半导体层51的垂直高度是它的水平宽度的至少两倍时，由包括在衬底21中的晶体缺陷引起的缺陷可以被限制在第一半导体层51的下部区域中，例如仅被限制在第一半导体层51的下部区域中。因此，不具有缺陷的半导体层可以在第一半导体层51的上部区域中生长。在一实施方式中，第一半导体层51的垂直高度可以是它的水平宽度的两倍到一百万倍。
图25和26是详细示出图24的一部分的剖视图。例如，参考图25，第一半导体层51A的上端可以形成在比下部绝缘图案25的上端更高的高度。在另一示例中，参考图26，第一半导体层51B的上端可以形成在比下部绝缘图案25的上端更低的高度。
参考图2和27，第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58可以形成在第一半导体层51上。第一半导体层51、第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58可以构成垂直结构60。第一半导体层51、第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58可以顺序堆叠在沟槽25T中。垂直结构60可以完全填充沟槽25T的内部。隔离图案47可以用来防止垂直结构60倒塌。
第二半导体层53、第三半导体层55和第四半导体层57可以包括由SEG方法形成的半导体。例如，第二半导体层53、第三半导体层55和第四半导体层57可以包括与第一半导体层51的材料相同的材料。第二半导体层53、第三半导体层55和第四半导体层57可以是硅(Si)层。
第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58可以包括与第一半导体层51、第二半导体层53、第三半导体层55和第四半导体层57的材料不同的材料。第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58可以包括相对第一半导体层51、第二半导体层53、第三半导体层55和第四半导体层57具有蚀刻选择性的材料。第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58可以包括由SEG方法形成的半导体。例如，第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58可以是SiGe层。
垂直结构60的生长速度和形状可以趋向于依赖沟槽25T的侧壁的构造材料。当沟槽25T的侧壁形成为具有不同构造材料的层时，垂直结构60的生长速度和形状可以难以预测并且可以具有不同生长速度和形状。间隔物45可以用来预测和均衡垂直结构60的生长速度和形状。
参考图2和28，下部初始电极图案27可以通过去除覆盖层31被暴露。化学机械抛光(CMP)工艺、回蚀工艺或它们的组合可以被应用于覆盖层31的去除。
图29是详细示出图28的一部分的剖视图。
参考图29，第一半导体层51、第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58的侧表面可以直接与间隔物45接触。第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58的侧表面可以在第一半导体层51的侧表面上垂直对准。第一半导体层51、第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58的侧表面可以是基本相同的平面。
图30是示出图28的一部分的透视图。
参考图30，垂直结构60可以形成在衬底21上。第一半导体层51、第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58可以被顺序堆叠。第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58可以在第一半导体层51上垂直对准。第一半导体层51可以被理解为鳍型有源区。第二半导体层53、第三半导体层55和第四半导体层57可以被理解为纳米片。
图31至34是详细示出图28的一部分的剖视图。
参考图31，第一牺牲层52C、第二半导体层53C、第二牺牲层54C、第三半导体层55C、第三牺牲层56C、第四半导体层57C和第四牺牲层58C可以形成在第一半导体层51C上。第一半导体层51C的上表面的边缘可以形成在比第一半导体层51C的上表面的中心更低的高度。第一牺牲层52C、第二半导体层53C、第二牺牲层54C、第三半导体层55C、第三牺牲层56C和第四半导体层57C中的每个的上表面的边缘可以形成在比第一牺牲层52C、第二半导体层53C、第二牺牲层54C、第三半导体层55C、第三牺牲层56C和第四半导体层57C中的每个的上表面的中心更低的高度。第一牺牲层52C、第二半导体层53C、第二牺牲层54C、第三半导体层55C、第三牺牲层56C和第四半导体层57C中的每个的下表面的边缘可以形成在比第一牺牲层52C、第二半导体层53C、第二牺牲层54C、第三半导体层55C、第三牺牲层56C和第四半导体层57C中的每个的下表面的中心更低的高度。第四牺牲层58C的下表面的边缘可以被形成在比它的下表面的中心更低的高度。
参考图32，第一牺牲层52D、第二半导体层53D、第二牺牲层54D、第三半导体层55D、第三牺牲层56D、第四半导体层57D和第四牺牲层58D可以形成在第一半导体层51D上。第一半导体层51D的上表面的边缘可以形成在比第一半导体层51D的上表面的中心更高的高度。第一牺牲层52D、第二半导体层53D、第二牺牲层54D、第三半导体层55D、第三牺牲层56D和第四半导体层57D中的每个的上表面的边缘可以形成在比第一牺牲层52D、第二半导体层53D、第二牺牲层54D、第三半导体层55D、第三牺牲层56D和第四半导体层57D中的每个的上表面的中心更高的高度。第一牺牲层52D、第二半导体层53D、第二牺牲层54D、第三半导体层55D、第三牺牲层56D和第四半导体层57D中的每个的下表面的边缘可以形成在比第一牺牲层52D、第二半导体层53D、第二牺牲层54D、第三半导体层55D、第三牺牲层56D和第四半导体层57D中的每个的下表面的中心更高的高度。第四牺牲层58D的下表面的边缘可以形成在比它的下表面的中心更高的高度。
参考图33，第一牺牲层52、第二半导体层53、第四半导体层57和第四牺牲层58可以形成在第一半导体层51上。具有与第一牺牲层52的构造类似的构造的多个其它牺牲层和具有与第二半导体层53的构造类似的构造的多个其它半导体层可以交替且重复地形成在第二半导体层53和第四半导体层57之间。
参考图34，第四半导体层57和下部初始电极图案27的上表面可以暴露在相同平面上。第四牺牲层58可以被去除。在一实施方式中，第四牺牲层58可以被省略。
参考图2和35，上部初始电极层63L和栅覆盖层65L可以被形成。上部初始电极层63L可以覆盖垂直结构60、下部初始电极图案27和间隔物45。上部初始电极层63L可以与下部初始电极图案27直接接触。上部初始电极层63L可以包括与下部初始电极图案27的材料相同的材料。例如，上部初始电极层63L可以包括多晶硅层。栅覆盖层65L可以覆盖上部初始电极层63L。栅覆盖层65L可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氮氧化物或它们的组合。
参考图2和36，通过图案化栅覆盖层65L和上部初始电极层63L可以形成栅覆盖图案65和上部初始电极63。当上部初始电极层63L被图案化时，下部初始电极图案27可以被部分去除。下部初始电极图案27可以留在上部初始电极63下方。
覆盖栅覆盖图案65、上部初始电极63和下部初始电极图案27的侧表面的栅间隔物67可以被形成。薄膜形成工艺和各向异性蚀刻工艺可以应用于栅间隔物67的形成。栅间隔物67可以包括诸如硅氧化物、硅氮化物、硅氮氧化物或它们的组合的绝缘层。栅间隔物67可以包括相对上部初始电极63和下部初始电极图案27具有蚀刻选择性的材料。
通过利用栅覆盖图案65和栅间隔物67作为蚀刻掩模来部分地去除垂直结构60可以形成漏极沟槽60T。漏极沟槽60T的底部可以形成在比第一半导体层51的上端更低的高度。第一半导体层51、第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58的侧表面可以被暴露在漏极沟槽60T中。
参考图2和37，通过部分地去除暴露在漏极沟槽60T中的第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58可以形成侧切(UC)区域。
参考图2和38，填充UC区域的绝缘塞69可以被形成。薄膜形成工艺和回蚀工艺可以应用于绝缘塞69的形成。绝缘塞69可以包括相对第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58具有蚀刻选择性的材料。例如，绝缘塞69可以包括SiOCN。第一半导体层51、第二半导体层53、第三半导体层55、第四半导体层57和绝缘塞69的侧表面可以被暴露于漏极沟槽60T中。
参考图2和39，源极/漏极71可以形成在漏极沟槽60T中。源极/漏极71可以被称为应力源、嵌入式应力源或应变诱导图案。源极/漏极71可以包括利用SEG法的Si、SiC、SiGe或它们的组合。源极/漏极71可以包括P型杂质或N型杂质。例如，当源极/漏极71具有P型杂质时，源极/漏极71可以包括SiGe层、Si层或它们的组合。当源极/漏极71具有N型杂质时，源极/漏极71可以包括SiC层、Si层或它们的组合。
源极/漏极71的上端可以形成在比垂直结构60的上端更高的高度。源极/漏极71可以与第一半导体层51、第二半导体层53、第三半导体层55、第四半导体层57和绝缘塞69的侧表面直接接触。绝缘塞69可以插置在源极/漏极71和第一牺牲层52之间，源极/漏极71和第二牺牲层54之间，源极/漏极71和第三牺牲层56之间以及源极/漏极71和第四牺牲层58之间。
参考图2和40，覆盖源极/漏极71的上部绝缘层73可以被形成。上部绝缘层73可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氮氧化物或它们的组合。上部初始电极63可以通过平坦化上部绝缘层73和栅覆盖图案65被暴露。栅覆盖图案65可以被去除。上部绝缘层73、栅间隔物67和上部初始电极63的上表面可以被暴露在基本相同的平面上。
参考图2和41，栅极沟槽74T可以通过去除上部初始电极63和下部初始电极图案27被形成。下部绝缘图案25和间隔物45可以被暴露在栅极沟槽74T的底部上。第一牺牲层52、第二半导体层53、第二牺牲层54、第三半导体层55、第三牺牲层56、第四半导体层57和第四牺牲层58可以被暴露在栅极沟槽74T中。
下部初始电极图案27可以包括相对下部绝缘图案25具有蚀刻选择性的材料。栅极沟槽74T的底部可以形成在衬底21的整个表面之上以具有非常均匀的高度。
参考图2和42，通过去除第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58可以形成栅极孔75H。栅极孔75H可以与栅极沟槽74T连通。当第一牺牲层52、第二牺牲层54、第三牺牲层56和第四牺牲层58被去除时，绝缘塞69可以用来防止源极/漏极71由于蚀刻被损坏。
再参考图1和2，栅电介质层83和栅电极87可以被形成。栅电介质层83可以包括第一栅电介质层81和第二栅电介质层82。栅电极87可以包括功函数层85和低电阻层86。薄膜形成工艺和平坦化工艺可以应用于栅电介质层83和栅电极87的形成。平坦化工艺可以包括CMP工艺、回蚀工艺或它们的组合。低电阻层86、功函数层85、第二栅电介质层82、栅间隔物67和上部绝缘层73的上表面可以被暴露在基本相同的平面上。
第一栅电介质层81可以被称为界面氧化物层。第一栅电介质层81可以利用清洁工艺形成。第一栅电介质层81可以包括硅氧化物。第一栅电介质层81可以与第一半导体层51、第二半导体层53、第三半导体层55和第四半导体层57直接接触。第一栅电介质层81可以围绕第二半导体层53、第三半导体层55和第四半导体层57。
第二栅电介质层82可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质层或它们的组合。例如，第二栅电介质层82可以包括HfO或HfSiO。第二栅电介质层82可以覆盖第一栅电介质层81。第二栅电介质层82可以围绕第二半导体层53、第三半导体层55和第四半导体层57。第一栅电介质层81可以插置在第二栅电介质层82和第一半导体层51之间，第二栅电介质层82和第二半导体层53之间，第二栅电介质层82和第三半导体层55之间以及第二栅电介质层82和第四半导体层57之间。
低电阻层86可以形成在功函数层85上。功函数层85可以插置在低电阻层86和第二栅电介质层82之间。功函数层85可以覆盖垂直结构60并且可以在栅极孔75H中是延长的。功函数层85可以包括N功函数金属或P功函数金属。例如，N功函数金属可以包括TiC、TiAl、TaAl、HfAl或它们的组合，P功函数金属可以包括TiN。低电阻层86可以包括导电层，例如W、WN、Ti、TiN、TiAl、TiAlC、Ta、TaN、Ni、Co、Mn、Al、Mo、Ru、Pt、Ag、Au、Cu、导电碳或它们的组合。
根据实施方式，隔离图案和通过穿过隔离图案与衬底接触的垂直结构可以被形成。与垂直结构交叉的栅电极可以被形成。隔离图案可以用来防止垂直结构倒塌。栅电极的下端可以形成在衬底的整个表面的上方以具有非常均匀的高度。在具有大纵横比的垂直结构被防止倒塌的同时能被实现具有优良电特性的半导体器件。
此处公开了示例实施方式，尽管特定术语被使用，它们仅在一般的和描述性的意义上被使用和被解释，而不是出于限制的目的。在一些示例中，如对于本领域普通技术人员来说将是明显的，结合特定实施方式描述的现有应用、特征、特性和/或元件的合集可以被单独使用或可以与结合其它实施方式描述的特征、特性和/或元件组合使用，除非明确地另外指示。因此，本领域的技术人员将理解，可以进行在形式和细节上的各种改变而不背离所附权利要求中阐释的本发明的精神和范围。
2015年10月19日在韩国知识产权局提交的且题为“具有多沟道的半导体器件及其形成方法”的韩国专利申请No.10-2015-0145437通过全文参考被合并于此。

Claims (20)

1.一种半导体器件，包括：
在衬底上的隔离图案，所述隔离图案包括：
在所述衬底上的下部绝缘图案，以及
覆盖所述下部绝缘图案的侧表面的间隔物；
穿过所述隔离图案以接触所述衬底的垂直结构，所述垂直结构包括：
在所述衬底上的第一半导体层，所述第一半导体层的下端在比所述隔离图案的下表面更低的高度，
在所述第一半导体层上的第二半导体层，以及
在所述第二半导体层上的第三半导体层，以及
与所述垂直结构交叉并在所述隔离图案上方延伸的栅电极。
2.如权利要求1要求的所述器件，其中所述下部绝缘图案与所述衬底直接接触，以及所述第一半导体层的所述下端在比所述间隔物的下端更低的高度。
3.如权利要求1要求的所述器件，其中所述间隔物在所述第一半导体层和所述下部绝缘图案之间，以及所述第一半导体层与所述间隔物直接接触。
4.如权利要求1要求的所述器件，其中所述第一半导体层的垂直高度是它的水平宽度的至少两倍。
5.如权利要求1要求的所述器件，其中所述第一半导体层的上端在比所述下部绝缘图案的上端更高的高度，以及所述栅电极的下端在比所述第一半导体层的所述上端更低的高度。
6.如权利要求1要求的所述器件，其中所述第一半导体层的上端在比所述下部绝缘图案的上端更低的高度，以及所述栅电极的下端在比所述下部绝缘图案的所述上端更低的高度。
7.如权利要求1要求的所述器件，其中所述第二半导体层和所述第三半导体层在所述第一半导体层上垂直对准，以及所述第二半导体层和所述第三半导体层在比所述隔离图案的上端更高的高度上。
8.如权利要求1要求的所述器件，其中所述第一半导体层的上表面的边缘在比所述第一半导体层的所述上表面的中心更低的高度，所述第二半导体层的下表面的边缘在比所述第二半导体层的所述下表面的中心更低的高度，以及所述第三半导体层的下表面的边缘在比所述第三半导体层的所述下表面的中心更低的高度。
9.如权利要求1要求的所述器件，其中所述第一半导体层的上表面的边缘在比所述第一半导体层的所述上表面的中心更高的高度，所述第二半导体层的上表面的边缘形成在比所述第二半导体层的所述上表面的中心更高的高度，以及所述第三半导体层的上表面的边缘形成在比所述第三半导体层的所述上表面的中心更高的高度。
10.如权利要求1要求的所述器件，其中所述栅电极包括：
功函数层；以及
在所述功函数层上的低电阻层，
其中所述功函数层在所述第一半导体层和所述第二半导体层之间是伸长的，围绕所述第二半导体层的上表面、下表面和侧表面，以及围绕所述第三半导体层的上表面、下表面和侧表面。
11.如权利要求10要求的所述器件，还包括栅电介质层，所述栅电介质层在所述功函数层和所述第一半导体层之间，所述功函数层和所述第二半导体层之间，以及所述功函数层和所述第三半导体层之间。
12.如权利要求11要求的所述器件，其中所述栅电介质层的上端、所述功函数层的上端、以及所述低电阻层的上端是基本相同的平面。
13.如权利要求10要求的所述器件，还包括邻近于所述栅电极的侧表面且与所述第一半导体层的侧表面、所述第二半导体层的所述侧表面、以及所述第三半导体层的所述侧表面接触的源极/漏极。
14.如权利要求13要求的所述器件，还包括在所述源极/漏极的侧表面上的绝缘塞，
其中所述绝缘塞在所述第一半导体层和所述第二半导体层之间以及在所述第二半导体层和所述第三半导体层之间，以及所述绝缘塞在所述源极/漏极和所述功函数层之间。
15.一种半导体器件，包括：
在衬底上的隔离图案，所述隔离图案包括：
在所述衬底上的下部绝缘图案，以及
覆盖所述下部绝缘图案的侧表面的间隔物；
穿过所述隔离图案以与所述衬底和所述间隔物接触的垂直结构，所述垂直结构在所述隔离图案之上突出且包括至少三个半导体层；以及
与所述垂直结构交叉并且在所述隔离图案上方延伸的栅电极。
16.一种半导体器件，包括：
在衬底上的隔离图案，所述隔离图案包括：
在所述衬底上的下部绝缘图案，以及
在所述下部绝缘图案的侧表面上的间隔物；
延伸穿过所述隔离图案的整个厚度且接触所述衬底的垂直结构，所述垂直结构包括：
穿过所述隔离图案的第一半导体层，所述第一半导体层延伸到所述衬底中超过所述隔离图案，以及
在所述第一半导体层上的第二半导体层，所述第二半导体层在所述隔离图案之上，以及
在所述第二半导体层上的第三半导体层；以及
与所述垂直结构交叉且在所述隔离图案上方延伸的栅电极。
17.如权利要求16要求的所述器件，其中所述第一半导体层的下表面和所述衬底的底部之间的距离小于所述隔离图案的下表面和所述衬底的所述底部之间的距离。
18.如权利要求17要求的所述器件，其中所述隔离图案交叠所述第一半导体层的垂直高度的大部分。
19.如权利要求17要求的所述器件，其中所述第一半导体层的垂直高度是所述第一半导体层的水平宽度的至少两倍。
20.如权利要求17要求的所述器件，其中所述第一半导体层与所述间隔物和所述衬底直接接触。
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