CN109473473B - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种半导体器件包括：多个第一半导体图案，垂直堆叠在衬底上并彼此垂直间隔开；以及第一栅电极，围绕所述多个第一半导体图案。第一栅电极包括：第一功函数金属图案，在所述多个第一半导体图案中的各个第一半导体图案的顶表面、底表面和侧壁上；阻挡图案，在第一功函数金属图案上；以及第一电极图案，在阻挡图案上。第一栅电极具有在所述多个第一半导体图案中的相邻的第一半导体图案之间以及在所述多个第一半导体图案中的最下面的第一半导体图案与所述衬底之间的第一部分。阻挡图案包括包含硅的金属氮化物层。阻挡图案和第一电极图案与第一部分间隔开。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括环绕栅极型晶体管的半导体器件。
背景技术
半导体器件由于其小尺寸、多功能和/或低制造成本而在电子产业中是有用的。半导体器件可以例如被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的操作的半导体逻辑器件、和/或具有存储元件和逻辑元件两者的混合半导体器件。由于电子产业中的高集成，半导体器件被越来越多地使用。例如，半导体器件由于其高可靠性、高速度和/或多功能性而被越来越多地使用。半导体器件已经变得更加复杂和集成以满足这些有益特性。
发明内容
本发明构思的一些实施方式提供了包括具有各种阈值电压的环绕栅极型晶体管的半导体器件。
根据本发明构思的示例实施方式，一种半导体器件可以包括：多个第一半导体图案，垂直堆叠在衬底上并彼此垂直间隔开；以及第一栅电极，围绕所述多个第一半导体图案。第一栅电极可以包括：第一功函数金属图案，在所述多个第一半导体图案中的各个第一半导体图案的顶表面、底表面和侧壁上；阻挡图案，在第一功函数金属图案上；以及第一电极图案，在阻挡图案上。第一栅电极可以具有在所述多个第一半导体图案中的相邻的第一半导体图案之间以及在所述多个第一半导体图案中的最下面的第一半导体图案与所述衬底之间的第一部分。阻挡图案可以包括包含硅的第一金属氮化物层。阻挡图案和第一电极图案可以与第一部分间隔开。
根据本发明构思的示例实施方式，一种半导体器件可以包括在衬底上的第一晶体管和第二晶体管。第一晶体管和第二晶体管中的每个可以包括：多个半导体图案，垂直堆叠在衬底上并彼此垂直地间隔开；和栅电极，围绕所述多个半导体图案。第一晶体管的栅电极可以包括顺序地堆叠在第一晶体管的所述多个半导体图案中的最上面的半导体图案上的第一功函数金属图案和第一电极图案。第二晶体管的栅电极可以包括顺序地堆叠在第二晶体管的所述多个半导体图案中的最上面的半导体图案上的第二功函数金属图案、阻挡图案和第二电极图案。第一电极图案可以覆盖第一功函数金属图案。
根据本发明构思的示例实施方式，一种半导体器件可以包括：多个第一半导体图案，垂直堆叠在衬底上；多个第二半导体图案，垂直堆叠在衬底上；第一栅电极，围绕所述多个第一半导体图案；以及第二栅电极，围绕所述多个第二半导体图案。第一栅电极可以包括：第一功函数金属图案，在所述多个第一半导体图案中的相邻的第一半导体图案之间以及在所述多个第一半导体图案中的最下面的第一半导体图案与所述衬底之间的空间内，并在所述多个第一半导体图案中的各个第一半导体图案的顶表面、底表面和侧壁上；以及在第一功函数金属图案上的第一电极图案。第二栅电极可以包括：第二功函数金属图案，在所述多个第二半导体图案中的相邻的第二半导体图案之间以及在所述多个第二半导体图案中的最下面的第二半导体图案与所述衬底之间的空间内，并在所述多个第二半导体图案中的各个第二半导体图案的顶表面、底表面和侧壁上；第二电极图案，在第二功函数金属图案上；以及阻挡图案，在第二功函数金属图案和第二电极图案之间。第一功函数金属图案可以包括包含硅的第一金属氮化物层。第二功函数金属图案可以包括第二金属氮化物层。阻挡图案可以包括包含硅的第三金属氮化物层。阻挡图案可以具有比第一功函数金属图案的硅浓度大的硅浓度。
附图说明
从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解。
图1示出平面图，其示出根据本发明构思的示例实施方式的半导体器件。
图2A示出沿着图1的线A-A'截取的截面图。
图2B示出沿着图1的线B-B'、C-C'和D-D'截取的截面图。
图3示出图2A中的第一部分的放大截面图，示出根据本发明构思的示例实施方式的半导体器件中包括的第一晶体管的第一部分。
图4示出图2A中的第一部分的放大截面图，示出根据本发明构思的示例实施方式的半导体器件中包括的第一晶体管的第一部分。
图5A示出曲线图，其示出沿着图4的线E-E'的硅浓度分布的示例。
图5B示出曲线图，其示出沿着图4的线E-E'的硅浓度分布的另一示例。
图6、图8、图10和图12示出平面图，其示出根据本发明构思的示例实施方式的制造半导体器件的方法。
图7A、图9A、图11A和图13A分别示出沿着图6、图8、图10和图12的线A-A'截取的截面图。
图7B、图9B、图11B和图13B分别示出沿着图6、图8、图10和图12的线B-B'截取的截面图。
图14至图17示出截面图，其示出根据本发明构思的示例实施方式的形成第一栅电极至第三栅电极的方法。
具体实施方式
图1示出平面图，其示出根据本发明构思的示例实施方式的半导体器件。图2A示出沿着图1的线A-A'截取的截面图。图2B示出沿着图1的线B-B'、C-C'和D-D'截取的截面图。
参照图1、图2A和图2B，衬底100可以包括第一区域RG1、第二区域RG2和第三区域RG3(这里称为第一区域RG1至第三区域RG3)。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底或锗衬底。在一些实施方式中，衬底100可以是SOI(绝缘体上硅)衬底。第一晶体管TR1、第二晶体管TR2和第三晶体管TR3(这里称为第一晶体管TR1至第三晶体管TR3)可以分别提供在衬底100的第一区域RG1至第三区域RG3上。
在一些实施方式中，衬底100的第一区域RG1至第三区域RG3可以是存储单元区域(其中形成多个存储单元以存储数据)，或可以包括所述存储单元区域。例如，衬底100的存储单元区域可以提供有被包括在多个SRAM单元中的存储单元晶体管。第一晶体管TR1至第三晶体管TR3可以是存储单元晶体管中的一些。
在一些实施方式中，衬底100的第一区域RG1至第三区域RG3可以是逻辑单元区域(其中逻辑晶体管将被包括在半导体器件的逻辑电路中)，或可以包括所述逻辑单元区域。例如，逻辑晶体管可以在衬底100的逻辑单元区域上。第一晶体管TR1至第三晶体管TR3可以是逻辑晶体管中的一些。然而，本发明构思不限于此。
分别在第一区域RG1至第三区域RG3上的第一晶体管TR1至第三晶体管TR3可以具有相同的导电类型。例如，分别在第一区域RG1至第三区域RG3上的第一晶体管TR1至第三晶体管TR3可以是PMOSFET。在一些实施方式中，分别在第一区域RG1至第三区域RG3上的第一晶体管TR1至第三晶体管TR3可以是NMOSFET。
器件隔离层ST可以提供在衬底100上。器件隔离层ST可以在衬底100的上部限定上部图案UP。每个上部图案UP可以在第一区域RG1至第三区域RG3中的相应一个上延伸。上部图案UP可以在第二方向D2上延伸。器件隔离层ST可以填充每个上部图案UP的相反两侧的沟槽。器件隔离层ST可以具有比上部图案UP的顶表面低(例如更靠近衬底100的下部)的顶表面。
有源图案AP可以提供在每个上部图案UP上。例如，有源图案AP可以与上部图案UP垂直地重叠。有源图案AP可以具有在第二方向D2上延伸的线性形状。
每个有源图案AP可以包括沟道图案CH和源极/漏极图案SD。沟道图案CH可以在一对源极/漏极图案SD之间。第一区域RG1的沟道图案CH可以包括垂直堆叠的多个第一半导体图案NS1。第二区域RG2的沟道图案CH可以包括垂直堆叠的多个第二半导体图案NS2。第三区域RG3的沟道图案CH可以包括垂直堆叠的多个第三半导体图案NS3。
第一半导体图案NS1可以在垂直于衬底100的顶表面的第三方向D3上彼此间隔开。第一半导体图案NS1可以彼此垂直地重叠。每个源极/漏极图案SD可以与第一半导体图案NS1的侧壁直接接触。例如，第一半导体图案NS1可以将一对相邻的源极/漏极图案SD彼此连接。第一区域RG1的沟道图案CH可以包括三个第一半导体图案NS1，如图2A和图2B所示，但是第一半导体图案NS1的数量不特别地限于三个。第一半导体图案NS1可以具有彼此相同的厚度(例如在第三方向D3上)或者彼此不同的厚度。第二半导体图案NS2和第三半导体图案NS3的详细描述可以与以上讨论的第一半导体图案NS1的相同。第一半导体图案NS1、第二半导体图案NS2和第三半导体图案NS3可以在这里被称为第一半导体图案NS1至第三半导体图案NS3。
第一半导体图案NS1至第三半导体图案NS3中的处于相同水平面的相应半导体图案可以由相同的半导体层形成。第一半导体图案NS1至第三半导体图案NS3中的处于相同水平面的相应半导体图案可以具有彼此基本上相同的厚度。第一半导体图案NS1至第三半导体图案NS3中的处于相同水平面的相应半导体图案可以具有彼此基本上相同的半导体材料。例如，第一半导体图案NS1至第三半导体图案NS3可以包括Si、SiGe和Ge中的一种或更多种。
源极/漏极图案SD可以是由用作籽晶层的第一半导体图案NS1至第三半导体图案NS3和上部图案UP形成的外延图案，或可以包括由用作籽晶层的第一半导体图案NS1至第三半导体图案NS3和上部图案UP形成的外延图案。在一些实施方式中，当第一晶体管TR1至第三晶体管TR3是PMOSFET时，源极/漏极图案SD可以包括向沟道图案CH提供压缩应变的材料。例如，源极/漏极图案SD可以包括其晶格常数比沟道图案CH的半导体材料的晶格常数大的半导体材料(例如SiGe)。源极/漏极图案SD可以掺杂有杂质以具有P型导电性。
在一些实施方式中，当第一晶体管TR1至第三晶体管TR3是NMOSFET时，源极/漏极图案SD可以包括向沟道图案CH提供拉伸应变的材料。例如，源极/漏极图案SD可以包括其晶格常数比沟道图案CH的半导体材料的晶格常数小的半导体材料。对于另外的示例，源极/漏极图案SD可以包括与沟道图案CH的半导体材料相同的半导体材料。源极/漏极图案SD可以掺杂有杂质以具有N型导电性。
第一至第三栅电极GE1、GE2和GE3可以被提供为在第一方向D1上延伸，并可以分别与第一区域RG1至第三区域RG3的相应沟道图案CH交叉。第一至第三栅电极GE1、GE2和GE3可以分别包括第一至第三功函数金属图案WF1、WF2和WF3。第一至第三栅电极GE1、GE2和GE3还可以分别包括第一至第三电极图案EL1、EL2和EL3。第一至第三电极图案EL1、EL2和EL3可以分别在第一至第三功函数金属图案WF1、WF2和WF3上。第一至第三电极图案EL1、EL2和EL3可以具有比第一至第三功函数金属图案WF1、WF2和WF3的电阻低的电阻。例如，第一至第三电极图案EL1、EL2和EL3可以包括一种或更多种低电阻金属，诸如铝(Al)、钨(W)、钛(Ti)和/或钽(Ta)。
第一功函数金属图案WF1可以填充第一半导体图案NS1之间和最下面的第一半导体图案NS1与上部图案UP之间的第一空间SP1，第二功函数金属图案WF2可以填充第二半导体图案NS2之间和最下面的第二半导体图案NS2与上部图案UP之间的第一空间SP1，第三功函数金属图案WF3可以填充第三半导体图案NS3之间和最下面的第三半导体图案NS3与上部图案UP之间的第一空间SP1。
第一半导体图案NS1之间和最下面的第一半导体图案NS1与上部图案UP之间的第一空间SP1、第二半导体图案NS2之间和最下面的第二半导体图案NS2与上部图案UP之间的第一空间SP1以及第三半导体图案NS3之间和最下面的第三半导体图案NS3与上部图案UP之间的第一空间SP1可以具有基本上相同的尺寸。例如，在相同水平面(例如离衬底100相同的距离)处的第一空间SP1可以在第三方向D3上具有相同的长度。
第一至第三功函数金属图案WF1、WF2和WF3可以分别围绕第一半导体图案NS1至第三半导体图案NS3的部分(见图2B)。例如，第一至第三功函数金属图案WF1、WF2和WF3可以分别围绕第一半导体图案NS1至第三半导体图案NS3的顶表面、底表面和侧壁。在这个意义上，第一晶体管TR1至第三晶体管TR3中的每个可以是环绕栅极型场效应晶体管。
第三栅电极GE3还可以包括在第三功函数金属图案WF3与第三电极图案EL3之间的阻挡图案BP。第一栅电极GE1和第二栅电极GE2可以在它们各自的功函数金属图案WF1、WF2与电极图案EL1、EL2之间不包括阻挡图案BP。例如，第一电极图案EL1可以在第一功函数金属图案WF1上并直接接触第一功函数金属图案WF1，第二电极图案EL2可以在第二功函数金属图案WF2上并直接接触第二功函数金属图案WF2。第三电极图案EL3可以在阻挡图案BP上并直接接触阻挡图案BP。
例如，第一至第三栅电极GE1、GE2和GE3中的每个可以包括第一部分P1和第二部分P2。第一部分P1可以位于第一半导体图案NS1至第三半导体图案NS3中的垂直相邻的半导体图案之间和最下面的半导体图案与上部图案UP之间的第一空间SP1处。例如，第一部分P1可以是插设在第一半导体图案NS1至第三半导体图案NS3中的垂直相邻的半导体图案之间和最下面的半导体图案与上部图案UP之间的区段。
第二部分P2可以在第一半导体图案NS1至第三半导体图案NS3中的最上面的半导体图案上的第二空间SP2处。第二空间SP2可以是与第一半导体图案NS1至第三半导体图案NS3中的最上面的半导体图案以及将在下面讨论的一对栅极间隔物GS相邻的区域。例如，第二部分P2可以是在第一半导体图案NS1至第三半导体图案NS3中的最上面的半导体图案上且设置在该对栅极间隔物GS之间的区段。
第一栅电极GE1的第一部分P1可以包括第一功函数金属图案WF1，第二栅电极GE2的第一部分P1可以包括第二功函数金属图案WF2，第三栅电极GE3的第一部分P1可以包括第三功函数金属图案WF3。第一至第三电极图案EL1、EL2和EL3可以分别与第一至第三栅电极GE1、GE2和GE3的第一部分P1间隔开。例如，第一至第三电极图案EL1、EL2和EL3可以不填充第一空间SP1。阻挡图案BP可以与第三栅电极GE3的第一部分P1间隔开。例如，阻挡图案BP可以不填充第三半导体图案NS3之间和最下面的第三半导体图案NS3与上部图案UP之间的第一空间SP1。
第一栅电极GE1的第二部分P2可以包括顺序堆叠的第一功函数金属图案WF1和第一电极图案EL1。第二栅电极GE2的第二部分P2可以包括顺序堆叠的第二功函数金属图案WF2和第二电极图案EL2。第三栅电极GE3的第二部分P2可以包括顺序堆叠的第三功函数金属图案WF3、阻挡图案BP和第三电极图案EL3。
一对栅极间隔物GS可以在第一至第三栅电极GE1、GE2和GE3中的每个栅电极的两个相反的侧壁上。栅极间隔物GS可以沿着第一至第三栅电极GE1、GE2和GE3在第一方向D1上延伸。栅极间隔物GS可以具有比第一至第三栅电极GE1、GE2和GE3的顶表面高(例如更远离衬底100)的顶表面。沟道图案CH上的第一至第三功函数金属图案WF1、WF2和WF3可以沿着栅极间隔物GS的内侧壁在第三方向D3上延伸。例如，栅极间隔物GS可以包括SiCN、SiCON和SiN中的一种或更多种。在一些实施方式中，栅极间隔物GS可以包括多层，该多层包括SiCN、SiCON和SiN中的两种或更多种。
栅极覆盖层CP可以在第一至第三栅电极GE1、GE2和GE3上。栅极覆盖层CP可以沿着第一至第三栅电极GE1、GE2和GE3在第一方向D1上延伸。栅极覆盖层CP可以具有与栅极间隔物GS的顶表面共平面的顶表面。栅极覆盖层CP可以包括对将在下面讨论的第一层间电介质层110具有蚀刻选择性的材料。例如，栅极覆盖层CP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
绝缘图案IP可以在源极/漏极图案SD与第一至第三栅电极GE1、GE2和GE3之间。绝缘图案IP可以位于彼此垂直间隔开的第一半导体图案NS1之间和最下面的第一半导体图案NS1与上部图案UP之间、彼此垂直间隔开的第二半导体图案NS2之间和最下面的第二半导体图案NS2与上部图案UP之间、以及彼此垂直间隔开的第三半导体图案NS3之间和最下面的第三半导体图案NS3与上部图案UP之间。绝缘图案IP可以使第一至第三栅电极GE1、GE2和GE3与源极/漏极图案SD电绝缘。第一空间SP1可以由一对水平相邻的绝缘图案IP和半导体图案NS1、NS2和NS3中的一对垂直相邻的半导体图案或最下面的半导体图案与上部图案UP限定。例如，绝缘图案IP可以包括硅氮化物层。
界面层IL可以被提供为围绕第一至第三半导体图案NS1、NS2和NS3中的每个的一部分。界面层IL可以在第一至第三半导体图案NS1、NS2和NS3上并直接接触第一至第三半导体图案NS1、NS2和NS3。例如，界面层IL可以包括硅氧化物层。
栅极电介质层GI可以分别在第一至第三半导体图案NS1、NS2和NS3与第一至第三栅电极GE1、GE2和GE3之间。在一些实施方式中，栅极电介质层GI可以被提供为围绕第一至第三半导体图案NS1、NS2和NS3中的每个的一部分，使界面层IL的一部分在其间。每个栅极电介质层GI可以共形地填充第一空间SP1的一部分。栅极电介质层GI可以包括其介电常数比硅氧化物层的介电常数大的高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
第一晶体管TR1可以具有比第二晶体管TR2的阈值电压大的阈值电压，第二晶体管TR2的阈值电压可以大于第三晶体管TR3的阈值电压。这可以由第一至第三栅电极GE1、GE2和GE3分别包括彼此不同的第一至第三功函数金属图案WF1、WF2和WF3的配置引起。
第一晶体管TR1的第一功函数金属图案WF1可以包括第一功函数金属层W1。第二晶体管TR2的第二功函数金属图案WF2可以包括第一功函数金属层W1和第二功函数金属层W2。第三晶体管TR3的第三功函数金属图案WF3可以包括第二功函数金属层W2。在一些实施方式中，第一晶体管TR1的第一功函数金属层W1包括与第二晶体管TR2的第一功函数金属层W1基本上相同的成分。在一些实施方式中，第二晶体管TR2的第二功函数金属层W2包括与第三晶体管TR3的第二功函数金属层W2基本上相同的成分。然而，本发明构思不限于此。例如，在一些实施方式中，第一晶体管TR1的第一功函数金属层W1可以与第二晶体管TR2的第一功函数金属层W1不同，第二晶体管TR2的第二功函数金属层W2可以与第三晶体管TR3的第二功函数金属层W2不同。
第一功函数金属层W1可以是或可以包括具有相对低的功函数的金属氮化物层。第一功函数金属层W1可以是或可以包括掺杂有(或含有)硅和/或铝的金属氮化物层。例如，第一功函数金属层W1可以是或可以包括硅掺杂的钛氮化物(TiSiN)层、硅掺杂的钽氮化物(TaSiN)层、铝掺杂的钛氮化物(TiAlN)层、和/或铝掺杂的钽氮化物(TaAlN)层。
通过控制掺杂剂诸如硅和/或铝的浓度，第一功函数金属层W1可以在其功函数上改变。在这种意义上，第一功函数金属图案WF1可以通过调节第一功函数金属层W1中的杂质浓度来控制其功函数。第二功函数金属图案WF2也可以通过调节第二功函数金属图案WF2的第一功函数金属层W1中的杂质浓度来控制其功函数。例如，第一功函数金属层W1中的杂质(例如硅和/或铝)可以具有在从约0.1at％(原子百分比)至约25at％的范围内的浓度。
第二功函数金属层W2可以是或可以包括其功函数比第一功函数金属层W1的功函数大的金属氮化物层。例如，第二功函数金属层W2可以是或可以包括钛氮化物(TiN)层和/或钛氮氧化物(TiON)层。第二功函数金属层W2可以基本上不含有杂质(例如硅和/或铝)。
填充有第一至第三功函数金属图案WF1、WF2和WF3的第一空间SP1可以具有基本上彼此相同的尺寸。第一半导体图案NS1之间的第一功函数金属图案WF1、第二半导体图案NS2之间的第二功函数金属图案WF2和第三半导体图案NS3之间的第三功函数金属图案WF3可以具有基本上彼此相同的厚度。
在一些实施方式中，第一功函数金属层W1和第二功函数金属层W2的组合可以用于使第一至第三功函数金属图案WF1、WF2和WF3具有彼此不同的功函数。在另一些实施方式中，第一功函数金属层W1可以在其掺杂浓度上被控制以使第一至第三功函数金属图案WF1、WF2和WF3具有彼此不同的功函数。
与扩散到第一功函数金属层W1中相比，金属材料可以更容易地扩散到第二功函数金属层W2中。如果第三栅电极GE3不包括阻挡图案BP，则第三电极图案EL3会直接接触第二功函数金属层W2。在这种情况下，第三电极图案EL3中的金属材料会扩散到第二功函数金属层W2中。当第三电极图案EL3中的金属材料扩散到第二功函数金属层W2中时，第二功函数金属层W2会在其功函数上改变，这会最终导致第三晶体管TR3的阈值电压的变化。
根据本发明构思的一些实施方式，阻挡图案BP可以阻挡或减少第三电极图案EL3中的金属材料的扩散。阻挡图案BP可以具有防止或减少金属材料扩散的层特性。阻挡图案BP可以具有高结晶度或非晶特性。阻挡图案BP可以是或可以包括硅掺杂(或含有硅)的金属氮化物层。例如，阻挡图案BP可以是或可以包括硅掺杂的钛氮化物(TiSiN)层和/或硅掺杂的钽氮化物(TaSiN)层。阻挡图案BP可以包括与第一功函数金属层W1的材料相同或不同的材料。例如，阻挡图案BP和第一功函数金属层W1可以都包括硅(Si)元素。在一些实施方式中，阻挡图案BP中的硅浓度可以大于第一功函数金属层W1中的硅浓度。阻挡图案BP中的硅浓度可以落在从约20at％至约50at％的范围内。由于阻挡图案BP可以具有相对高的硅浓度，所以阻挡图案BP的层特性可以基本上是非晶的。
第一层间电介质层110可以提供在衬底100的表面上。第一层间电介质层110可以设置在器件隔离层ST和源极/漏极图案SD上。第一层间电介质层110可以具有与栅极覆盖层CP的顶表面基本上共平面的顶表面。例如，第一层间电介质层110可以包括硅氧化物层和/或硅氮氧化物层。
尽管没有示出，但是接触可以被提供为穿过第一层间电介质层110以与源极/漏极图案SD连接。接触可以包括金属材料，诸如钨(W)、钛(Ti)和/或钽(Ta)。
图3示出图2A所示的第一部分P1的放大截面图，示出根据本发明构思的示例实施方式的半导体器件中包括的第一晶体管TR1的第一部分P1。在下面的实施方式中，将省略与以上参照图1、图2A和图2B讨论的技术特征重复的技术特征的详细描述，并且将详细讨论不同之处。
参照图1、图2A、图2B和图3，第一功函数金属图案WF1可以包括在第一功函数金属层W1之间的中间层SL。中间层SL可以具有比每个第一功函数金属层W1的厚度小的厚度。例如，第一功函数金属层W1可以是或可以包括硅掺杂的钛氮化物(TiSiN)层和/或硅掺杂的钽氮化物(TaSiN)层，中间层SL可以是或可以包括硅(Si)层。
图4示出图2A所示的第一部分P1的放大截面图，示出根据本发明构思的示例实施方式的半导体器件中包括的第一晶体管TR1的第一部分P1。图5A示出曲线图，其示出沿着图4的线E-E'的硅浓度分布的示例。图5B示出曲线图，其示出沿着图4的线E-E'的硅浓度分布的另一示例。在下面的实施方式中，将省略与以上参照图1、图2A和图2B讨论的技术特征重复的技术特征的详细描述，并且将详细讨论不同之处。
参照图1、图2A、图2B、图4和图5A，第一功函数金属层W1可以是或可以包括硅掺杂的钛氮化物(TiSiN)层和/或硅掺杂的钽氮化物(TaSiN)层。在这种情况下，第一功函数金属层W1可以在内部具有硅浓度梯度。例如，当第一功函数金属层W1从下面的第一半导体图案NS1朝向上覆的第一半导体图案NS1(线E-E')(例如在远离衬底100的方向上)延伸时，第一功函数金属层W1可以具有最初增大然后减小(例如变化)的硅浓度。也就是，第一功函数金属层W1可以在彼此垂直相邻的第一半导体图案NS1之间的中点处具有最高的硅浓度。
参照图1、图2A、图2B、图4和图5B，当第一功函数金属层W1从下面的第一半导体图案NS1朝向上覆的第一半导体图案NS1(线E-E')(例如在远离衬底100的方向上)延伸时，第一功函数金属层W1可以具有最初减小然后增大(例如变化)的硅浓度。也就是，第一功函数金属层W1可以在彼此垂直相邻的第一半导体图案NS1之间的中点处具有最低的硅浓度。
图5A和图5B示出第一功函数金属层W1的硅浓度梯度的示例，并且第一功函数金属层W1中的硅浓度分布可以基于第一晶体管TR1的期望阈值电压而不同地改变。第一功函数金属层W1的硅浓度可以根据与第一半导体图案NS1的距离以其它方式变化。
图6、图8、图10和图12示出平面图，其示出根据本发明构思的示例实施方式的制造半导体器件的方法。图7A、图9A、图11A和图13A分别示出沿着图6、图8、图10和图12的线A-A'截取的截面图。图7B、图9B、图11B和图13B分别示出沿着图6、图8、图10和图12的线B-B'截取的截面图。图14至图17示出根据本发明构思的示例实施方式的形成第一栅电极至第三栅电极的方法的截面图。
参照图6、图7A和图7B，牺牲层120和半导体层130可以交替地且重复地堆叠在衬底100的表面上。半导体层130可以重复地堆叠三次，但是本发明构思不限于此。例如，牺牲层120可以包括对半导体层130具有蚀刻选择性的材料。例如，半导体层130可以包括在蚀刻牺牲层120的工艺中没有被蚀刻的材料。具体地，在蚀刻牺牲层120的工艺中，牺牲层120与半导体层130的蚀刻速率比可以落在从约10：1至约200：1的范围内。例如，牺牲层120可以包括SiGe和/或Ge，半导体层130可以包括Si。
牺牲层120和半导体层130可以通过外延生长工艺形成，其中衬底100用作籽晶层。牺牲层120和半导体层130可以在相同的腔室中连续形成。牺牲层120和半导体层130可以共形地形成在衬底100的整个表面上。
牺牲层120、半导体层130和衬底100可以被图案化以形成初始有源图案PAP。图案化工艺可以蚀刻衬底100的上部以形成上部图案UP。初始有源图案PAP可以位于相应的上部图案UP上。初始有源图案PAP可以形成为具有在第二方向D2上延伸的线性形状和/或条形。
当图案化工艺蚀刻衬底100的上部时，沟槽可以形成在每个上部图案UP的相反两侧。器件隔离层ST可以形成在沟槽内。器件隔离层ST的形成可以包括在衬底100的整个表面上形成绝缘层以及使该绝缘层凹陷直到初始有源图案PAP被完全暴露。因此，器件隔离层ST可以具有比上部图案UP的上表面低(例如更靠近衬底100的下部)的顶表面。
参照图8、图9A和图9B，牺牲栅极图案140可以形成为与初始有源图案PAP交叉。牺牲栅极图案140可以形成为具有在第一方向D1上延伸的线性形状和/或条形。栅极掩模图案MP可以提供在相应的牺牲栅极图案140上。牺牲栅极图案140和栅极掩模图案MP的形成可以包括：在衬底100上顺序地形成牺牲栅极层和栅极掩模层以及顺序地图案化栅极掩模层和牺牲栅极层。牺牲栅极层可以包括例如多晶硅。栅极掩模层可以包括例如硅氮化物层和/或硅氮氧化物层。
一对栅极间隔物GS可以形成在每个牺牲栅极图案140的两个相反的侧壁上。例如，栅极间隔物GS可以包括SiCN、SiCON和SiN中的一种或更多种。栅极间隔物GS的形成可以包括：通过诸如CVD或ALD的沉积工艺形成间隔物层以及对该间隔物层执行各向异性蚀刻工艺。
参照图10、图11A和图11B，初始有源图案PAP可以被图案化以形成沟道图案CH。初始有源图案PAP可以通过使用栅极掩模图案MP和栅极间隔物GS作为蚀刻掩模来图案化。因此，上部图案UP可以通过栅极掩模图案MP和栅极间隔物GS被部分地暴露。
例如，初始有源图案PAP的牺牲层120可以被图案化以形成牺牲图案125。初始有源图案PAP的半导体层130可以被图案化以形成第一至第三半导体图案NS1、NS2和NS3。第一半导体图案NS1可以构成第一区域RG1的沟道图案CH，第二半导体图案NS2可以构成第二区域RG2的沟道图案CH，第三半导体图案NS3可以构成第三区域RG3的沟道图案CH。
在图案化工艺之后，牺牲图案125的暴露部分可以部分地水平地(例如在第二方向D2上)被去除以形成凹陷区域DR。凹陷区域DR的形成可以包括使用对牺牲图案125表现出蚀刻选择性的蚀刻源来执行蚀刻工艺。例如，当第一至第三半导体图案NS1、NS2和NS3包括Si时并且当牺牲图案125包括SiGe时，凹陷区域DR的形成可以包括利用包括过乙酸的蚀刻剂执行蚀刻工艺。
可以形成绝缘图案IP以填充凹陷区域DR。绝缘图案IP可以隔着第一至第三半导体图案NS1、NS2和NS3而彼此垂直地间隔开。例如，绝缘层可以共形地形成在衬底100的整个表面上。绝缘层可以填充凹陷区域DR。之后，绝缘层可以被蚀刻，直到绝缘图案IP局部地保留在凹陷区域DR中。
源极/漏极图案SD可以形成在每个沟道图案CH的相反两侧。例如，可以使用第一至第三半导体图案NS1、NS2和NS3以及上部图案UP作为籽晶层来执行选择性外延工艺，从而形成源极/漏极图案SD。沟道图案CH和源极/漏极图案SD可以彼此连接以构成在第二方向D2上延伸的有源图案AP。
在一些实施方式中，源极/漏极图案SD可以由向沟道图案CH提供压缩应变的材料形成。例如，源极/漏极图案SD可以由其晶格常数比Si的晶格常数大的SiGe形成。在选择性外延工艺的同时或之后，源极/漏极图案SD可以掺杂有P型杂质。
在一些实施方式中，源极/漏极图案SD可以由与沟道图案CH的半导体材料(例如Si)相同的半导体材料(例如Si)形成。在选择性外延工艺的同时或之后，源极/漏极图案SD可以掺杂有N型杂质。
参照图12、图13A和图13B，第一层间电介质层110可以形成在衬底100的整个表面上。之后，可以对第一层间电介质层110执行平坦化工艺，直到牺牲栅极图案140的顶表面被暴露。平坦化工艺可以包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。当第一层间电介质层110被平坦化时，栅极掩模图案MP也可以被去除。例如，第一层间电介质层110可以由硅氧化物层和/或硅氮氧化物层形成。
可以执行工艺以选择性地去除在执行平坦化工艺时暴露的牺牲栅极图案140。当牺牲栅极图案140被去除时，第一至第三沟槽TC1、TC2和TC3可以分别形成在衬底100的第一至第三区域RG1、RG2和RG3上。第一至第三沟槽TC1、TC2和TC3可以暴露沟道图案CH。第一至第三沟槽TC1、TC2和TC3也可以暴露牺牲图案125。
暴露的牺牲图案125可以被选择性地去除。例如，当牺牲图案125包括SiGe时并且当第一至第三半导体图案NS1、NS2和NS3包括Si时，可以使用包括过乙酸的蚀刻剂来执行选择性蚀刻工艺。在一些实施方式中，蚀刻剂可以包括氢氟酸(HF)溶液和去离子水。源极/漏极图案SD可以被绝缘图案IP和第一层间电介质层110覆盖，从而可以被保护而不受选择性蚀刻工艺的影响。
可以去除牺牲图案125以在第一区域RG1至第三区域RG3上形成第一空间SP1和第二空间SP2。第一空间SP1可以是第一至第三半导体图案NS1、NS2和NS3中的垂直相邻的半导体图案之间和最下面的半导体图案与上部图案UP之间的区域。第二空间SP2可以是在一对栅极间隔物GS之间且在第一至第三半导体图案NS1、NS2和NS3中的最上面的半导体图案上的区域。第一空间SP1和第二空间SP2可以在空间上连接到第一至第三沟槽TC1、TC2和TC3以暴露第一至第三半导体图案NS1、NS2和NS3。
返回参照图1、图2A和图2B，第一至第三栅电极GE1、GE2和GE3可以分别形成在第一至第三沟槽TC1、TC2和TC3中。下面将参照图14至图17讨论第一至第三栅电极GE1、GE2和GE3的形成。栅极覆盖层CP可以形成在第一至第三栅电极GE1、GE2和GE3上。例如，栅极覆盖层CP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。尽管没有示出，但是接触可以形成为穿过第一层间电介质层110以与源极/漏极图案SD连接。
下面将参照图14至图17讨论分别在第一至第三沟槽TC1、TC2和TC3中形成第一至第三栅电极GE1、GE2和GE3。
参照图14，可以对暴露于第一至第三沟槽TC1、TC2和TC3的第一至第三半导体图案NS1、NS2和NS3执行使用等离子体的氧化工艺。因此，界面层IL可以从第一至第三半导体图案NS1、NS2和NS3以及上部图案UP生长。界面层IL可以在暴露的第一至第三半导体图案NS1、NS2和NS3的表面及上部图案UP的表面上并直接接触所述表面。
界面层IL的形成可以包括热氧化工艺和/或化学氧化工艺。氧化工艺可以使用氧等离子体、臭氧等离子体和蒸汽等离子体中的一种或更多种。例如，界面层IL可以包括硅氧化物层。
栅极电介质层GI可以共形地形成在界面层IL上。栅极电介质层GI可以部分地填充第一沟槽TC1至第三沟槽TC3的第一空间SP1。栅极电介质层GI可以部分地填充第一沟槽TC1至第三沟槽TC3的第二空间SP2。栅极电介质层GI可以在绝缘图案IP和界面层IL上并直接接触绝缘图案IP和界面层IL。栅极电介质层GI可以使用其介电常数比硅氧化物层的介电常数大的高k电介质材料形成。
参照图15，第一掩模图案MA1可以形成在第一区域RG1和第二区域RG2上。第一掩模图案MA1可以选择性地暴露第三区域RG3。第一掩模图案MA1可以完全填充第一沟槽TC1和第二沟槽TC2。第一掩模图案MA1可以不填充第三沟槽TC3。
第三功函数金属图案WF3可以形成在由第一掩模图案MA1选择性地暴露的第三沟槽TC3中。第三功函数金属图案WF3可以形成为完全填充第三沟槽TC3的第一空间SP1。第三功函数金属图案WF3可以形成为部分地填充第三沟槽TC3的第二空间SP2。
第三功函数金属图案WF3的形成可以包括在第三沟槽TC3中共形地形成第二功函数金属层W2。第二功函数金属层W2可以通过诸如ALD的沉积工艺形成。第二功函数金属层W2可以是或可以包括具有相对高的功函数的金属氮化物层。
阻挡图案BP可以形成在第三功函数金属图案WF3上。阻挡图案BP可以不填充第三沟槽TC3的第一空间SP1。阻挡图案BP可以形成为部分地填充第三沟槽TC3的第二空间SP2。阻挡图案BP的形成可以包括在第三沟槽TC3中共形地形成阻挡金属层。阻挡金属层可以通过诸如ALD的沉积工艺形成。阻挡金属层可以具有防止金属材料扩散的层特性，并可以是或可以包括含硅的金属氮化物层。
之后，可以执行工艺以使第三沟槽TC3中的栅极电介质层GI的上部、第三沟槽TC3中的第二功函数金属层W2的上部以及第三沟槽TC3中的阻挡金属层的上部凹陷。
参照图16，第一掩模图案MA1可以被去除。第二掩模图案MA2可以形成在第一区域RG1和第三区域RG3上。第二掩模图案MA2可以选择性地暴露第二区域RG2。第二掩模图案MA2可以完全填充第一沟槽TC1和第三沟槽TC3。第二掩模图案MA2可以不填充第二沟槽TC2。
第二功函数金属图案WF2可以形成在由第二掩模图案MA2选择性地暴露的第二沟槽TC2中。第二功函数金属图案WF2可以形成为完全填充第二沟槽TC2的第一空间SP1。第二功函数金属图案WF2可以形成为部分地填充第二沟槽TC2的第二空间SP2。
第二功函数金属图案WF2的形成可以包括：在第二沟槽TC2中共形地形成第二功函数金属层W2；在第二功函数金属层W2上共形地形成第一功函数金属层W1；以及使第二沟槽TC2中的第一功函数金属层W1的上部、第二功函数金属层W2的上部和栅极电介质层GI的上部凹陷。第一功函数金属层W1可以是或可以包括其功函数比第二功函数金属层W2的功函数小的金属氮化物层。在一些实施方式中，第二功函数金属图案WF2的第二功函数金属层W2可以包括与第三功函数金属图案WF3的第二功函数金属层W2基本上相同的成分。然而，本发明构思不限于此。例如，在一些实施方式中，第二功函数金属图案WF2的第二功函数金属层W2的成分可以与第三功函数金属图案WF3的第二功函数金属层W2的成分不同。也就是，由于在形成第二功函数金属图案WF2期间第三区域RG3被选择性地掩蔽，所以在一些实施方式中，不同的材料可以用于第二功函数金属图案WF2和第三功函数金属图案WF3的第二功函数金属层W2。
参照图17，第二掩模图案MA2可以被去除。第三掩模图案MA3可以形成在第二区域RG2和第三区域RG3上。第三掩模图案MA3可以选择性地暴露第一区域RG1。第三掩模图案MA3可以完全填充第二沟槽TC2和第三沟槽TC3。第三掩模图案MA3可以不填充第一沟槽TC1。
第一功函数金属图案WF1可以形成在由第三掩模图案MA3选择性地暴露的第一沟槽TC1中。第一功函数金属图案WF1可以形成为完全填充第一沟槽TC1的第一空间SP1。第一功函数金属图案WF1可以形成为部分地填充第一沟槽TC1的第二空间SP2。
第一功函数金属图案WF1的形成可以包括：在第一沟槽TC1中共形地形成第一功函数金属层W1以及使第一沟槽TC1中的第一功函数金属层W1的上部和栅极电介质层GI的上部凹陷。第一功函数金属层W1可以通过诸如ALD的沉积工艺形成。在一些实施方式中，第一功函数金属图案WF1的第一功函数金属层W1可以包括与第二功函数金属图案WF2的第一功函数金属层W1基本上相同的成分。然而，本发明构思不限于此。例如，在一些实施方式中，第一功函数金属图案WF1的第一功函数金属层W1的成分可以不同于第二功函数金属图案WF2的第一功函数金属层W1的成分。也就是，由于在形成第一功函数金属图案WF1期间第二区域RG2被选择性地掩蔽，所以在一些实施方式中，不同的材料可以用于第一功函数金属图案WF1和第二功函数金属图案WF2的第一功函数金属层W1。
在一些实施方式中，当执行沉积工艺以形成第一功函数金属层W1时，仅硅前体(例如硅烷气体)可以被引入到其中装载衬底100的腔室中，然后可以保持预定的时间。此步骤可以形成如以上参照图3讨论的中间层SL。
在某些实施方式中，当执行沉积工艺以形成第一功函数金属层W1时，可以在改变硅前体的引入量的同时执行ALD循环。此步骤可以使第一功函数金属层W1具有硅浓度梯度，如以上参照图4、图5A和图5B讨论的。
返回参照图2A，第三掩模图案MA3可以被去除。第一至第三电极图案EL1、EL2和EL3可以分别形成在第一至第三沟槽TC1、TC2和TC3中。第一至第三电极图案EL1至EL3可以分别形成在第一至第三功函数金属图案WF1至WF3上。低电阻材料可以用来形成第一至第三电极图案EL1、EL2和EL3。
根据本发明构思的示例实施方式，第一区域RG1至第三区域RG3可以在其上提供有具有彼此不同的阈值电压的环绕栅极型晶体管。
根据本发明构思的半导体器件可以配置为使得环绕栅极型晶体管被实现为具有通过功函数金属层的组合引起的各种阈值电压。此外，可以防止金属材料从低电阻金属层扩散到功函数金属层中，结果可以控制晶体管的阈值电压。
将理解，尽管这里使用术语“第一”、“第二”等来描述本发明构思的示例实施方式中的构件、区域、层、部分、区段、部件和/或元件，但是所述构件、区域、层、部分、区段、部件和/或元件不应受这些术语的限制。这些术语仅用于将一个构件、区域、部分、区段、部件或元件与另一个构件、区域、部分、区段、部件或元件区分开。因此，下面描述的第一构件、区域、部分、区段、部件或元件也可以被称为第二构件、区域、部分、区段、部件或元件，而没有脱离本发明构思的范围。例如，第一元件也可以被称为第二元件，并且类似地，第二元件也可以被称为第一元件，而没有脱离本发明构思的范围。
为了便于描述，这里可以使用空间关系术语诸如“在…下面”、“在…下方”、“下”、“在…上面”、“上”等来描述一个元件或特征与另一个(些)元件或特征如附图所示的关系。将理解，除了附图所示的取向之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“下面”或“之下”的元件将会取向为在其它元件或特征“之上”。因此，示范性术语“在…下面”可以涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或处于其它的取向)，这里使用的空间关系描述语被相应地解释。
这里使用的术语仅是为了描述特定实施方式的目的，而不旨在限制示例实施方式。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外明确地指示。还将理解，如果在这里使用，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)都具有与本发明构思所属的领域中的普通技术人员所通常理解的含义相同的含义。还将理解，术语诸如在通用词典中定义的那些术语应当被解释为具有与其在本说明书的上下文和相关领域中的含义一致的含义，而不应被解释为理想化的或过度形式化的含义，除非这里明确地如此限定。
当某个示例实施方式可以被不同地实现时，特定工艺顺序可以与所描述的顺序不同地执行。例如，两个连续描述的工艺可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
在附图中，由例如制造技术和/或公差引起的图示形状的变化是可预期的。因此，本发明构思的示例实施方式不应被解释为限于这里示出的区域的特定形状，而是可以被解释为包括例如由制造工艺引起的形状偏差。例如，示出为矩形形状的蚀刻区域可以是圆化的或特定曲率的形状。因此，附图中示出的区域在本质上是示意性的，附图中示出的区域的形状旨在示出器件的区域的特定形状，而不旨在限制本发明构思的范围。如这里所用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。诸如“…中的至少一个”的表述，当在一列元件之后时，修饰整列元件而不是修饰该列表的个别元件。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到该另一元件，或者可以存在居间的元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，不存在居间的元件。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如“在......之间”与“直接在...之间”、“相邻”与“直接相邻”、“在......上”与“直接在......上”)。
相同的附图标记始终表示相同的元件。因此，相同或相似的附图标记可以参照其它附图来描述，即使它们在相应的附图中既没有被提及也没有被描述。此外，没有用附图标记指示的元件可以参照其它附图来描述。
尽管已经参照附图讨论了本发明构思的示例实施方式，但是将理解，可以在其中进行形式和细节上的各种改变，而没有脱离本发明构思的精神和范围。因此，将理解，上述实施方式在所有的方面中仅是说明性的而不是限制性的。
本申请要求于2017年9月8日提交的韩国专利申请第10-2017-0115343号的优先权，其全部内容通过引用结合于此。

Claims (21)

1.一种半导体器件，包括：
多个第一半导体图案，垂直堆叠在衬底上并彼此垂直间隔开；
第一栅电极，在所述多个第一半导体图案上；
多个第二半导体图案，垂直堆叠在所述衬底上并彼此垂直间隔开；以及
第二栅电极，在所述多个第二半导体图案上，
其中所述第一栅电极包括：
第一功函数金属图案，在所述多个第一半导体图案中的各个第一半导体图案的顶表面、底表面和侧壁上；
阻挡图案，在所述第一功函数金属图案上；和
第一电极图案，在所述阻挡图案上，
其中所述第二栅电极包括：
第二功函数金属图案，在所述多个第二半导体图案中的各个第二半导体图案的顶表面、底表面和侧壁上；和
第二电极图案，在所述第二功函数金属图案上，
其中所述第一栅电极具有在所述多个第一半导体图案中的相邻的第一半导体图案之间的第一部分，
其中所述阻挡图案包括包含硅的第一金属氮化物层，并且包括比所述第二功函数金属图案的硅浓度大的硅浓度，并且
其中所述阻挡图案和所述第一电极图案与所述第一部分间隔开。
2.如权利要求1所述的半导体器件，其中所述第一栅电极具有在所述多个第一半导体图案中的最上面的第一半导体图案上的第二部分，
其中所述第一部分包括所述第一功函数金属图案，并且
其中所述第二部分包括顺序堆叠的所述第一功函数金属图案、所述阻挡图案和所述第一电极图案。
3.如权利要求1所述的半导体器件，其中所述第二功函数金属图案包括比所述第一功函数金属图案的功函数小的功函数。
4.如权利要求3所述的半导体器件，其中所述第一功函数金属图案包括第二金属氮化物层，并且
其中所述第二功函数金属图案包括包含硅和/或铝的第三金属氮化物层。
5.如权利要求4所述的半导体器件，其中所述第二功函数金属图案包括包含硅的所述第三金属氮化物层，并且
其中所述第二功函数金属图案包括基于与所述衬底的距离而变化的硅浓度。
6.如权利要求3所述的半导体器件，其中所述第二功函数金属图案包括包含硅的第二金属氮化物层。
7.如权利要求3所述的半导体器件，其中所述第二功函数金属图案包括多个功函数金属层和在所述多个功函数金属层之间的中间层，
其中所述多个功函数金属层中的各个功函数金属层包括包含硅的第二金属氮化物层，并且
其中所述中间层包括硅层。
8.如权利要求3所述的半导体器件，其中所述第二栅电极具有在所述多个第二半导体图案中的相邻的第二半导体图案之间的第一部分和在所述多个第二半导体图案中的最上面的第二半导体图案上的第二部分，
其中所述第二栅电极的所述第一部分包括所述第二功函数金属图案，并且
其中所述第二栅电极的所述第二部分包括顺序堆叠的所述第二功函数金属图案和所述第二电极图案。
9.如权利要求1所述的半导体器件，其中所述第一功函数金属图案包括第一功函数金属层，
其中所述第二功函数金属图案包括所述第一功函数金属层和第二功函数金属层，并且
其中所述第二功函数金属层包括比所述第一功函数金属层的功函数小的功函数。
10.如权利要求1所述的半导体器件，其中所述阻挡图案包括在从20at％至50at％的范围内的硅浓度。
11.如权利要求1所述的半导体器件，其中所述第一电极图案包括比所述第一功函数金属图案的电阻小的电阻，并且
其中所述第一电极图案包括铝、钨、钛和/或钽。
12.一种半导体器件，包括在衬底上的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管中的每个包括：
多个半导体图案，垂直堆叠在所述衬底上并彼此垂直地间隔开；和
栅电极，在所述多个半导体图案上，
其中所述第一晶体管的所述栅电极包括顺序堆叠在所述第一晶体管的所述多个半导体图案中的最上面的半导体图案上的第一功函数金属图案和第一电极图案，
其中所述第二晶体管的所述栅电极包括顺序堆叠在所述第二晶体管的所述多个半导体图案中的最上面的半导体图案上的第二功函数金属图案、阻挡图案和第二电极图案，
其中所述第一电极图案覆盖所述第一功函数金属图案，以及
其中所述阻挡图案包括比所述第一功函数金属图案的硅浓度大的硅浓度。
13.如权利要求12所述的半导体器件，其中所述阻挡图案包括包含硅的金属氮化物层。
14.如权利要求12所述的半导体器件，其中所述第一功函数金属图案包括包含硅和/或包含铝的第一金属氮化物层，并且
其中所述第二功函数金属图案包括第二金属氮化物层。
15.如权利要求12所述的半导体器件，其中所述第一电极图案和所述第二电极图案包括铝、钨、钛和/或钽。
16.如权利要求12所述的半导体器件，其中所述第一晶体管的所述栅电极和所述第二晶体管的所述栅电极每个包括在所述多个半导体图案中的相邻的半导体图案之间的第一部分，
其中所述第一电极图案与所述第一晶体管的所述栅电极的所述第一部分间隔开，并且
其中所述第二电极图案和所述阻挡图案与所述第二晶体管的所述栅电极的所述第一部分间隔开。
17.一种半导体器件，包括：
多个第一半导体图案，垂直堆叠在衬底上；
多个第二半导体图案，垂直堆叠在所述衬底上；
第一栅电极，在所述多个第一半导体图案上；以及
第二栅电极，在所述多个第二半导体图案上，
其中所述第一栅电极包括：
第一功函数金属图案，在所述多个第一半导体图案中的相邻的第一半导体图案之间的空间内并在所述多个第一半导体图案中的各个第一半导体图案的顶表面、底表面和侧壁上；和
第一电极图案，在所述第一功函数金属图案上，
其中所述第二栅电极包括：
第二功函数金属图案，在所述多个第二半导体图案中的相邻的第二半导体图案之间的空间内并在所述多个第二半导体图案中的各个第二半导体图案的顶表面、底表面和侧壁上；
第二电极图案，在所述第二功函数金属图案上；以及
阻挡图案，在所述第二功函数金属图案与所述第二电极图案之间，其中所述第一功函数金属图案包括包含硅的第一金属氮化物层，
其中所述第二功函数金属图案包括第二金属氮化物层，
其中所述阻挡图案包括包含硅的第三金属氮化物层，并且
其中所述阻挡图案包括比所述第一功函数金属图案的硅浓度大的硅浓度。
18.如权利要求17所述的半导体器件，其中所述第一电极图案通过所述多个第一半导体图案中的至少一个而与所述多个第一半导体图案中的相邻的第一半导体图案之间的所述空间间隔开，并且
所述第二电极图案和所述阻挡图案通过所述多个第二半导体图案中的至少一个而与所述多个第二半导体图案中的相邻的第二半导体图案之间的所述空间间隔开。
19.如权利要求17所述的半导体器件，其中所述第一半导体图案和所述第一栅电极是第一晶体管的部分，
其中所述第二半导体图案和所述第二栅电极是第二晶体管的部分，
其中所述第一晶体管和所述第二晶体管是PMOSFET，并且
其中所述第一晶体管具有比所述第二晶体管的阈值电压大的阈值电压。
20.如权利要求17所述的半导体器件，其中所述阻挡图案的所述硅浓度落在从20at％至50at％的范围内。
21.如权利要求17所述的半导体器件，还包括：
第一源极/漏极图案，在所述第一半导体图案的相反两侧；和
第二源极/漏极图案，在所述第二半导体图案的相反两侧。
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