CN118693156A

CN118693156A - 半导体器件及其形成方法

Info

Publication number: CN118693156A
Application number: CN202410709353.2A
Authority: CN
Inventors: 潘冠廷; 张家豪; 游家权; 江国诚; 王志豪
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2023-06-01
Filing date: 2024-06-03
Publication date: 2024-09-24

Abstract

一种半导体器件，包括：第一纳米结构，位于衬底上方；第二纳米结构，位于衬底上方，其中，第一纳米结构通过位于第一纳米结构与第二纳米结构之间的隔离结构与第二纳米结构横向分隔开；第一栅极结构，位于每个第一纳米结构周围并且位于每个第二纳米结构周围，其中，第一栅极结构在隔离结构上方延伸；第三纳米结构，位于衬底上方；以及第二栅极结构，位于每个第三纳米结构周围，其中，第二栅极结构通过介电壁与第一栅极结构分隔开。本公开的实施例还提供了形成半导体器件的方法。

Description

半导体器件及其形成方法

技术领域

本公开的实施例涉及半导体器件及其形成方法。

背景技术

将半导体器件用于各种电子应用中，例如，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。

半导体行业通过不断减小最小部件尺寸来不断改善各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应该解决的额外问题。

发明内容

本公开的一些实施例提供了一种半导体器件，该半导体器件包括：第一纳米结构，位于衬底上方；第二纳米结构，位于衬底上方，其中，第一纳米结构通过位于第一纳米结构与第二纳米结构之间的隔离结构与第二纳米结构横向分隔开；第一栅极结构，位于每个第一纳米结构周围并且位于每个第二纳米结构周围，其中，第一栅极结构在隔离结构上方延伸；第三纳米结构，位于衬底上方；以及第二栅极结构，位于每个第三纳米结构周围，其中，第二栅极结构通过介电壁与第一栅极结构分隔开。

本公开的另一些实施例提供了一种半导体器件，该半导体器件包括：介电壁，位于隔离区域上方；隔离结构，位于隔离区域上方，其中，介电壁的高度大于隔离结构的高度；第一纳米结构的堆叠件，位于介电壁和隔离结构之间；栅极介电层，包括分别围绕每个第一纳米结构的第一部分和在介电壁的侧壁上延伸的第二部分；以及栅电极层，在相邻的第一纳米结构之间延伸并且在栅极介电层的第二部分上延伸，其中，隔离结构物理接触栅电极层和栅极介电层的第一部分。

本公开的又一些实施例提供了一种形成半导体器件的方法，该方法包括：在衬底上方形成第一纳米结构、与第一纳米结构相邻的第二纳米结构和与第二纳米结构相邻的第三纳米结构；在第一纳米结构和第二纳米结构之间沉积第一介电材料以形成第一介电结构；在第一纳米结构周围和第一介电结构的第一侧壁上形成第一栅极结构；在第二纳米结构周围和第一介电结构的第二侧壁上形成第二栅极结构；在第三纳米结构周围形成第三栅极结构；在第二纳米结构和第三纳米结构之间沉积第二介电材料以形成第二介电结构；以及在第二栅极结构、第三栅极结构和第二介电结构上方沉积导电材料，其中，导电材料电连接第二栅极结构和第三栅极结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米结构FET)的实例。

图2至图16C是根据一些实施例的制造纳米结构FET中的中间阶段的视图。

图17示出了根据一些实施例的三维视图中的制造纳米结构FET中的中间阶段。

图18A至图31B是根据一些实施例的制造纳米结构FET中的中间阶段的视图。

图32A和图32B是根据一些实施例的制造纳米结构FET中的中间阶段的视图。

图33是根据一些实施例的制造纳米结构FET的中间阶段的视图。

图34A至图34D是根据一些实施例的制造纳米结构FET中的中间阶段的视图。

图35A至图35C是根据一些实施例的纳米结构FET的放大视图。

具体实施方式

以下公开内容提供了许多用于实施本申请的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据各种实施例，介电壁形成在垂直堆叠的纳米结构的相邻组之间。介电壁提供隔离，因此相邻的纳米结构组可以一起更紧密地形成。因此可以提高器件密度。另外，栅极结构形成在纳米结构周围并且沿着介电壁。栅极结构为π形，从而可以降低端盖长度，这可以降低寄生电容。此外，隔离结构形成在其他组的垂直堆叠的纳米结构之间。隔离结构形成在栅极结构内，并且可以降低栅极结构与邻近源极/漏极区域之间的寄生电容，从而提高器件性能。

图1示出了根据一些实施例的纳米结构FET的实例(例如，纳米线FET、纳米片FET、多桥沟道(MBC)FET、纳米带FET、全环栅(GAA)FET等)。图1为三维视图，其中为了清除地说明，省略了纳米结构FET的一些部件。

纳米结构FET包括位于衬底50(例如，半导体衬底)上的鳍62上方的纳米结构66(例如，纳米片，纳米线等)，其中纳米结构66是充当用于纳米结构FET的沟道区域的半导体部件。诸如浅沟槽隔离(STI)区域的隔离区域70设置在相邻的鳍62之间，鳍62可以在邻近的隔离区域70之上并且从邻近的隔离区域70之间突出。纳米结构66设置在相邻隔离区域70上方并且设置在相邻隔离区域70之间。尽管将隔离区域70描述/示出为与衬底50分隔开，但如本文所使用的，术语“衬底”可以是指单独的半导体衬底或是指半导体衬底和隔离区域的组合。另外，尽管将鳍62的底部部分示出为与衬底50的单一连续材料，但衬底50和/或鳍62的底部部分可以包括单一材料或多种材料。在这种情况下，鳍62是指在邻近隔离区域70之间延伸的部分。

栅极电介质132位于鳍62的顶表面上方，并沿着纳米结构66的顶表面、侧壁和底表面。栅电极134位于栅极电介质132上方。源极/漏极区域118设置在栅极电介质132和栅电极134的相对侧处的鳍62上。单独地或共同地取决于上下文，源极/漏极区域118可以是指源极或漏极。层间电介质(ILD)124形成在源极/漏极区域118上方。至源极/漏极区域118的接触件(随后描述)将穿过ILD 124形成。源极/漏极区域118可以在各个纳米结构66之间共享。例如，相邻的源极/漏极区域118可以电连接，诸如通过外延生长将源极/漏极区域118结合，或者通过将源极/漏极区域118与相同的接触件耦接。

图1进一步示出了后面图中使用的参考截面。截面A-A'沿着纳米结构FET的鳍62的纵轴，并且在例如纳米结构FET的源极/漏极区域118之间的电流流动的方向上。截面B-B'垂直于截面A-A'，并且延伸穿过纳米结构FET的源极/漏极区域118。截面C-C'平行于截面B-B'，并且沿着栅电极134的纵轴。为了清楚起见，随后的图参考了这些参考截面。截面D-D'平行于截面A-A'并且延伸穿过纳米结构FET的源极/漏极区域118。为了清楚起见，随后的图参考了这些参考截面。

本文讨论的一些实施例是在使用后栅极工艺形成的纳米结构FET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在诸如平面FET的平面器件中或在鳍式场效应晶体管(FinFET)中使用的方面，以代替纳米结构FET或与纳米结构FET组合。例如，FinFET可以包括位于衬底上的半导体鳍，其中半导体鳍是充当FinFET的沟道区域的半导体部件。类似地，平面FET可以包括衬底，衬底的平坦部分是充当平面FET的沟道区域的半导体部件。

图2至图16C为根据一些实施例的制造纳米结构FET中的中间阶段的视图。图2、图3、图4、图5、图6和图7为三维视图，其显示出与图1类似的三维视图。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图14B、图15A和图16A示出了沿着与图1中的参考截面A-A'类似的截面的截面图。

图8B、图9B、图10B、图11B、图12B、图13B、图15B和图16B示出了沿着与图1中的参考截面B-B'类似的截面的截面图。图8C、图9C、图10C、图11C、图12C、图13C、图15C和图16C示出了沿着与图1中的参考截面C-C'类似的截面的截面图。

在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是被掺杂(例如，用p型或n型掺杂剂)或未被掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘体层。也可以使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟的合金半导体；或它们的组合。

衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如NMOS晶体管，例如n型纳米结构FET，而p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型纳米结构FET。n型区域50N可以(或可以不)与p型区域50P物理分隔开(未单独示出)，并且可以在n型区域50N和p型区域50P之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任意数量的n型区域50N和p型区域50P。

在衬底50上方形成多层堆叠件52。多层堆叠件52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。半导体材料可以各自选自衬底50的候选半导体材料。

在所示实施例中，并且如随后更详细描述的，第一半导体层54将被去除，并且第二半导体层56将被图案化，以在n型区域50N和p型区域50P两者中形成纳米结构FET的沟道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟道区域可以具有相同的材料组成(例如，硅或另一半导体材料)并且可以同时形成。第一半导体层54为伪层，该伪层将在后续处理中被去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是相对于第二半导体层56的蚀刻具有高蚀刻选择性的材料，诸如硅锗。第二半导体层56的第二半导体材料是适合于n型器件和p型器件两者的材料，诸如硅。

在另一个实施例中(未单独示出)，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米结构FET的沟道区域，而第二半导体层56将被图案化以在另一区域(例如，n型区域50N)中形成用于纳米结构FET的沟道区域。第一半导体层54的第一半导体材料可以是适合于p型器件的材料，诸如硅锗(例如，Si_xGe_1-x，其中x可以在0至1的范围内)、纯锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以是适合于n型器件的材料，诸如硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料相对于彼此的蚀刻可以具有高蚀刻选择性，从而使得在n型区域50N中可以去除第一半导体层54而不显著去除第二半导体层56，并且可以在p型区域50P中去除第二半导体层56而不显著去除第一半导体层54。

多层堆叠件52被示出为包括三个第一半导体层54和三个第二半导体层56。应当理解，多层堆叠件52可以包括任意数量的第一半导体层54和第二半导体层56。多层堆叠件52的每个层可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺生长、通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的工艺沉积等。在一些实施例中，多层堆叠件52的一些层被形成为比多层堆叠件52的其他层薄。

在图3中，在衬底50中形成鳍62，并且在多层堆叠件52中形成纳米结构64/66。在一些实施例中，可以通过在多层堆叠件52和衬底50中蚀刻沟槽以在多层堆叠件52和衬底50中分别形成纳米结构64/66和鳍62。蚀刻可以是任意可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件52来形成纳米结构64/66可以进一步从第一半导体层54限定第一纳米结构64，并且从第二半导体层56限定第二纳米结构66。在一些实施例中，纳米结构64/66的组可以形成为具有在约25nm至约46nm范围内的分隔宽度W1(参见图8C)，但其他宽度也是可能的。在一些情况下，本文描述的实施例允许形成具有较小分隔宽度W1的纳米结构64/66的组，这可以增加器件密度。

可以通过任何合适的方法来图案化鳍62和纳米结构64/66。例如，可以使用包括双重图案化工艺或多重图案化工艺的一个或多个光刻工艺来图案化鳍62和纳米结构64/66。通常，双重图案化工艺或多重图案化工艺将光刻和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍62和纳米结构64/66。

鳍62被示出为在n型区域50N和p型区域50P两者中具有基本上相等的宽度。在一些实施例中，n型区域50N中的鳍62的宽度可以大于或小于p型区域50P中的鳍62的宽度。此外，虽然鳍62和/或纳米结构64/66的每个被示出为始终具有恒定的宽度，但在其他实施例中，鳍62和/或纳米结构64/66可以具有锥形侧壁，以使得鳍62和/或纳米结构64/66的每个的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，纳米结构64/66的每个可以具有不同的宽度和/或为梯形形状。

在图4中，在衬底50上方以及相邻鳍62和相邻纳米结构64/66之间形成绝缘材料68。绝缘材料68可以是诸如氧化硅的氧化物，氮化物等、或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合来形成绝缘材料68。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料68包括通过FCVD工艺形成的氧化硅。一旦形成绝缘材料68，就可以执行退火工艺。尽管绝缘材料68被示出为单个层，但是一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍62和纳米结构64/66的表面形成衬垫(未单独示出)。之后，可以在衬垫上方形成填充材料，诸如此前描述的绝缘材料中的一种。

可以在鳍62和纳米结构64/66上方沉积绝缘材料68，以使得多余的绝缘材料68覆盖纳米结构64和66。可以执行去除工艺以去除纳米结构64/66上方的多余绝缘材料68。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺暴露纳米结构64/66，以使得在完成平坦化工艺之后，纳米结构64/66和绝缘材料68的顶表面是齐平的。

在图5中，使绝缘材料68凹进以形成STI区域70。STI区域70与鳍62相邻。使绝缘材料68凹进，以使得纳米结构64/66和/或鳍62的上部部分从邻近的STI区域70之间突出。纳米结构64/66和/或鳍62的上部部分位于STI区域70之上。此外，STI区域70的顶表面可以具有如图所示的平坦的表面、凸起的表面、凹陷的表面(诸如碟状)或它们的组合。可以通过适当的蚀刻将STI区域70的顶表面形成为平坦的、凸起的和/或凹陷的。可以使用可接受的蚀刻工艺使STI区域70凹进，诸如对绝缘材料68的材料具有选择性的蚀刻工艺(例如，以比对鳍62和纳米结构64/66的材料更快的速率蚀刻绝缘材料68的材料)。例如，可以使用例如使用稀氢氟酸(dHF)的氧化物去除。

此前描述的工艺只是可以如何形成鳍62和纳米结构64/66的一个实例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍62和/或纳米结构64/66。例如，可以在衬底50的顶表面上方形成介电层，并且可以蚀刻穿过介电层的沟槽来暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，以使得外延结构从介电层突出，来形成鳍62和/或纳米结构64/66。外延结构可以包括此前描述的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延结构为外延生长的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免先前和/或随后的注入，然而可以一起使用原位和注入掺杂。

此外，可以在鳍62、纳米结构64/66和/或STI区域70中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未单独示出)来实现n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍62、纳米结构64/66和STI区域70上方形成光刻胶。图案化光刻胶以暴露p型区域50P。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，就在p型区域50P中执行n型掺杂物注入，并且光刻胶可以充当掩模以基本上防止n型掺杂物注入至n型区域50N中。n型掺杂物可以是注入至该区域中的浓度在约10¹³原子/cm³至约10¹⁴原子/cm³的范围内的磷、砷、锑等。在注入之后，使用可接受的灰化工艺等去除光刻胶。

在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N中的鳍62、纳米结构64/66和STI区域70上方形成光刻胶或其他掩模(未单独示出)。图案化光刻胶以暴露n型区域50N。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，就可以在n型区域50N中执行p型掺杂物注入，并且光刻胶可以充当掩模以基本上防止p型掺杂物注入至p型区域50P中。p型掺杂物可以是注入至该区域中的浓度在10¹³原子/cm³至10¹⁴原子/cm³的范围内的硼、氟化硼、铟等。在注入之后，可以使用可接受的灰化工艺等去除光刻胶。

在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型掺杂物。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，然而可以一起使用原位掺杂和注入掺杂。

在图6中，在鳍62和/或纳米结构64/66上形成伪介电层72。伪介电层72可以由氧化硅、氮化硅、它们的组合等形成，可以根据可接受的技术来沉积或热生长伪介电层72。。在伪介电层72上方形成伪栅极层74，并且在伪栅极层74上方形成掩模层76。伪栅极层74可以沉积在伪介电层72上方，并且然后诸如通过CMP来平坦化伪栅极层74。伪栅极层74可以由导电或非导电材料形成，并且可以选自包括非晶硅、多晶硅(多晶态硅)、多晶硅锗(多晶态硅锗)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过CVD、物理气相沉积(PVD)、溅射沉积或用于沉积选定材料的其他技术来沉积伪栅极层74的材料。伪栅极层74可以由相对于绝缘材料(例如STI区域70和/或伪介电层72)的蚀刻具有高蚀刻选择性的其他材料形成。可以在伪栅极层74上方沉积掩模层76。掩模层76可以由诸如氮化硅、氮氧化硅等的介电材料形成。在该实例中，单个伪栅极层74和单个掩模层76形成为横跨n型区域50N和p型区域50P。在所示的实施例中，伪介电层72覆盖STI区域70，以使得伪介电层72在伪栅极层74和STI区域70之间延伸。在另一实施例中，伪介电层72仅覆盖鳍62和纳米结构64/66。

在图7中，使用可接受的光刻和蚀刻技术来图案化掩模层76以形成掩模86。然后可以将掩模86的图案转移至伪栅极层74和伪介电层72以分别形成伪栅极84和伪电介质82。伪栅极84覆盖纳米结构64/66的相应沟道区域。掩模86的图案可以用来将每个伪栅极84与相邻的伪栅极84物理分隔开。伪栅极84还可以具有基本上垂直于相应鳍62的纵向的纵向。在图案化之后，可以可选地去除掩模86，诸如通过任何可接受的蚀刻技术。

图8A至图16C示出了制造实施例器件中的各个额外步骤。图8A至图13C和图15A至图16C示出了n型区域50N和p型区域50P的任一个中的部件。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果有的话)在每个图所附的文本中进行解释。

在图8A至图8C中，在纳米结构64/66和STI区域70上方、在掩模86(如果存在的话)、伪栅极84、伪电介质82、纳米结构64/66以及鳍62的暴露侧壁上共形地形成间隔件层90。间隔件层90可以由一种或多种介电材料形成。可接受的介电材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺形成该可接受的介电材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。间隔件层90随后将被蚀刻以形成间隔件。在一些实施例中，间隔件层90(以及随后形成的栅极间隔件92和/或鳍间隔件94)可以由不同材料的两层或更多层形成。

在图9A至图9C中，图案化间隔件层90以形成栅极间隔件92和鳍间隔件94。可以执行诸如干蚀刻、湿蚀刻等或它们的组合的任何可接受的蚀刻工艺来图案化间隔件层90。蚀刻可以是各向异性的。当间隔件层90被蚀刻时，间隔件层90具有留在伪栅极84侧壁上的部分(因此形成栅极间隔件92)，并且具有留在鳍62和/或纳米结构64/66侧壁上的部分(因此形成鳍间隔件94)。在蚀刻之后，鳍间隔件94和/或栅极间隔件92可以具有笔直的侧壁或者可以具有弯曲的侧壁。另外，当图案化间隔件层90时，STI区域70也可以被蚀刻。蚀刻可以使鳍62之间的STI区域70的部分凹进。

此外，可以执行注入用于轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于用于先前描述的阱的注入，可以在n型区域50N上方形成诸如光刻胶的掩模，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的掺杂物注入到p型区域50P中暴露的鳍62和/或纳米结构64/66中。然后可以去除掩模。随后，可以在p型区域50P上方形成诸如光刻胶的掩模，同时暴露n型区域50N，并且可以将适当类型(例如，n型)的掺杂物注入到n型区域50N中暴露的鳍62和/或纳米结构64/66中。然后可以去除掩模。n型掺杂物可以是先前讨论的任何n型掺杂物，并且p型掺杂物可以是先前讨论的任何p型掺杂物。轻掺杂源极/漏极区域可以具有在约10¹⁵原子/cm³至约10¹⁹原子/cm³范围内的掺杂物浓度。可以使用退火来修复注入损伤并激活注入的掺杂物。

应该指出，先前的公开内容一般地描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件、可以利用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。

仍然参考图9A至图9C，根据一些实施例，在鳍62、纳米结构64/66和衬底50中形成源极/漏极凹槽96。随后外延源极/漏极区域将形成在源极/漏极凹槽96中。源极/漏极凹槽96可以延伸穿过纳米结构64/66并进入衬底50。在一些实施例中，可以蚀刻鳍62，以使得源极/漏极凹槽96的底表面设置在STI区域70的顶表面之下。可以通过使用各向异性蚀刻工艺(诸如RIE、NBE等)蚀刻鳍62、纳米结构64/66和衬底50来形成源极/漏极凹槽96。在用于形成源极/漏极凹槽96的蚀刻工艺期间，栅极间隔件92和伪栅极84掩蔽鳍62、纳米结构64/66和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻鳍62和/或纳米结构64/66的每层。在源极/漏极凹槽96达到期望的深度之后，可以使用定时蚀刻工艺来停止源极/漏极凹槽96的蚀刻。

在图10A至图10C中，在第一纳米结构64的剩余部分的侧壁(例如，由源极/漏极凹槽96暴露的那些侧壁)上形成内部间隔件98。如随后将更详细地描述的，随后源极/漏极区域将形成在源极/漏极凹槽96中，并且随后第一纳米结构64将由相应的栅极结构替换。内部间隔件98充当随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离部件。此外，内部间隔件98可以用于防止随后蚀刻工艺(诸如随后用于去除第一纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域的损坏。

作为形成内部间隔件98的实例，源极/漏极凹槽96可以被横向扩展。具体地，可以使由源极/漏极凹槽96暴露的第一纳米结构64的侧壁的部分凹进以形成侧壁凹槽。尽管将第一纳米结构64的侧壁示出为笔直的，但是侧壁可以是凹陷的或凸起的。可以通过任何可接受的蚀刻工艺来使侧壁凹进，诸如对第一纳米结构64的材料具有选择性的蚀刻工艺(例如，以比第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料)。蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成，并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)等的湿蚀刻。在另一实施例中，蚀刻工艺可以是使用基于氟的气体(诸如氟化氢(HF)气体)的干蚀刻。在一些实施例中，可以连续地执行相同的蚀刻工艺，以形成源极/漏极凹槽96并使第一纳米结构64的侧壁凹进。然后，可以通过在源极/漏极凹槽96中共形地形成绝缘材料，以及随后蚀刻绝缘材料来形成内部间隔件98。绝缘材料可以是氮化硅或氮氧化硅，但是可以利用任何合适的材料，诸如具有小于约3.5的k值的低介电常数(低k)材料。可以通过诸如ALD、CVD等的沉积工艺来形成绝缘材料。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干蚀刻，诸如RIE、NBE等。

尽管将内部间隔件98的外侧壁示出为与第二纳米结构66的侧壁是平坦的，但内部间隔件98的外侧壁可以延伸超出第二纳米结构66的侧壁或从第二纳米结构66的侧壁凹进。换句话说，内部间隔件98可以部分填充、完全填充或过填充侧壁凹槽。另外，尽管将内部间隔件98的侧壁示出为笔直的，但是内部间隔件98的侧壁可以是凹陷的或凸起的。

在图11A至图11C中，根据一些实施例，在源极/漏极凹槽96中形成半导体层102。半导体层102可以由选自衬底50的候选半导体材料的半导体材料形成，其可以通过诸如气相外延(VPE)、分子束外延(MBE)等的外延生长工艺来生长。半导体层102可以是未掺杂的半导体层。在一些实施例中，半导体层102由未掺杂的硅或未掺杂的硅锗形成。在该实施例中，半导体层102的顶表面是平坦的。在其他实施例中，半导体层102的顶表面是凸起的或凹陷的。

可以通过将含半导体前体和含蚀刻剂前体流动到源极/漏极凹槽96中来外延生长半导体层102。含半导体前体可以是含硅前体，诸如硅烷，例如单硅烷(SiH₄)、二氯硅烷(H₂SiCl₂)、乙硅烷(Si₂H₆)等；含锗前体，诸如锗烷(GeH₄)等；它们的组合等。含蚀刻剂前体可以是含氯前体，诸如氯化氢(HCl)气体、氯气(Cl₂)气体等。以相对较快的流速的流速流动含蚀刻剂前体，这可以使得半导体层102以比横向方式更多地以自下而上的方式生长。在一些实施例中，以在约0sccm至约1000sccm范围内的流速流动含半导体前体，并且以在约0sccm至约1000sccm范围内的流速流动含蚀刻剂前体。这样一来，半导体层102可以从鳍62而不是从纳米结构66生长。在一些实施例中，在约500℃至约900℃范围内的温度下和在约1托至约150托范围内的压力下执行外延生长。可以通过在沉积期间控制含蚀刻剂前体的流速来将半导体层102形成为具有平坦的、凸起的或凹陷的顶表面。半导体层102可以部分填充、完全填充或过填充鳍62中的源极/漏极凹槽96的部分。在该处理步骤处，半导体层102可以与一些内部间隔件98的侧壁接触，但是半导体层102不与纳米结构66的侧壁接触。定时外延生长工艺可以在半导体层102达到期望高度之后用于停止半导体层102的生长。

在图12A至图12C中，根据一些实施例，在半导体层102上形成底部间隔件110。另外，底部间隔件112还可以形成在其他水平表面上，诸如在源极/漏极凹槽96之间的STI区域70的部分上。在半导体层102不与纳米结构66的侧壁接触的一些实施例中，底部间隔件110设置在下部的内部间隔件98(例如，设置为最靠近衬底50的内部间隔件98)的顶表面下面。在其他实施例中，底部间隔件110可以设置在下部的内部间隔件98的顶表面之上。可以通过在半导体层102、鳍间隔件94、栅极间隔件92、STI区域70和掩模86(如果存在)或伪栅极84上方共形地形成一种或多种介电材料，以及然后随后蚀刻介电材料来形成底部间隔件110/112。可接受的介电材料可以包括氮化硅、氮氧化硅、碳氮氧化硅、碳氧化硅、碳氮化硅、氧化硅、氧化铝、氧化铪等，可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成可接受的介电材料。可以执行任何可接受的蚀刻工艺(诸如干蚀刻、湿蚀刻等或它们的组合)以图案化介电材料。蚀刻可以是各向异性的。蚀刻去除介电材料的垂直部分。当蚀刻介电材料时，介电材料具有留在STI区域70和/或半导体层102的顶表面上的水平部分(因此形成底部间隔件112和/或底部间隔件110)。底部间隔件110可以是薄的，以便不占据源极/漏极凹槽96中的过多空间。在一些实施例中，底部间隔件110的厚度在3nm至5nm的范围内。其他厚度也是可能的。

在图13A至图13C中，在源极/漏极凹槽96中形成外延源极/漏极区域118。在一些实施例中，外延源极/漏极区域118对第二纳米结构66的相应沟道区域施加应力，从而提高性能。外延源极/漏极区域118形成在源极/漏极凹槽96中，以使得每个伪栅极84设置在相应的外延源极/漏极区域118的邻近对之间。在一些实施例中，栅极间隔件92用于将外延源极/漏极区域118与伪栅极84分隔开，并且内部间隔件98用于将外延漏极/源极区域118与纳米结构64分隔开适当的横向距离，从而使得外延源极/漏极区域118不会与随后形成的所得纳米结构FET的栅极短路。外延源极/漏极区域118在纳米结构66的顶表面之上延伸。结果，外延源极/漏极区域118的顶表面设置成比相邻纳米结构66的顶表面更远离衬底50。

可以通过外延工艺(随后描述)来形成n型区域50N中的外延源极/漏极区域118。外延源极/漏极区域118可以包括适合于n型纳米结构FET的任何可接受的材料。例如，如果第二纳米结构66由硅形成，则外延源极/漏极区域118可以包括对第二纳米结构66施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。可以将n型区域50N中的外延源极/漏极区域118称为“n型源极/漏极区域”。外延源极/漏极区域118可以具有从纳米结构64/66的相应上表面升高的表面、可以具有小平面、并且可以具有与图13A至图13B所示不同的形状。

可以通过外延工艺(随后描述)来形成p型区域50P中的外延源极/漏极区域118。外延源极/漏极区域118可以包括适合于p型纳米结构FET的任何可接受的材料。例如，如果第二纳米结构66由硅形成，则外延源极/漏极区域118可以包括对第一纳米结构64施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。可以将p型区域50P中的外延源极/漏极区域118称为“p型源极/漏极区域”。外延源极/漏极区域118可以具有从纳米结构64/66的相应表面升高的表面、可以具有小平面、并且可以具有与图13A至图13B中所示不同的形状。

外延源极/漏极区域118、纳米结构64/66和/或鳍62可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的形成轻掺杂源极/漏极区域的工艺随后进行退火。源极/漏极区域可以具有10¹⁹原子/cm³和10²¹原子/cm³之间的掺杂物浓度。源极/漏极区域的n型和/或p型掺杂物可以是先前讨论的任何掺杂物。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域118。

作为用于形成外延源极/漏极区域118的外延工艺的结果，外延源极/漏极区域118的上表面具有横向向外扩展超过纳米结构64/66的侧壁的小平面。在一些实施例中，这些小平面使得相同纳米结构FET的相邻外延源极/漏极区域118合并。在其他实施例中，在完成外延工艺后，相邻的外延源极/漏极区域118保持分隔开，如图13B所示。在所示实施例中，鳍间隔件94形成在STI区域70的顶表面上，从而阻挡外延生长。在一些其他实施例中，鳍间隔件94可以覆盖鳍62和/或纳米结构64/66的侧壁的部分，从而进一步阻挡外延生长。在另一实施例中，调整用于形成栅极间隔件92的间隔件蚀刻以不形成鳍间隔件94，以便允许外延源极/漏极区域118延伸到STI区域70的表面。

底部间隔件110覆盖半导体层102，以使得外延源极/漏极区域118不会从半导体层102生长。相应地，外延源极/漏极区域118与半导体层102电隔离。半导体层102和底部间隔件110位于外延源极/漏极区域118下面。底部间隔件110位于半导体层102和外延源极/漏极区域118之间。

在一些实施例中，可以同时形成n型区域50N中和p型区域50P中的外延源极/漏极区域118。在其他实施例中，可以依次形成n型区域50N和p型区域50P中的外延源极/漏极区域118。例如，在一些实施例中，可以形成覆盖p型区域50P的掩模(未示出)，同时在n型区域50N中形成外延源极/漏极区域118。类似地，可以形成覆盖n型区域50N的另一掩模(未示出)，同时在p型区域50P中形成外延源极/漏极区域118。每个掩模可以由诸如氧化铝、碳化硅、氮化钛等的硬掩模材料形成，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成每个掩模。可以使用可接受的光刻和蚀刻技术来图案化每个掩模以以适当地暴露n型区域50N或p型区域50P中的源极/漏极凹槽96。在其他实施例中，可以利用另一类型的掩模，诸如光刻胶。在n型区域50N或p型区域50P中生长外延源漏区118之后，可以用对掩模具有选择性的任何可接受的蚀刻工艺来去除掩模(例如，以比外延源极/漏极区域118的材料更快的速率选择性地蚀刻掩模的材料)。蚀刻工艺可以是各向同性的。例如，当掩模由氧化铝形成时，蚀刻工艺可以是使用氢氧化铵(NH₄OH)、稀氢氟酸(dHF)等的湿蚀刻。

在一些实施例中，在n型区域50N中的源极/漏极凹槽96中外延生长外延源极/漏极区域118，同时掩模基本上防止p型区域50P中的生长。执行用于形成外延源极/漏极区域118的外延工艺，从而使得外延源极/漏极区域118从半导体部件(例如，纳米结构66)选择性地生长，而不从介电部件(例如，底部间隔件110)生长。可以通过使含半导体前体、含蚀刻剂前体和含掺杂剂前体在源极/漏极凹槽96中流动来生长外延源极/漏极区域118。含半导体前体和含蚀刻剂前体可以分别选自与用于生长半导体层102相同的含半导体前体和含蚀刻剂前体，或者含半导体前体和含蚀刻剂前体可以包括不同的前体。含掺杂剂前体包含用于n型源极/漏极区域的适当掺杂剂，诸如含砷前体(诸如三氢化砷(AsH₃))、含磷前体(诸如二膦(P₂H₆)或磷烷(PH₃))等。当生长外延源极/漏极区域118时，含蚀刻剂前体可以比生长半导体层102时更慢的流速流动，这可以使得外延源极/漏极区域118以比自下而上的方式更横向的方式生长。在一些实施例中，以0sccm至1000sccm范围内的流速流动含半导体前体，以0sccm至1000sccm范围内的流速流动含蚀刻剂前体，以及以0sccm至1000sccm范围内的流速流动含掺杂剂前体。与半导体层102的外延工艺相比，外延源极/漏极区域118的外延工艺可以具有更快的横向生长速率和更慢的自下而上生长速率。这样一来，外延源极/漏极区域118可以从纳米结构66横向地生长。在一些实施例中，在400℃至900℃范围内的温度下和1托至500托范围内的压力下执行外延生长。

在一些实施例中，在p型区域50P中的源极/漏极凹槽96中外延生长外延源极/漏极区域118，同时掩模基本上防止n型区域50N中的生长。执行用于形成外延源极/漏极区域118的外延工艺，从而使得外延源极/漏极区域118从半导体部件(例如，纳米结构66)选择性地生长，而不从介电部件(例如底部间隔件110)生长。可以通过使含半导体前体、含蚀刻剂前体和含掺杂剂前体在源极/漏极凹槽96中流动来生长外延源极/漏极区域118。含半导体前体和含蚀刻剂前体可以分别选自与用于生长半导体层102相同的含半导体前体和含蚀刻剂前体，或者含半导体前体和含蚀刻剂前体可以包括不同的前体。含掺杂剂前体包含用于p型源极/漏极区域的适当掺杂剂，诸如含硼前体，诸如乙硼烷(B₂H₆)、硼烷(BH₃)等。当生长外延源极/漏极区域118时，含蚀刻剂前体可以以比生长半导体层102时更慢的流速流动，这可以使得外延源极/漏极区域118以比自下而上的方式更横向的方式生长。在一些实施例中，以0sccm至1000sccm范围内的流速流动含半导体前体，以0sccm至1000sccm范围内的流速流动含蚀刻剂前体，以及以0sccm至1000sccm范围内的流速流动含掺杂剂前体。与半导体层102的外延工艺相比，外延源极/漏极区域118的外延工艺可以具有更快的横向生长速率和更慢的自下而上生长速率。这样一来，外延源极/漏极区域118可以从纳米结构66横向地生长。在一些实施例中，在400℃至900℃范围内的温度下和1托至150托范围内的压力下执行外延生长。

外延源极/漏极区域118可以包括一个或多个半导体材料层。例如，外延源极/漏极区域118可以包括衬垫层、主层和饰面层(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。衬垫层、主层和饰面层的每个可以由不同的半导体材料形成，并且可以掺杂至不同的掺杂剂浓度。在一些实施例中，衬垫层可以具有小于主层且大于饰面层的掺杂剂浓度。在外延源极/漏极区域118包括三个半导体材料层的实施例中，可以在源极/漏极凹槽96中生长衬垫层，可以在衬垫层上生长主层，并且可以在主层上生长饰面层。可以将任何数量的半导体材料层用于外延源极/漏极区域118。在一些实施例中，n型区域50N中的外延源极/漏极区域118包括位于纳米结构66上的衬垫层118A和位于衬垫层118A上的填充层118C，如图14A所示。在一些实施例中，p型区域50P中的外延源极/漏极区域118包括位于纳米结构66上的衬垫层118A、位于衬垫层118A上的衬垫层118B、以及位于衬垫层118B上的填充层118C，如图14B所示。

在图15A至图15C中，在外延源极/漏极区域118、底部间隔件112、鳍间隔件94、栅极间隔件92和掩模86(如果存在的话)或伪栅极84上方沉积第一ILD 124。第一ILD 124可以由介电材料形成，可以通过任何合适的方法来沉积第一ILD 124，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。

在一些实施例中，在第一ILD 124与外延源极/漏极区域118、底部间隔件112、鳍间隔件94、栅极间隔件92和掩模86(如果存在的话)或伪栅极84之间形成接触蚀刻停止层(CESL)122。CESL 122可以由相对于第一ILD 124的蚀刻具有高蚀刻选择性的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅等，CESL 122可以通过任何合适的沉积工艺形成，诸如CVD、ALD等。

在图16A至图16C中，执行去除工艺，以使第一ILD 124的顶表面与栅极间隔件92和伪栅极84的顶表面齐平。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺去除伪栅极84上的掩模86、并且去除栅极间隔件92的沿着掩模86和/或伪栅极84的侧壁的部分。在平坦化工艺之后，第一ILD 124、栅极间隔件92、和伪栅极84的顶表面为基本上共面的(在工艺变化内)。相应地，伪栅极84的顶表面通过第一ILD 124暴露。在其他实施例中，在执行平坦化工艺之后保留掩模86的部分。

图17至图31B示出了制造实施例器件中的各个附加步骤。图17至图31B示出了n型区域50N和p型区域50P中的任一个中的部件。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构的差异(如果有的话)在每个图所附文本中进行说明。应注意，图17至图31B中所示的一些部件可以被示出为具有与图1至图16C中的对应部件不同的形状或尺寸。

图17示出了根据一些实施例的在执行之前针对图16A至图16C描述的平坦化工艺之后的结构的三维视图。为了清楚起见，图18A至图31B的每个截面图都标有与其类似的其相应参考截面(例如，A-A'、B-B'、C-C'或D-D')。图17中显示了示例参考截面，每个参考截面都对应于图1中所示的类似参考截面。

在图18A和图18B中，根据一些实施例，在一个或多个蚀刻步骤中去除伪栅极84的部分，从而使得凹槽171形成在纳米结构64/66之间。可以使用可接受的光刻和蚀刻技术来形成凹槽171。例如，可以在伪栅极84上方形成图案化的掩模，在图案化的掩模中，图案对应于凹槽171。然后可以使用图案化的掩模作为蚀刻掩模来蚀刻伪栅极84。蚀刻可以包括湿蚀刻工艺和/或干蚀刻工艺，蚀刻可以是各向异性的。在一些情况下，蚀刻可以是对伪栅极84的材料具有选择性的，以使得伪电介质82充当蚀刻停止层。以这种方式，凹槽171可以暴露伪电介质82。在一些实施例中，凹槽171可以具有大于相邻纳米结构64/66之间的宽度W1的上部宽度W2，如图18B中所示。例如，在一些实施例中，凹槽171可以在相邻纳米结构64/66的顶表面上方延伸，并且可以暴露纳米结构64/66上方的伪电介质82的顶表面。在一些实施例中，上部宽度W2可以在约25nm至约60nm的范围内，但是其他宽度是可能的。在其他实施例中，上部宽度W2可以约等于或小于宽度W1。在一些实施例中，不同的凹槽171可以具有不同的宽度W1和/或不同的上部宽度W2。

在图19中，根据一些实施例，将衬垫层172和介电材料174沉积到凹槽171中。衬垫层172是共形地沉积在伪栅极84上和凹槽171内的可选层。例如，衬垫层172可以沉积在伪栅极84和凹槽171内的伪电介质82的暴露表面上。衬垫层172由可以在随后的去除工艺中被选择性地蚀刻的介电材料形成。可接受的介电材料可以包括氧化铝、氮化铝、氧化硅、氮化硅、碳氮化硅、碳氮氧化硅等，可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成可接受的介电材料。在一些实施例中，衬垫层172是与伪电介质82的材料类似的材料。其他材料或沉积技术也是可能的。在一些实施例中，衬垫层172具有在1nm至6nm范围内的厚度，但是其他厚度也是可能的。在其他实施例中，不存在衬垫层172。

然后沉积介电材料174，从而填充凹槽171。例如，介电材料174可以沉积在衬垫层172的表面上。介电材料174可以包括一种或多种可接受的介电材料，诸如氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，可以通过诸如CVD、ALD等的沉积工艺来形成介电材料174。在一些实施例中，介电材料174是与衬垫层172不同的材料。其他材料或沉积技术也是可能的。介电材料174和相邻纳米结构66之间的距离W3可以由伪电介质82和衬垫层172的组合厚度来限定。在一些实施例中，距离W3在约4nm至约10nm的范围内，但是其他距离也是可能的。在一些情况下，距离W3可以近似等于随后形成的栅电极的“端盖”距离，如下面所描述的。在一些实施例中，执行平坦化工艺(例如，CMP工艺和/或研磨工艺)以从伪栅极84的顶表面去除多余的衬垫层172和介电材料174。在一些实施例中，介电材料174(以及相应地介电壁)的形成可以被认为是自对准工艺。

在图20A和图20B中，根据一些实施例，在一个或多个蚀刻步骤中使伪栅极84的部分凹进，从而使得凹槽173形成在介电壁之间(例如，介电材料174之间)以及栅极间隔件92之间。一个或多个蚀刻步骤可以包括湿蚀刻工艺和/或干蚀刻工艺，其可以是各向异性的。在一些情况下，蚀刻可以对伪栅极84的材料是具有选择性的，以使得伪栅极84的材料以比衬垫层172、介电材料174和/或栅极间隔件92的材料更大的速率被蚀刻。在一些情况下，可以使用定时蚀刻工艺来执行凹进。

在一些实施例中，在一个或多个蚀刻步骤中修整栅极间隔件92的侧壁部分，如图20A所示。可以在使伪栅极84凹进之后修整栅极间隔件92。修整可以蚀刻栅极间隔件92的侧壁，以使得由凹槽173暴露的栅极间隔件92的侧壁部分比仍然被伪栅极84和/或伪电介质82覆盖的栅极间隔件92的侧壁部分薄。换句话说，修整增加了栅极间隔件92之间的凹槽173的宽度。一个或多个蚀刻步骤可以包括湿蚀刻工艺和/或干蚀刻工艺，其可以是各向异性的。在一些情况下，蚀刻可以对栅极间隔件92的材料是具有选择性的，以使得栅极间隔件92的材料以比衬垫层172、介电材料174和/或伪栅极84的材料更大的速率被蚀刻。在其他实施例中，通过与使伪栅极84凹进的一个或多个相同的蚀刻步骤来修整栅极间隔件92。

在图21A至图21B中，根据一些实施例，去除伪栅极84的剩余部分。可以使用一个或多个蚀刻步骤来去除伪栅极84，该一个或多个蚀刻步骤可以包括湿蚀刻工艺和/或干蚀刻工艺。蚀刻步骤可以类似于针对图18A至图18B或图20A至图20B描述的蚀刻步骤。在一些实施例中，蚀刻对伪栅极84的材料是具有选择性的，以使得蚀刻在衬垫层172和/或伪电介质82上停止或减慢。如图21B所示，去除伪栅极84使凹槽173在一些相邻纳米结构64/66之间延伸。

在图22中，根据一些实施例，执行一个或多个蚀刻步骤以去除伪电介质82和衬垫层172的暴露部分。如图22所示，在蚀刻之后，可以保留伪电介质82和衬垫层172的一些部分。一个或多个蚀刻步骤可以包括湿蚀刻工艺和/或干蚀刻工艺，其可以是各向同性的或各向异性的。在一些情况下，蚀刻可以对伪电介质82和/或衬垫层172的材料是具有选择性的，以使得伪电介质82和/或衬垫层172的材料以比隔离区域70和/或纳米结构64/66的材料更大的速率被蚀刻。如图22所示，蚀刻还可以蚀刻(例如，“修整”)介电材料174的上部。

在图23中，然后去除第一纳米结构64的剩余部分以在第二纳米结构66之间的区域中形成开口。可以使用以比第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料的任何可接受的蚀刻工艺来去除第一纳米结构64的剩余部分。蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成，并且第二纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)等的湿蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度，并扩展第二纳米结构66之间的开口。可以在修整和/或去除工艺之后，第二纳米结构66的暴露部分可以是圆形的。

在图24中，根据一些实施例，执行一个或多个蚀刻步骤以去除伪电介质82和衬垫层172的沿着介电材料174的侧壁的部分。该一个或多个蚀刻步骤可以类似于先前针对图22描述的蚀刻步骤。伪电介质82和衬垫层172的位于介电材料174和隔离区域70之间的至少一些部分也可以被去除。结果，在一些情况下，在截面图中，伪电介质82和/或衬垫层172可以从介电材料174的侧壁凹进。在去除工艺之后，第二纳米结构66的暴露部分可以是圆形的。另外，去除衬垫层172的部分在介电材料174和纳米结构66之间形成开口。在一些实施例中，纳米结构66和介电材料174之间的宽度W3可以在约4nm至约10nm的范围内，但是其他距离也是可能的。

在图25中，根据一些实施例，在第二纳米结构66的沟道区域上共形地形成界面层131和栅极介电层132。具体地，界面层131和栅极介电层132形成在鳍62的顶表面上；形成在第二纳米结构66的顶表面、侧壁和底表面上；以及形成在介电材料174的顶表面和侧壁上。界面层131和栅极介电层132环绕第二纳米结构66的所有(例如，四个)侧面。界面层131和栅极介电层132的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等或其他合适的技术。在一些实施例中，界面层131可以包括诸如氧化硅等的材料。栅极介电层132可以包括诸如氧化硅或金属氧化物的氧化物、诸如金属硅酸盐的硅酸盐、它们的组合、它们的多层等。栅极介电层132可以包括k值大于约7.0的高介电常数(高k)材料，诸如铪、铝、锆、镧、锰、钡、钛、铅及它们的组合的金属氧化物或硅酸盐。界面层131和栅极介电层132可以包括任何可接受数量的层。

在一些实施例中，可以通过在栅极介电层132上共形地沉积功函数调整层(未单独示出)、执行退火工艺、以及然后去除功函数调整层来调整栅极介电层132的功函数。功函数调整层可以包括金属、金属氧化物等或它们的组合，可以使用任何合适的工艺来沉积功函数调整层。退火工艺将功函数调整层驱动到栅极介电层132中以改变功函数。退火工艺可以包括约300℃至约1000℃范围内的温度，但其他温度也是可能的。在执行退火工艺之后，可以使用合适的蚀刻工艺来去除功函数调整层。如上所述的功函数调整层的使用是可选的。

在图26中，根据一些实施例，在第二纳米结构66的沟道区域上方共形地形成栅电极层133。栅电极层133与随后形成的栅电极层134(参见图30A)一起形成纳米结构FET的栅电极。栅电极层133填充第二纳米结构66之间的区域的剩余部分，以使得栅电极层133的各个部分环绕各个第二纳米结构66，从而完全填充各个第二纳米结构66之间的区域。栅电极层133沉积在栅极介电层132上，直到其厚度足以在相邻纳米结构66之间合并并结合在一起。栅电极层133还沉积在介电材料174的侧壁上方并且填充纳米结构66和介电材料174之间的区域。栅电极层133可以由诸如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝等或它们的组合的含金属材料形成。栅电极层133可以使用合适的技术来沉积，诸如CVD、ALD、镀覆等。

在一些实施例中，栅电极层133的侧壁由相邻介电材料174的侧壁的位置和轮廓限定。栅电极层133的该侧壁还限定纳米结构FET的栅电极的侧壁(例如“端盖”)。相应地，可以通过控制介电材料174的宽度、位置和轮廓来控制纳米结构66和介电材料174之间的栅电极层133的厚度。以这种方式，可以通过控制介电材料174的宽度、位置和轮廓来控制栅电极的尺寸。在一些情况下，如本文所述的介电壁的形成可以允许纳米结构FET的栅电极的更均匀的侧壁、更垂直的侧壁轮廓以及更均匀的尺寸。如本文所述形成介电材料174还可以允许纳米结构66和栅电极之间的更小的“端盖”距离，这可以提高器件密度并降低寄生电容。

在图27A至图27B中，根据一些实施例，执行回蚀刻工艺以去除栅电极层133的部分。回蚀刻工艺可以包括合适的湿蚀刻或干蚀刻，其可以是各向同性的或各向异性的。如图27A至图27B所示，回蚀刻工艺去除栅电极层133的部分并暴露下面的栅极介电层132的部分。在一些实施例中，回蚀刻工艺从隔离区域70、介电材料174和栅极间隔件92的表面上方去除栅电极层133的部分。回蚀刻工艺还从纳米结构66的侧壁表面上方和最顶部纳米结构66的顶表面上方去除栅电极层133的部分。以这种方式，与介电材料174相邻的纳米结构66的侧壁上的栅极介电层132保持由栅电极层133覆盖，并且远离介电材料174的纳米结构66的侧壁上的栅极介电层132被暴露。

在图28A至图28B中，根据一些实施例，在结构上方和凹槽173内沉积隔离材料176。隔离材料176形成隔离并分离栅电极的部分的隔离结构，如下文更详细地描述。相应地，在一些情况下，在本文中也可以将隔离材料176称为“隔离结构”。如图28A所示，隔离材料176可以填充纳米结构66之间的凹槽173的区域。如图28B所示，隔离材料176可以部分地填充栅极间隔件92之间的凹槽173的区域。在一些实施例中，由于栅极间隔件92的减薄部分之间的凹槽173的宽度较大，隔离材料176可以不完全填充栅极间隔件92的减薄部分之间的凹槽173的区域。换句话说，沉积在栅极间隔件92的上部侧壁上的隔离材料176可以保持不合并，如图28B所示。以这种方式，修整栅极间隔件92可以有利于用隔离材料176填充凹槽173。隔离材料176可以包括可接受的介电材料，诸如氧化铝、氮化铝、氧化硅、氮化硅、碳氮化硅、碳氮氧化硅等，可以通过诸如CVD、ALD等的沉积工艺来形成隔离材料176。在其他实施例中，隔离材料176包括硅。其他材料或沉积技术也是可能的。

在图29A至图29B中，根据一些实施例，执行回蚀刻工艺以去除隔离材料176的部分。回蚀刻工艺可以包括合适的湿蚀刻或干蚀刻，其可以是各向同性的或各向异性的。如图29A至图29B所示，回蚀刻工艺去除了介电材料174的表面上方的隔离材料176的部分并且去除了最顶部纳米结构66的表面上方的隔离材料176的部分。在一些实施例中，在回蚀刻工艺之后，隔离材料176的顶表面在最顶部纳米结构66的顶表面之下约0nm至约6nm的范围内。在一些情况下，栅极间隔件92的修整有利于在回蚀刻工艺中蚀刻隔离材料176。在回蚀刻工艺之后，隔离材料176的剩余部分在相邻纳米结构66之间形成隔离结构。在一些实施例中，成对的纳米结构66由介电材料174(例如，介电壁)和隔离材料176(例如，隔离结构)交替地分隔开，如图29A所示。

在图30A至图30B中，根据一些实施例，沉积栅电极材料134以形成栅电极136。栅电极材料134沉积在栅电极层133和隔离材料176的表面上以及最顶部纳米结构66上方。栅电极层133和栅电极材料134一起形成纳米结构FET的栅电极136。在一些情况下，在本文中可以将栅电极136、栅极介电层132和界面层131统称为“栅极结构”。栅电极材料134包括与栅电极层133类似的材料，或者可以包括其他材料。例如，在一些实施例中，栅电极材料134包括含金属材料，诸如钨、钴、钌、铝、它们的组合、它们的多层等。栅电极材料134可以使用合适的技术来沉积，诸如CVD、ALD、镀覆等。在沉积栅电极材料134之后，可以执行平坦化工艺(例如，CMP工艺或研磨工艺)以去除多余的栅电极材料134。平坦化工艺还可以去除介电材料174的部分，从而形成介电壁。在执行平坦化工艺之后，栅电极材料134、介电材料174和/或栅极电介质132的顶表面可以近似齐平或共面。

如图30A所示，如本文所述的形成栅电极层133允许栅电极136沿着纳米结构66的侧壁延伸并在相邻纳米结构66之间延伸。以这种方式，本文描述的栅电极136可以具有位于介电壁和隔离结构之间的“π形”(例如，“圆周率形状”)轮廓。如本文所述形成栅电极层133还允许隔离结构沿着纳米结构66的侧壁延伸。以这种方式，隔离结构的侧面和顶部可以由栅电极136围绕。如本文所述的通过在栅电极136内形成隔离结构，可以降低栅电极136与外延源极/漏极区域118之间的寄生电容，这可以提高器件性能。例如，参考图30A至图30B，可以降低图30B的中间两个外延源极/漏极区域118与图30A的中间栅电极136之间的电容。

在图31A至图31B中，在栅电极136和介电材料174上方沉积第二ILD144。在一些实施例中，第二ILD 144是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD144由诸如PSG、BSG、BPSG、USG等的介电材料形成，可以通过诸如CVD、PECVD等的任何合适的沉积工艺来形成第二ILD144。在一些实施例中，在沉积第二ILD 144之前，沉积可选的蚀刻停止层(ESL)142。ESL 142可以由相对于第二ILD 144的蚀刻具有高蚀刻选择性的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅等，可以通过诸如CVD、ALD等的任何合适的沉积工艺来形成ESL 142。

此外，在图31A至图31B中，形成栅极接触件152和源极/漏极接触件154，以分别接触栅电极136和外延源极/漏极区域118。栅极接触件152可以物理耦接且电耦接至栅电极136。源极/漏极接触件154可以物理耦接且电耦接至外延源极/漏极区域118。

作为形成栅极接触件152和源极/漏极接触件154的实例，用于栅极接触件152的开口形成为穿过第二ILD 144和ESL 142，并且用于源极/漏极接触件154的开口形成为穿过第二IL 144、ESL 142、第一ILD 124和CESL 122。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫(未单独示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以为铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 144的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成栅极接触件152和源极/漏极接触件154。可以在不同的工艺中形成栅极接触件152和源极/漏极接触件154，或者可以在相同工艺中形成栅极接触件152和源极/漏极接触件154。尽管将栅极接触件152和源极/漏极接触件154示出为形成在相同的截面中，但是应当理解，栅极接触件152和源极/漏极接触件154中的每个可以形成在不同的截面中，这可以避免接触件的短路。

可选地，在外延源极/漏极区域118和源极/漏极接触件154之间的界面处形成金属半导体合金区域156。金属半导体合金区域156可以是由金属硅化物(例如硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化硅形成的锗化硅区域等。可以在源极/漏极接触件154的材料之前，通过在用于源极/漏极接触件154的开口中沉积金属，以及然后执行热退火工艺来形成金属半导体合金区域156。金属可以是能够与外延源极/漏极区域118的半导体材料(例如，硅、碳化硅、硅锗、锗等)反应以形成低电阻金属半导体合金的任何金属，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过诸如ALD、CVD、PVD等的沉积工艺来形成金属。在热退火工艺之后，可以执行诸如湿清洁的清洁工艺以从用于源极/漏极接触件154的开口中(例如从金属半导体合金区域156的表面)去除任何残留金属。然后可以在金属半导体合金区域156上形成源极/漏极接触件154的材料。

图32A至图32B示出了根据一些实施例的可选栅极隔离区域180的形成。图32A和图32B所示的结构分别类似于图30A和图30B所示的结构，除了栅极隔离区域180的存在之外。栅极隔离区域180是延伸穿过栅电极材料134并进入隔离材料176以将单个栅电极分成两个相邻电隔离的栅电极136的绝缘结构。以这种方式，栅极隔离区域180可以“切割”栅电极。图32A至图32B显示了完全延伸穿过隔离材料176并且完全延伸穿过ILD 124并进入隔离区域70的栅极隔离区域180。在其他实施例中，栅极隔离区域180可以仅部分地延伸进入隔离材料176中、仅部分地进入ILD 124中、或者完全穿过隔离区域70并进入衬底50中。在又一些实施例中，栅极隔离区域180可以接触隔离材料176的顶表面而不穿入其中。如图32A所示，栅极隔离区域180的宽度可以小于隔离材料176的宽度。由于隔离材料176的存在，可以降低由于栅极隔离区域180的尺寸或位置的变化而导致的纳米结构FET的阈值电压的变化。以这种方式，可以改善纳米结构FET的均匀性。

在一些实施例中，可以通过形成凹槽(未单独示出)以及然后用一种或多种介电材料填充凹槽来形成栅极隔离区域180。可以使用合适的光刻和蚀刻技术来形成凹槽。例如，可以在该结构上方形成图案化掩模，以及然后可以使用该图案化掩模作为蚀刻掩模来执行一个或多个蚀刻步骤。凹槽的底表面可以在隔离材料176的顶表面处、在隔离材料176的顶表面之下、或者在隔离材料176的底表面之下。栅极隔离区域180可以包括可接受的介电材料，诸如氧化铝、氮化铝、氧化硅、氮化硅、碳氮化硅、碳氮氧化硅等，可以通过诸如CVD、ALD等沉积工艺来形成栅极隔离区域180。其他材料或沉积技术也是可能的。在用介电材料填充凹槽之后，可以执行平坦化工艺以去除多余的介电材料，从而形成栅极隔离区域180。在一些实施例中，在执行平坦化工艺之后，栅极隔离区域180、介电材料174、ILD 124和栅电极136的顶表面可以近似齐平或共面。

图33显示了在栅电极层133上选择性地生长附加金属135的实施例。在执行先前针对图27A描述的回蚀刻工艺之后，可以生长附加金属135。相应地，图33中所示的结构类似于图27A中所示的结构，除了在栅电极层133的暴露部分上已经生长了附加金属135之外。以这种方式，栅电极136可以包括栅电极层133、栅电极材料134和附加金属135。

附加金属135可以是与栅电极层133和/或栅电极材料134的材料类似的材料。附加金属135可以使用诸如ALD、镀覆或其他合适技术的选择性工艺来沉积。附加金属135从栅电极层133突出并且在纳米结构66的表面上方延伸。以这种方式增加被栅电极136覆盖的纳米结构66的表面积可以允许增强栅电极136的栅极控制并改善器件性能。在一些实施例中，附加金属135沉积至约0nm至约3nm范围内的厚度，但其他厚度也是可能的。如图33所示，在一些实施例中，纳米结构66的侧壁保持未被附加金属135覆盖。在其他实施例中，附加金属135覆盖纳米结构66的侧壁。附加金属135覆盖栅电极层133，并且因此在后续步骤中，隔离材料176沉积在附加金属135上而不是栅电极层133上。

在一些实施例中，之前针对图27A至图27B描述的回蚀刻工艺不从纳米结构66的表面去除栅电极层133。作为实例，图34A至图34D示出了根据一些实施例的纳米结构66周围的栅电极层133在回蚀刻工艺期间受到保护的实施例工艺。图34A示出了沉积栅电极层133之后的结构，类似于先前在图26中所示的结构。在图34B中，光刻胶190或其他掩模材料已经形成在结构上方并且被图案化。图案化光刻胶190以暴露栅电极层133的与纳米结构66相邻的区域，同时留下光刻胶190覆盖纳米结构66上方的栅电极层133。可以通过使用旋涂技术来形成光刻胶190并且可以使用可接受的光刻技术来图案化光刻胶190。在图34C中，执行回蚀刻工艺或另一蚀刻工艺以去除栅电极层133的暴露部分。如图34C所示，光刻胶190保护纳米结构66上的栅电极层133免受回蚀刻工艺的影响。在图34D中，使用合适的工艺(诸如灰化工艺)去除光刻胶190。在去除光刻胶190之后，该工艺可以如图28A至图31B中所描述地继续进行。以这种方式增加被栅电极136覆盖的纳米结构66的表面积可以允许增强栅电极136的栅极控制并改善器件性能。栅电极层133，并且因此在随后的步骤中，隔离材料176通过栅电极层133与纳米结构66分离。

由于图27A至图28B的回蚀刻工艺，图31A至图31B所示的栅电极层133在纳米结构66之间具有凹形轮廓，但在其他实施例中，栅电极层133可以具有与所示不同的轮廓。作为实例，图35A、图35B和图35C示出了根据一些实施例的隔离材料176处的栅电极层133的放大视图。图35A示出了在相邻纳米结构66之间具有凹形轮廓的栅电极层133的实例，类似于图31A至图31B所示的实施例。栅电极层133的凹形轮廓对应于相邻隔离材料176的凸形轮廓。如图35A中的虚线椭圆所示，在一些情况下，回蚀刻工艺从纳米结构66的侧壁上方去除栅电极层133。从侧壁去除栅电极层133可以暴露栅极电介质132的区域，栅极电介质132的该区域随后被隔离材料176覆盖。

在一些情况下，纳米结构66之间的较深的凹形轮廓可以对应于纳米结构的侧壁上方较少的栅电极材料133。这在图35B中显示，其中栅电极层133在纳米结构66之间具有比图35A中更小的凹形轮廓。隔离材料176具有相应较小的凸形轮廓。相应地，纳米结构66的更多侧壁区域被栅电极层133覆盖，如图35B中的虚线椭圆所示。在一些实施例中，执行回蚀刻工艺持续更短的持续时间可以导致栅电极层133的凹形轮廓较小，并且还可以导致栅电极层133覆盖纳米结构66的更多侧壁。在一些情况下，用栅电极层133覆盖更多的纳米结构66可以导致栅电极136的更大的栅极控制。例如，图35B的实施例可以具有比图35A的实施例更大的栅极控制。

在图35C中，栅电极层133具有近似平坦的(例如，垂直的)轮廓，具有很小的凹陷或没有凹陷。隔离材料176具有相应的平坦轮廓。相应地，纳米结构66的更多侧壁区域被栅电极层133覆盖，如图35C中的虚线椭圆所示。在一些情况下，用栅电极层133覆盖更多的纳米结构66可以导致栅电极136的更大的栅极控制。例如，图35C的实施例可以具有比图35B的实施例更大的栅极控制。图35A至图35C所示的栅电极层133轮廓是说明性实例，并且其他轮廓也是可能的。

实施例可以实现的优势。在相邻组的纳米结构66之间形成介电壁174允许相邻组的纳米结构66更紧密地形成在一起。因此可以提高器件密度。在一些情况下，如本文所述的介电壁174的使用允许栅电极136的更均匀的垂直侧壁，这可以改善器件均匀性，诸如降低阈值电压变化。另外，如本文所述的介电壁174的使用可以允许栅电极136的更小的“端盖”长度，这可以提高器件密度并降低寄生电容。另外，如本文所述的隔离结构176的形成可以降低栅电极136和外延源极/漏极区域118之间的寄生电容，这可以提高器件性能。隔离结构176的使用还可以允许在对纳米结构FET的特性的影响降低的情况下形成栅极隔离区域180，诸如由于工艺变化而对阈值电压的影响降低。

在实施例中，一种器件，包括：第一纳米结构，位于衬底上方；第二纳米结构，位于衬底上方，其中，第一纳米结构通过位于第一纳米结构与第二纳米结构之间的隔离结构与第二纳米结构横向分隔开；第一栅极结构，位于每个第一纳米结构周围并且位于每个第二纳米结构周围，其中，第一栅极结构在隔离结构上方延伸；第三纳米结构，位于衬底上方；以及第二栅极结构，位于每个第三纳米结构周围，其中，第二栅极结构通过介电壁与第一栅极结构分隔开。在实施例中，第一栅极结构、第二栅极结构和介电壁的顶表面是齐平的。在实施例中，隔离结构的顶表面比第一纳米结构的顶表面更靠近衬底。在实施例中，器件还包括栅极隔离结构，栅极隔离结构从第一栅极结构的顶表面延伸到隔离结构的顶表面。在实施例中，隔离结构在相邻的第一纳米结构之间横向地突出。在实施例中，第三纳米结构通过第二栅极结构与介电壁分隔开。在实施例中，第三纳米结构与介电壁之间的横向距离在4nm至10nm的范围内。在实施例中，器件还包括栅极介电层，栅极介电层位于第一纳米结构周围、沿着介电壁的侧壁以及沿着隔离结构的底表面。

在实施例中，一种器件，包括：介电壁，位于隔离区域上方；隔离结构，位于隔离区域上方，其中，介电壁的高度大于隔离结构的高度；第一纳米结构的堆叠件，位于介电壁和隔离结构之间；栅极介电层，包括分别围绕每个第一纳米结构的第一部分和在介电壁的侧壁上延伸的第二部分；以及栅电极层，在相邻的第一纳米结构之间延伸并且在栅极介电层的第二部分上延伸，其中，隔离结构物理接触栅电极层和栅极介电层的第一部分。在实施例中，隔离结构的顶表面在第一纳米结构的堆叠件的顶表面之下0nm至6nm的范围内。在实施例中，栅极介电层的第二部分在介电壁和栅电极层之间延伸。在实施例中，隔离结构的至少一个侧壁表面没有栅极介电层。在实施例中，栅电极层物理接触隔离结构的顶表面。在实施例中，器件还包括第二纳米结构的堆叠件，其中，隔离结构位于第一纳米结构的堆叠件和第二纳米结构的堆叠件之间。在实施例中，栅电极层在相邻的第二纳米结构之间延伸。在实施例中，器件还包括栅极隔离结构，栅极隔离结构延伸穿过栅电极层并且穿过隔离结构并延伸到隔离区域中。

在实施例中，一种方法，包括：在衬底上方形成第一纳米结构、与第一纳米结构相邻的第二纳米结构和与第二纳米结构相邻的第三纳米结构；在第一纳米结构和第二纳米结构之间沉积第一介电材料以形成第一介电结构；在第一纳米结构周围和第一介电结构的第一侧壁上形成第一栅极结构；在第二纳米结构周围和第一介电结构的第二侧壁上形成第二栅极结构；在第三纳米结构周围形成第三栅极结构；在第二纳米结构和第三纳米结构之间沉积第二介电材料以形成第二介电结构；以及在第二栅极结构、第三栅极结构和第二介电结构上方沉积导电材料，其中，导电材料电连接第二栅极结构和第三栅极结构。在实施例中，第一栅极结构通过第一介电结构与第二栅极结构隔离。在实施例中，第一介电结构和导电材料的顶表面是齐平的。在实施例中，方法还包括对第一栅极结构、第二栅极结构和第三栅极结构执行回蚀刻工艺。

前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims

1.一种半导体器件，包括：

第一纳米结构，位于衬底上方；

第二纳米结构，位于所述衬底上方，其中，所述第一纳米结构通过位于所述第一纳米结构与所述第二纳米结构之间的隔离结构与所述第二纳米结构横向分隔开；

第一栅极结构，位于每个第一纳米结构周围并且位于每个第二纳米结构周围，其中，所述第一栅极结构在所述隔离结构上方延伸；

第三纳米结构，位于所述衬底上方；以及

第二栅极结构，位于每个第三纳米结构周围，其中，所述第二栅极结构通过介电壁与所述第一栅极结构分隔开。

2.根据权利要求1所述的半导体器件，其中，所述第一栅极结构、所述第二栅极结构和所述介电壁的顶表面是齐平的。

3.根据权利要求1所述的半导体器件，其中，所述隔离结构的顶表面比所述第一纳米结构的顶表面更靠近所述衬底。

4.根据权利要求1所述的半导体器件，还包括栅极隔离结构，所述栅极隔离结构从所述第一栅极结构的顶表面延伸到所述隔离结构的顶表面。

5.根据权利要求1所述的半导体器件，其中，所述隔离结构在相邻的第一纳米结构之间横向地突出。

6.根据权利要求1所述的半导体器件，其中，所述第三纳米结构通过所述第二栅极结构与所述介电壁分隔开。

7.根据权利要求6所述的半导体器件，其中，第三纳米结构与所述介电壁之间的横向距离在4nm至10nm的范围内。

8.根据权利要求1所述的半导体器件，还包括栅极介电层，所述栅极介电层位于所述第一纳米结构周围、沿着所述介电壁的侧壁以及沿着所述隔离结构的底表面。

9.一种半导体器件，包括：

介电壁，位于隔离区域上方；

隔离结构，位于所述隔离区域上方，其中，所述介电壁的高度大于所述隔离结构的高度；

第一纳米结构的堆叠件，位于所述介电壁和所述隔离结构之间；

栅极介电层，包括分别围绕每个第一纳米结构的第一部分和在所述介电壁的侧壁上延伸的第二部分；以及

栅电极层，在相邻的第一纳米结构之间延伸并且在所述栅极介电层的所述第二部分上延伸，其中，所述隔离结构物理接触所述栅电极层和所述栅极介电层的所述第一部分。

10.一种形成半导体器件的方法，包括：

在衬底上方形成第一纳米结构、与所述第一纳米结构相邻的第二纳米结构和与所述第二纳米结构相邻的第三纳米结构；

在所述第一纳米结构和所述第二纳米结构之间沉积第一介电材料以形成第一介电结构；

在所述第一纳米结构周围和所述第一介电结构的第一侧壁上形成第一栅极结构；

在所述第二纳米结构周围和所述第一介电结构的第二侧壁上形成第二栅极结构；

在所述第三纳米结构周围形成第三栅极结构；

在所述第二纳米结构和所述第三纳米结构之间沉积第二介电材料以形成第二介电结构；以及

在所述第二栅极结构、所述第三栅极结构和所述第二介电结构上方沉积导电材料，其中，所述导电材料电连接所述第二栅极结构和所述第三栅极结构。