CN103855091A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明涉及半导体结构及其形成方法。形成第一和第二半导体材料的交替叠层。在所述交替叠层上形成限定鳍片的掩模结构。随后形成平面化电介质层以及其中的第一和第二栅极腔。通过采用所述平面化层和所述限定鳍片的掩模结构作为蚀刻掩模蚀刻所述交替叠层，向下延伸所述第一和第二栅极腔。所述无锗的硅材料被各向同性蚀刻以横向扩展所述第一栅极腔并且形成包括所述硅锗合金的第一半导体纳米线阵列；并且所述硅锗合金被各向同性蚀刻以横向扩展所述第二栅极腔并且形成包括所述无锗的硅材料的第二半导体纳米线阵列。用替代栅结构填充所述第一和第二栅极腔。每个替代栅结构可以横向围绕二维半导体纳米线阵列。

Description

半导体结构及其形成方法
相关申请
本申请与共同转让并且共同悬而未决的美国专利申请No.13/692182有关，该申请通过引用的方式结合于本申请中。
技术领域
本公开涉及半导体结构，并且具体地，涉及纳米网（nanomesh）互补金属氧化物半导体场效应晶体管（MOSFET）及其制造方法。
背景技术
对于p型场效应晶体管（PFET）硅-锗合金沟道是希望的，对于n型场效应晶体管（NFET），硅沟道是希望的。特别地，硅-锗合金沟道可以提供增强的迁移率和与硅的带隙结构的价带偏移。因此，采用硅-锗合金沟道的PFET可以提供比采用硅沟道的PFET更低的阈值电压。然而，硅-锗合金中的这种价带偏移变化使得NFET的阈值电压劣化。此外，对于未掺杂的体完全耗尽场效应晶体，阈值电压调节尤其是挑战，因为掺杂不能用于调谐阈值电压。
发明内容
通过在绝缘体上硅衬底上交替生长外延硅-锗合金和无锗的硅材料，形成硅-锗合金和无锗的硅材料的交替叠层。在所述交替叠层上形成限定鳍片的掩模结构，并且随后形成第一可丢弃栅极结构和第二可丢弃栅极结构。在形成平面化电介质层之后，去除所述第一和第二可丢弃栅极结构以分别形成第一栅极腔和第二栅极腔。通过采用所述平面化层和所述限定鳍片的掩模结构作为蚀刻掩模蚀刻所述交替叠层，向下延伸所述第一和第二栅极腔。采用掩蔽蚀刻工艺，所述无锗的硅材料被各向同性蚀刻以横向扩展所述第一栅极腔并且形成包括所述硅锗合金的第一半导体纳米线阵列；并且所述硅锗合金被各向同性蚀刻以横向扩展所述第二栅极腔并且形成包括所述无锗的硅材料的第二半导体纳米线阵列。用替代栅结构填充所述第一和第二栅极腔。每个替代栅结构可以横向围绕二维半导体纳米线阵列。
根据本公开的另一个方面，提供了一种形成半导体结构的方法。形成绝缘体层上的硅锗合金和无锗的硅材料的交替叠层。在所述交替叠层上形成包括第一栅极腔和第二栅极腔的平面化电介质层。通过构图所述交替叠层的第一部分在所述第一栅极腔之下形成多个包括硅锗合金的第一半导体纳米线。通过构图所述交替叠层的第二部分在所述第二栅极腔之下形成多个包括无锗的硅材料的第二半导体纳米线。
根据本公开的另一方面，提供了包括第一场效应晶体和第二场效应晶体管的半导体结构。第一场效应晶体管包括：包含硅锗合金和无锗的硅材料的第一交替叠层的第一源极区；包含硅锗合金和无锗的硅材料的第二交替叠层的第一漏极区；多个第一沟道，位于多个包括所述硅锗合金的第一半导体纳米线中并且在所述第一源极区和所述第一漏极区之间延伸；以及围绕所述多个第一半导体纳米线中的每一个的第一栅极电极。第二场效应晶体管包括：包含硅锗合金和无锗的硅材料的第三交替叠层的第二源极区；包含硅锗合金和无锗的硅材料的第四交替叠层的第二漏极区；多个第二沟道，位于多个包括所述无锗的硅材料的第二半导体纳米线中并且在所述第二源极区和所述第二漏极区之间延伸；以及围绕所述多个第二半导体纳米线中的每一个的第二栅极电极。
附图说明
图1A是根据本发明实施例在绝缘体层上形成硅-锗合金和无锗的硅材料的交替叠层之后的示例性半导体结构的自顶向下视图。
图1B是沿着图1A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图2A是根据本公开实施例在形成浅沟槽隔离结构之后的所述示例性半导体结构的自顶向下视图。
图2B是沿着图2A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图3A是根据本公开实施例在形成多个限定鳍片的掩模结构之后的所述示例性半导体结构的自顶向下视图。
图3B是沿着图3A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图4A是根据本公开实施例在形成可丢弃栅极结构以及源极区和漏极区之后的所述示例性半导体结构的自顶向下视图。
图4B是沿着图4A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图5A是根据本公开实施例在形成平面化电介质层之后的所述示例性半导体结构的自顶向下视图。
图5B是沿着图5A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图6A是根据本公开实施例在去除所述第一可丢弃栅极结构之后的所述示例性半导体结构的自顶向下视图。
图6B是沿着图6A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图6C沿着图6A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图7A是根据本公开实施例在垂直延伸第一栅极腔之后的所述示例性半导体结构的自顶向下视图。
图7B是沿着图7A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图7C沿着图7A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图8A是根据本公开实施例在去除第一栅极腔中的多个限定鳍片的掩模的物理暴露部分之后的所述示例性半导体结构的自顶向下视图。
图8B是沿着图8A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图9A是根据本公开实施例在形成第一栅极隔离物之后的所述示例性半导体结构的自顶向下视图。
图9B是沿着图9A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图9C沿着图9A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图10A是根据本公开实施例在横向蚀刻无锗的硅材料的物理暴露部分之后的所述示例性半导体结构的自顶向下视图。
图10B是沿着图10A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图11A是根据本公开实施例在形成第一栅极电介质和第一栅极电极之后的所述示例性半导体结构的自顶向下视图。
图11B是沿着图11A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图11C沿着图11A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图11D是沿着图11A的垂直面D-D′的所述示例性半导体结构的垂直横截面视图。
图11E是沿着图11A的垂直面E-E′的所述示例性半导体结构的垂直横截面视图。
图11F是沿着图11A的垂直面F-F′的所述示例性半导体结构的垂直横截面视图。
图12A是根据本公开实施例在去除第二可丢弃栅极结构之后的所述示例性半导体结构的自顶向下视图。
图12B是沿着图12A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图12C沿着图12A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图13A是根据本公开实施例在垂直延伸第二栅极腔之后的所述示例性半导体结构的自顶向下视图。
图13B是沿着图13A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图13C沿着图13A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图14A是根据本公开实施例在去除第二栅极腔中的所述多个限定鳍片的掩模的物理暴露部分之后的所述示例性半导体结构的自顶向下视图。
图14B是沿着图14A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图15A是根据本公开实施例在形成第二栅极隔离物之后的所述示例性半导体结构的自顶向下视图。
图15B是沿着图15A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图15C沿着图15A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图16A是根据本公开实施例在横向蚀刻硅锗合金的物理暴露部分之后的所述示例性半导体结构的自顶向下视图。
图16B是沿着图16A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图17A是根据本公开实施例在形成栅极电介质和栅极电极之后的所述示例性半导体结构的自顶向下视图。
图17B是沿着图17A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
图17C沿着图17A的垂直面C-C′的所述示例性半导体结构的垂直横截面视图。
图17D是沿着图17A的垂直面D-D′的所述示例性半导体结构的垂直横截面视图。
图17E是沿着图17A的垂直面E-E′的所述示例性半导体结构的垂直横截面视图。
图17F是沿着图17A的垂直面F-F′的所述示例性半导体结构的垂直横截面视图。
图18A是根据本公开实施例在形成接触层电介质层和穿过所述接触层电介质层的接触过孔结构之后的所述示例性半导体结构的自顶向下视图。
图18B是沿着图18A的垂直面B-B′的所述示例性半导体结构的垂直横截面视图。
具体实施方式
如上所述，本公开涉及纳米网互补金属氧化物半导体场效应晶体管（MOSFET）及其制造方法。现在利用附图详细描述本公开的各方面。注意在不同的实施例中相似的附图标记表示相似的元件。附图不一定按比例绘制。
参考图1A和1B，根据本公开实施例的示例性半导体结构包括处理衬底10、绝缘体层14、和硅锗合金与无锗的硅材料的交替叠层。衬底10可以包括半导体材料、绝缘体材料、导电材料或其组合。该处理衬底10的厚度可以为从50微米到2mm，当然也可以采用更小和更大的厚度。处理衬底14为绝缘体层14和该交替叠层提供机械支撑。
绝缘体层14包括诸如氧化硅、氮化硅、氧氮化硅或其组合的电介质材料。绝缘体层14可以具有在从5nm到500nm范围内的厚度，当然也可以采用更小和更大的厚度。绝缘体层10可以具有平面化的顶表面。
该交替叠层包括至少一个无锗的硅材料层30L和至少一个硅锗合金层20L。在一个实施例中，该交替叠层可以包括多个无锗的硅材料层30L和多个硅锗合金层20L。此处所使用的“无锗的硅材料”是指基本上由硅和可选的一种或多种电掺杂剂构成的半导体材料。无锗的硅材料中锗的量为零或者低于痕量级，即低于1p.p.b.（十亿分之一）。在一个实施例中，无锗的硅材料可以包括以原子浓度计超过99%的硅。
无锗的硅材料不含有锗。无锗的硅材料层30L中的最底层可以作为绝缘体上半导体（SOI）衬底中的单晶顶部半导体层被提供。无锗的硅材料层30L中的其它层可以与下面的硅锗合金层20L外延对准地沉积为单晶半导体材料层。每一个无锗的硅材料层30L都是单晶半导体材料层。因此，整个交替叠层（20L、30L）在形成上是单晶的。
具体地，每个硅锗合金层20L可以直接沉积在下面的无锗的硅材料层30L的顶表面上。每个硅锗合金层20L与下面的无锗的硅材料层30L的单晶结构外延对准。每个无锗的硅材料层30L可以直接沉积在下面的单晶材料层（其可以是无锗的硅材料层30L之一）的顶表面上。每个无锗的硅材料层30L与下面的单晶材料层外延对准。
每个硅锗合金层20L沉积为与下面的无锗的硅材料层30L外延对准的单晶半导体材料层。每一个硅锗合金层20L都是单晶半导体材料层。每一硅锗合金层20L中的锗的原子浓度可以在5%到50%的范围内，当然也可以采用更小和更大的锗原子浓度。在一个实施例中，在所有硅锗合金层20L中锗的原子浓度可以相同。
硅锗合金层20L和无锗的硅材料层30L的厚度可以被选择为使得贯穿整个交替叠层（20L、30L），硅锗合金层20L和无锗的硅材料层30L可以保持完全外延对准。因此，硅锗合金层20L和无锗的硅材料层30L中每一个的厚度小于临界厚度，该临界厚度是这样的厚度：在该厚度由于位错逐步形成，外延材料开始失去与下面的单晶层的外延配准。
在一个实施例中，硅锗合金层20L中的锗浓度可以被选择成使得每个硅锗合金层20L和每个无锗的硅材料层30L的厚度可以在3nm到60nm的范围内，当然也可以采用更小和更大的厚度。在一个实施例中，硅锗合金层20L的厚度可以相同。在这种情况下，每个硅锗合金层20L的厚度在此处称为第一厚度。作为补充或者作为备选，无锗的硅材料层30L的厚度可以是相同的。在这种情况下，每个无锗的硅材料层30L的厚度在此处称为第二厚度。
成对的硅锗合金层20L和无锗的硅材料层30L的重复次数可以为2或更多。在一个实施例中，成对的硅锗合金层20L和无锗的硅材料层30L的重复次数可以在2-30的范围内，包括2和30。该交替叠层在底部可以以无锗的硅材料层30L或以硅锗合金层20L开始。另外，该交替叠层在顶部可以以无锗的硅材料层30L或以硅锗合金层20L终止。
参考图2A和2B，可以形成包括电介质材料的浅沟槽隔离结构12。具体地，可以通过在该交替叠层（20L、30L）上施加光致抗蚀剂层（未示出）、通过光刻地构图该光致抗蚀剂层以及通过借助于蚀刻将该图形转移穿过该交替叠层（20L、30L）以及可选地该绝缘体层14的上部，形成横向包围该交替叠层（20L、30L）的至少一部分的浅沟槽。该蚀刻可以是各向异性蚀刻或各向同性蚀刻。随后例如通过灰化去除光致抗蚀剂层。
至少一种电介质材料，例如氧化硅、氮化硅和/或氧氮化硅被沉积到该浅沟槽中。例如通过化学机械抛光（CMP）从该交替叠层（20L、30L）的剩余部分的最上表面上除去过量的电介质材料。在浅沟槽中的该至少一种电介质材料的剩余部分构成浅沟槽隔离结构12。
在一个实施例中，浅沟槽隔离结构12可以横向包围硅锗合金层20L的剩余部分的第一子集与无锗的硅材料层30L的剩余部分的第一子集的第一交替叠层。可以在形成浅沟槽隔离结构12之前或之后，用第一导电类型的掺杂剂掺杂硅锗合金层20L的剩余部分的第一子集与无锗的硅材料层30L的剩余部分的第一子集。该第一导电类型可以是p型或n型。
可以通过向该交替叠层（20L、30L）的包括该第一交替叠层的第一部分提供第一导电类型的掺杂剂，进行硅锗合金层20L的剩余部分的第一子集与无锗的硅材料层30L的剩余部分的第一子集的掺杂。在这种情况下，具有第一导电类型的掺杂的硅锗合金层20L的剩余部分的第一子集被称为第一导电类型硅锗合金层20A，并且具有第一导电类型的掺杂的无锗的硅材料层30L的剩余部分的第一子集被称为第一导电类型无锗的硅材料层30A。该第一交替叠层（20A、30A）包括第一导电类型硅锗合金层20A和第一导电类型无锗的硅材料层30A。或者，该第一交替叠层（20A、30A）可以保持不掺杂。
此外，浅沟槽隔离结构12可以横向包围硅锗合金层20L的剩余部分的第二子集与无锗的硅材料层30L的剩余部分的第二子集的第二交替叠层。可以在形成浅沟槽隔离结构12之前或之后，用第二导电类型的掺杂剂掺杂硅锗合金层20L的剩余部分的第二子集与无锗的硅材料层30L的剩余部分的第二子集。第二导电类型是与第一导电类型相反的类型。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。
可以通过向该交替叠层（20L、30L）的包括该第二交替叠层的第二部分提供第二导电类型的掺杂剂，进行硅锗合金层20L的剩余部分的第二子集与无锗的硅材料层30L的剩余部分的第二子集的掺杂。在这种情况下，具有第二导电类型的掺杂剂的硅锗合金层20L的剩余部分的第二子集被称为第二导电类型硅锗合金层20B，并且具有第二导电类型的掺杂的无锗的硅材料层30L的剩余部分的第二子集被称为第二导电类型无锗的硅材料层30B。该第二交替叠层（20B、30B）包括第二导电类型硅锗合金层20B和第二导电类型无锗的硅材料层30B。或者，该第二交替叠层（20B、30B）可以保持不掺杂。
参考图3A和3B，可以在第一交替叠层（20A、20B）和第二交替叠层（20B、30B）的最上表面上形成可选的蚀刻停止层。该可选的蚀刻停止层，如果存在，随后可以用作蚀刻过程的停止层。在第一交替叠层（20A、30A）和第二交替叠层（20B、30B）上形成多个限定鳍片的掩模结构40。该多个限定鳍片的掩模结构40可以是这样的掩模结构，该掩模结构覆盖其中随后形成场效应晶体管的该第一交替叠层（20A、30A）和第二交替叠层（20B、30B）的区域。
例如可以通过沉积平面电介质材料层并且光刻构图该电介质材料层，形成该多个限定鳍片的掩模结构40。例如，可以通过化学气相沉积（CVD）沉积该平面电介质材料层。该平面电介质材料层可以包括诸如氮化硅、氧化硅、氧氮化硅、电介质金属氧化物、电介质金属氮化物或电介质金属氧氮化物的电介质材料。该平面电介质材料层的厚度可以为从5nm到300nm，当然也可以采用更小和更大的厚度。该平面电介质材料层随后可以被构图以形成多个限定鳍片的掩模结构40。
在一个实施例中，该多个限定鳍片的掩模结构40中的每一个限定鳍片的掩模结构40可以沿着长度方向横向延伸。此外，该多个限定鳍片的掩模结构40中的每一个限定鳍片的掩模结构40可以具有沿着宽度方向分开的一对侧壁，该宽度方向垂直于该长度方向。在一个实施例中，该多个限定鳍片的掩模结构40中的每一个限定鳍片的掩模结构40可以具有矩形水平横截面面积。在一个实施例中，该多个限定鳍片的掩模结构40中的限定鳍片的掩模结构40可以具有相同的宽度w。
参考图4A和4B，例如可以通过沉积可丢弃栅极材料层叠层（未示出）、随后光刻构图该可丢弃栅极材料层叠层、并且可选地在构图的可丢弃栅极材料层叠层的侧壁上沉积和构图隔离物，形成可丢弃栅极结构（51A、51B）。光刻构图之后的可丢弃栅极材料层的剩余部分与可选的隔离物一起构成可丢弃栅极结构（51A、51B）。
可丢弃栅极材料层包括能够相对于该多个限定鳍片的掩模结构40的材料被选择性去除的材料。其也可以包括诸如氮化硅的盖层。例如，可以通过化学气相沉积（CVD）沉积该可丢弃栅极材料层。在平面表面上测量的该可丢弃栅极材料层的厚度可以为从50nm到600nm，当然也可以采用更小和更大的厚度。
可以在该可丢弃栅极材料层上施加光致抗蚀剂层（未示出）。该光致抗蚀剂层随后可以被构图成栅极图形，该栅极图形典型是垂直于该多个限定鳍片的掩模结构40行进并且与该多个限定鳍片的掩模结构40交叉的多个线。例如可以通过蚀刻去除该可丢弃栅极材料层的物理暴露部分，即，未被构图的光致抗蚀剂层覆盖的可丢弃栅极材料层的部分，该蚀刻可以是各向异性蚀刻。去除该可丢弃栅极材料层的物理暴露部分的蚀刻可以相对于该多个限定鳍片的掩模结构40的材料并且相对于最上面的半导体层的材料具有选择性，该最上面的半导体层可以是无锗的硅材料层（30A、30B）或硅锗合金层（20A、20B）。或者，可以在栅极蚀刻或隔离物蚀刻过程中去除该限定鳍片的掩模结构40的暴露部分。
如果存在可选的蚀刻停止层，则去除可丢弃栅极材料层的物理暴露部分的蚀刻可以相对于可选的蚀刻停止层的材料具有选择性。如果不存在可选的电介质衬垫层40L，则去除可丢弃栅极材料层的物理暴露部分的蚀刻可以相对于第一交替叠层（20A、30A）和第二交替叠层（20B、30B）的最顶上的半导体材料具有选择性。可丢弃栅极结构51跨骑在该多个限定鳍片的掩模结构40的中间部分上。隔离物材料（未示出）可以被共形地沉积在构图的可丢弃栅极结构51上并且然后被各向异性蚀刻以便在栅极结构的侧壁上留下隔离物。
可以通过采用可丢弃栅极结构（51A、51B）作为自对准掩蔽结构向第一交替叠层（20A、30A）和第二交替叠层（20B、30B）中注入掺杂剂，形成源极区和漏极区。可丢弃栅极结构（51A、51B）包括形成在第一交替叠层（20A、30A）（其为该交替叠层（20L、30L）的第一部分）上的第一可丢弃栅极结构51A、以及形成在第二交替叠层（20B、30B）（其为该交替叠层（20L、30L）的第二部分）上的第二可丢弃栅极结构51B。
第一交替叠层（20A、30A）的未被第一可丢弃栅极结构51A掩蔽的子部分被加工成形成第一源极区（120S、130S）和第一漏极区（120D、130D）。这可以通过在形成第一源极区（120S、130S）和第一漏极区（120D、130D）的离子注入过程中使用第一可丢弃栅极结构51A作为注入掩模，用第二导电性的掺杂剂进行注入来实现。或者，第一可丢弃栅极结构51A可以用作蚀刻掩模来蚀刻掉第一源极区（120S、130S）和第一漏极区（120D、130D）的一些部分，并且嵌入材料可以利用选择性外延在其位置处被再生长。可以在外延生长期间或者之后，使用离子注入用第二导电类型对该嵌入材料进行掺杂。在形成第一源极区（120S、130S）和第一漏极区（120D、130D）的过程期间，可以在构图的掩蔽层（其可以是构图的光致抗蚀剂层）内掩蔽第二交替叠层（20B、30B）。
第一源极区（120S、130S）包括第一材料第一源极区120S和第二材料第一源极区130S的交替叠层。第一源极区（120S、130S）是交替叠层（20L、30L；见图1B）的第一子集。第一漏极区（120D、130D）包括第一材料第一漏极区120D和第二材料第一漏极区130D的交替叠层。第一漏极区（120D、130D）是交替叠层（20L、30L；见图1B）的第二子集。
第一源极区（120S、130S）和第一漏极区（120D、130D）可以具有第二导电类型的掺杂。未用第二导电类型的掺杂剂掺杂并且因此具有第一导电类型的掺杂的第一交替叠层（20A、30A）的部分，包括第一材料第一导电类型层120L和第二材料第一导电类型层130L的垂直叠层。每个第一材料第一导电类型层120L包括硅锗合金并且可以具有第一导电类型的掺杂，并且每个第二材料第一导电类型层130L包括无锗的硅材料并且可以具有第一导电类型的掺杂。在第一源极区（120S、130S）与第一材料第一导电类型层120L和第二材料第一导电类型层130L的垂直叠层之间形成结。在第一漏极区（120D、130D）与第一材料第一导电类型层120L和第二材料第一导电类型层130L的垂直叠层之间形成另一结。在一个实施例中，该结可以是p-n结。在另一个实施例中，第一材料第一导电类型层120L和第二材料第一导电类型层130L的垂直叠层可以包括本征半导体材料，并且该结可以位于掺杂半导体材料和本征半导体材料之间。
第二交替叠层（20B、30B）的未被第二可丢弃栅极结构51B掩蔽的子部分被加工成形成第二源极区（220S、230S）和第二漏极区（220D、230D）。这可以通过在形成第二源极区（220S、230S）和第二漏极区（220D、230D）的离子注入过程中使用第二可丢弃栅极结构51B作为注入掩模，用第一导电性的掺杂剂进行注入来实现。或者，第二可丢弃栅极结构51B可以用作蚀刻掩模来蚀刻掉第二源极区（220S、230S）和第一漏极区（220D、230D）的一部分，并且嵌入材料可以利用选择性外延在其位置处被再生长。可以在外延生长期间或者之后，使用离子注入用第一导电类型对该嵌入材料进行掺杂。在形成第二源极区（220S、230S）和第二漏极区（220D、230D）的过程期间，可以在构图的掩蔽层（其可以是构图的光致抗蚀剂层）内掩蔽第一交替叠层（20A、30A）。
第二源极区（220S、230S）包括第一材料第二源极区220S和第二材料第二源极区230S的交替叠层。第二源极区（220S、230S）是交替叠层（20L、30L；见图1B）的第三子集。第二漏极区（220D、230D）包括第一材料第二漏极区220D和第二材料第二漏极区230D的交替叠层。第二漏极区（220D、230D）是交替叠层（20L、30L；见图1B）的第四子集。
第二源极区（220S、230S）和第二漏极区（220D、230D）可以具有第一导电类型的掺杂。未用第一导电类型的掺杂剂掺杂并且因此具有第二导电类型的掺杂的第二交替叠层（20B、30B）的部分，包括第一材料第二导电类型层220L和第二材料第二导电类型层230L的垂直叠层。每个第一材料第二导电类型层220L包括硅锗合金并且可以具有第二导电类型的掺杂，并且每个第二材料第二导电类型层230L包括无锗的硅材料并且可以具有第二导电类型的掺杂。在第二源极区（220S、230S）与第一材料第二导电类型层220L和第二材料第二导电类型层230L的垂直叠层之间形成结。在第二漏极区（220D、230D）与第一材料第二导电类型层220L和第二材料第二导电类型层230L的垂直叠层之间形成另一结。在一个实施例中，该结可以是p-n结。在另一个实施例中，第一材料第一导电类型层120L和第二材料第一导电类型层130L的垂直叠层可以包括本征半导体材料，并且该结可以位于掺杂半导体材料和本征半导体材料之间。
参考图5A和5B，在该第一和第二交替叠层以及该多个限定鳍片的掩模结构40上形成平面化电介质层60。例如，可以通过在该第一和第二交替叠层、该多个限定鳍片的掩模结构40和该第一和第二可丢弃栅极结构（51A、51B）上沉积电介质材料，并且随后平面化该电介质材料以形成与该第一和第二可丢弃栅极结构（51A、51B）的剩余部分的顶表面共面的平面化顶表面，来形成平面化电介质层60。或者，平面化电介质层60可以包括自平面化电介质材料。在这种情况下，用于形成平面化电介质层60的电介质材料的沉积和平面化可以同时进行。平面化电介质层60的电介质材料可以包括例如氧化硅、氮化硅、氧氮化硅、有机硅酸盐玻璃和/或旋涂电介质材料。
由于存在第一和第二可丢弃栅极结构（51A、51B），平面化电介质层60包括与第一可丢弃栅极结构51A的体积对应的第一孔和与第二可丢弃栅极结构51B的体积对应的第二孔。
参考图6A、6B和6C，在第二可丢弃栅极结构51B上形成第一掩蔽层67，同时物理暴露第一可丢弃栅极结构51A的顶表面。第一掩蔽层67可以是光刻构图的光致抗蚀剂层。相对于平面化电介质层60和第一交替叠层中最顶上的半导体材料，选择性地去除第一可丢弃栅极结构51A。在从中去除了第一可丢弃栅极结构51A的体积中形成第一栅极腔59A。平面化电介质层60包括位于第一交替叠层上的第一栅极腔59A。第一掩蔽层67例如可以通过灰化随后被去除，或者保留在第二可丢弃栅极结构51B上。
参考图7A、7B和7C，通过采用平面化电介质层60和多个限定鳍片的掩模结构40的组合作为蚀刻掩模，各向异性蚀刻该第一交替叠层，垂直向下延伸第一栅极腔59A。因此，第一栅极腔59A仅在不被该多个限定鳍片的掩模结构40阻挡的区域内垂直延伸。第一栅极腔59A可以垂直向下延伸至少到绝缘体层14的顶表面。
第一材料第一导电类型层120L和第二材料第一导电类型层130L的垂直叠层的剩余部分形成多个第一纳米线垂直叠层（120N，130N）。此处使用的“纳米线”是指这样的结构，该结构具有不超过100nm的横向尺寸并且沿着长度方向延伸大于任何宽度上的尺寸的距离。每个第一纳米线垂直叠层（120N，130N）包括第一材料第一导电类型纳米线120N和第二材料第一导电类型纳米线130N。每个第一材料第一导电类型纳米线120N包括硅锗合金并且可以具有第一导电类型的掺杂，并且每个第二材料第一导电类型纳米线130N包括无锗的硅材料并且可以具有第一导电类型的掺杂。在第一源极区（120S、130S）与每个第一纳米线垂直叠层（120N、130N）之间存在结。在第一漏极区（120D、130D）与每个第一纳米线垂直叠层（120N、130N）之间存在另一个结。在一个实施例中，该结可以是p-n结。在另一个实施例中，该结可以位于掺杂的半导体材料和本征半导体材料之间。
参考图8A和8B，可以通过蚀刻可选地去除该多个限定鳍片的掩模结构40的物理暴露部分，该蚀刻可以是各向同性蚀刻或各向异性蚀刻。相对于该多个第一纳米线垂直叠层（120N、130N）选择性地进行该多个限定鳍片的掩模结构40的物理暴露部分的去除。例如，如果该多个限定鳍片的掩模结构40包括氮化硅，则该多个限定鳍片的掩模结构40的物理暴露部分的去除可以通过采用热磷酸的湿法蚀刻进行。第一掩蔽层67，如果存在，可以例如通过灰化相对于第二可丢弃栅极结构51B被选择性去除。或者，第一掩蔽层67可以保留在第二可丢弃栅极结构51B上。
参考图9A、9B和9C，第一栅极隔离物56A可以形成在第一栅极腔59A中的平面化电介质层60的侧壁上。例如，可以通过化学气相沉积（CVD）或原子层沉积（ALD）沉积共形的电介质材料层（未示出）。该共形电介质材料层可以包括诸如氮化硅、氧化硅、电介质金属氧化物或其组合的电介质材料。该共形电介质材料层的厚度可以为3nm-100nm，当然也可以采用更小和更大的厚度。
该共形电介质材料层的电介质材料可以与该多个限定鳍片的掩模结构40的电介质材料相同或不同。在一个实施例中，该共形电介质材料层的电介质材料可以与该多个限定鳍片的掩模结构40的电介质材料相同。在一个实施例中，该共形电介质材料层的电介质材料和该多个限定鳍片的掩模结构40的电介质材料可以是氮化硅。随后通过各向异性蚀刻来蚀刻该共形电介质材料层的垂直部分，以形成第一栅极隔离物56A。
包括电介质材料的第一栅极隔离物56A可以形成在平面化电介质层60的侧壁上以及存在于垂直延伸的第一栅极腔59A中的该多个限定鳍片的掩模结构40的剩余部分的侧壁上。该第一栅极隔离物56A可以包括具有均匀宽度的至少一个垂直条，如图9C所示。在一个实施例中，该均匀宽度可以与邻近的成对的第一纳米线垂直叠层（120N、130N）之间的间隔相同。
参考图10A和10B，相对于硅锗合金选择性地进行无锗的硅材料的物理暴露部分的横向蚀刻。在一个实施例中，可以通过各向同性干法蚀刻，进行无锗的硅材料——即，基本由硅和可选的电掺杂剂（p型掺杂剂或n型掺杂剂）构成的半导体材料——的去除，该各向同性干法蚀刻在V.Caubet等的Mechanisms of isotropic and selective etching between SiGe and Si*（J.Vac.Sci.Technol.B24（6）、pp.2748–2754（2006））中公开。例如，在采用CF4、N2、O2和CH2F2的混合物的干法蚀刻化学过程中，可以在无锗的硅材料的蚀刻速率与Ge的原子浓度为20%的硅锗合金的蚀刻速率之间获得约100的选择性。该干法蚀刻过程可以实现为例如在300mT到1500mT的范围内的压力下的等离子体蚀刻。CF4、N2、O2和CH2F2之间的流量比例如可以为3:2:5:1，当然可以采用该比例的变化，只要在无锗的硅材料的去除和硅锗合金的去除之间存在选择性即可。
因此，通过相对于硅锗合金选择性去除无锗的硅材料，横向扩展了第一栅极腔59A，同时第二可丢弃栅极结构51B位于第二交替叠层（220S、230S、220N、230N、220S、230D）上。通过横向蚀刻去除第二材料第一导电类型纳米线130N以及第二材料第一源部分130S和第二材料第一漏部分130D的物理暴露端部子部分。第一材料第一导电类型纳米线120N变得悬置。第一材料第一导电类型纳米线120N构成多个包括硅锗合金的第一悬置半导体纳米线，并且位于在图6A、6B和6C的处理步骤中形成的第一栅极腔59A之下。
在第一材料第一导电类型纳米线120N之间的无锗的硅材料的去除同时，无锗的硅材料的一些部分沿着第一材料第一导电类型纳米线120N的长度方向横向凹陷。因此，包括第一材料第一导电类型纳米线120N的每条纳米线沿着长度方向延伸，从而包括第一材料第一源极区120S的一部分和第一材料第一漏极区120D的一部分。在包括硅锗合金的半导体纳米线的每个端部周围，在掺杂部分与本征部分之间的p-n结或结的部分被物理暴露。第一掩蔽层67，如果存在，可以例如通过灰化相对于第二可丢弃栅极结构51B被选择性去除。
参考图11A、11B、11C、11D、11E和11F，在第一栅极腔59A中形成第一栅极电介质50A和第一栅极电极52A。第一栅极电介质50A可以是连续结构，即，连续的栅极电介质。可以通过在第一栅极腔59A中沉积栅极电介质层和栅极导体层的叠层、并且去除平面化电介质层60的顶表面上的栅极电介质层和栅极导体层的部分，形成第一栅极电介质50A和第一栅极电极52A。
具体地，栅极电介质层可以沉积在第一栅极腔59A中的物理暴露表面上以及平面化电介质层60的顶表面上。栅极电介质层可以包括本领域中已知的任何栅极电介质材料。随后，在第一栅极腔59A中沉积导电材料。随后通过化学机械平面化（CMP）来平面化该导电材料，并且可选地平面化该栅极电介质层。填充第一栅极腔59A的栅极电介质层的剩余部分构成第一连续栅极电介质50A，该栅极电介质50A贯穿第一栅极腔59A连续。填充第一栅极腔59A的导电材料的剩余部分构成第一栅极电极52A。
第一连续栅极电介质50A形成在包括第一材料第一导电类型纳米线120N的多个第一半导体布线的所有物理暴露表面上。第一栅极电极52A形成在第一连续栅极电介质50A上以及第一栅极腔59A中。
作为交替叠层（20L、30L；见图1B）的第一部分的第一交替叠层包括各种子部分。第一交替叠层的各种子部分包括第一源极区（120S、130S）和第一漏极区（120D、130D），第一源极区（120S、130S）包括该交替叠层（20L、30L）的第一部分，第一漏极区（120D、130D）包括该交替叠层（20L、30L）的第二部分。
参考图12A、12B和12C，在第一栅极电极52A上形成第二掩蔽层77，同时物理暴露第二可丢弃栅极结构51B的顶表面。第二掩蔽层77可以是光刻构图的光致抗蚀剂层。相对于平面化电介质层60和第二交替叠层中最顶上的半导体材料，选择性地去除第二可丢弃栅极结构51B。在从中去除了第二可丢弃栅极结构51B的体积中形成第二栅极腔59B。平面化电介质层60包括位于第一交替叠层上的第二栅极腔59B。第二掩蔽层77例如可以通过灰化随后被去除，或者保留在第一栅极电极52A上。
参考图13A、13B和13C，通过采用平面化电介质层60和多个限定鳍片的掩模结构40的组合作为蚀刻掩模，各向异性蚀刻该第二交替叠层，垂直向下延伸第二栅极腔59B。因此，第二栅极腔59B仅在不被该多个限定鳍片的掩模结构40阻挡的区域内垂直延伸。第二栅极腔59B可以垂直向下延伸到绝缘体层14的顶表面。可选地，可以进行各向异性蚀刻或各项同性蚀刻来使绝缘体层14的物理暴露表面凹陷。由于该凹陷或者由于随后处理过程中绝缘体层14的各向同性腐蚀，最下面的暴露的230N层的底部可以是悬置的。
第一材料第二导电类型层220L和第二材料第二导电类型层230L的垂直叠层的剩余部分形成多个第二纳米线垂直叠层（220N，230N）。每个第二纳米线垂直叠层（220N，230N）包括第一材料第二导电类型纳米线220N和第二材料第二导电类型纳米线230N。每个第一材料第二导电类型纳米线220N包括硅锗合金并且可以具有第二导电类型的掺杂，并且每个第二材料第二导电类型纳米线230N包括无锗的硅材料并且可以具有第二导电类型的掺杂。在第二源极区（220S、230S）与每个第二纳米线垂直叠层（220N、230N）之间存在结。在第二漏极区（220D、230D）与每个第二纳米线垂直叠层（220N、230N）之间存在另一个结。在一个实施例中，该结可以是p-n结。在另一个实施例中，该结可以位于掺杂的半导体材料和本征半导体材料之间。
参考图14A和14B，可以通过蚀刻可选地去除该多个限定鳍片的掩模结构40的物理暴露部分，该蚀刻可以是各向同性蚀刻或各向异性蚀刻。相对于该多个第二纳米线垂直叠层（220N、230N）选择性地进行该多个限定鳍片的掩模结构40的物理暴露部分的去除。例如，如果该多个限定鳍片的掩模结构40包括氮化硅，则该多个限定鳍片的掩模结构40的物理暴露部分的去除可以通过采用热磷酸的湿法蚀刻进行。第二掩蔽层77，如果存在，可以例如通过灰化相对于第一栅极电极52A被选择性去除。或者，第二掩蔽层77可以保留在第一栅极电极52A上。
参考图15A、15B和15C，第二栅极隔离物56B可以形成在第二栅极腔59B中的平面化电介质层60的侧壁上。例如，可以通过化学气相沉积（CVD）或原子层沉积（ALD）沉积共形的电介质材料层（未示出）。该共形电介质材料层可以包括诸如氮化硅、氧化硅、电介质金属氧化物或其组合的电介质材料。该共形电介质材料层的厚度可以为3nm-100nm，当然也可以采用更小和更大的厚度。
该共形电介质材料层的电介质材料可以与该多个限定鳍片的掩模结构40的电介质材料相同或不同。在一个实施例中，该共形电介质材料层的电介质材料可以与该多个限定鳍片的掩模结构40的电介质材料相同。在一个实施例中，该共形电介质材料层的电介质材料和该多个限定鳍片的掩模结构40的电介质材料可以是氮化硅。随后通过各向异性蚀刻来蚀刻该共形电介质材料层的垂直部分，以形成第二栅极隔离物56B。
包括电介质材料的第二栅极隔离物56B可以形成在平面化电介质层60的侧壁上以及存在于垂直延伸的第二栅极腔59B中的该多个限定鳍片的掩模结构40的剩余部分的侧壁上。该第二栅极隔离物56B可以包括具有均匀宽度的至少一个垂直条，如图15C所示。在一个实施例中，该均匀宽度可以与邻近的成对的第二纳米线垂直叠层（220N、230N）之间的间隔相同。
参考图16A和16B，相对于无锗的硅材料选择性地进行硅锗合金的物理暴露部分的横向蚀刻。可以采用各向同性干法蚀刻或各向同性湿法蚀刻来进行该横向蚀刻。因此，通过相对于无锗的硅材料选择性地去除硅锗合金，横向扩展了第二栅极腔59B。通过横向蚀刻去除第一材料第二导电类型纳米线220N以及第一材料第一源部分220S和第一材料第一漏部分220D的物理暴露端部子部分。第二材料第二导电类型纳米线230N变得悬置。第二材料第二导电类型纳米线230N构成多个第二悬置半导体纳米线，包括无锗的硅材料，并且位于在图12A、12B和12C的处理步骤中形成的第二栅极腔59B之下。
在一个实施例中，用于相对于无锗的硅材料选择性地对硅锗合金进行各向同性选择性蚀刻的蚀刻化学过程可以是采用氢氟酸和过氧化氢的混合物的湿法蚀刻。或者，也可以采用本领域中已知的相对于无锗的硅材料选择性地对硅锗合金进行选择性蚀刻的蚀刻化学过程。
在第二材料第二导电类型纳米线230N之间的硅锗合金的去除同时，硅锗合金的一些部分沿着第二材料第二导电类型纳米线230N的长度方向横向凹陷。因此，包括第二材料第二导电类型纳米线230N的每条纳米线沿着长度方向延伸，从而包括第二材料第二源极区230S的一部分和第二材料第二漏极区230D的一部分。在包括无锗的硅材料的半导体纳米线的每个端部周围，在掺杂硅与本征硅之间的p-n结或结的部分被物理暴露。第二掩蔽层77，如果存在，可以例如通过灰化相对于第一栅极电极52A被选择性去除。如果此时最下面的230N纳米线沟道层的底表面还未完全悬置，则可以进行绝缘体层14的暴露部分的另外的蚀刻，以便使最下面的230N纳米线沟道完全悬置。
参考图17A、17B、17C、17D、17E和17F，在第二栅极腔59B中形成第二栅极电介质50B和第二栅极电极52B。第二栅极电介质50B可以是贯穿第二栅极腔59B延伸的连续结构。可以通过在第二栅极腔59B中沉积栅极电介质层和栅极导体层的叠层、并且从平面化电介质层60的顶表面上去除栅极电介质层和栅极导体层的部分，形成第二栅极电介质50B和第二栅极电极52B。
具体地，栅极电介质层可以沉积在第二栅极腔59B中的物理暴露表面上以及平面化电介质层60的顶表面上。栅极电介质层可以包括本领域中已知的任何栅极电介质材料。随后，在第二栅极腔59B中沉积导电材料。随后通过化学机械平面化（CMP）来平面化该导电材料，并且可选地平面化该栅极电介质层。填充第二栅极腔59B的栅极电介质层的剩余部分构成第二连续的栅极电介质50B，该栅极电介质50B贯穿第二栅极腔59B连续。填充第二栅极腔59B的导电材料的剩余部分构成第二栅极电极52B。
第二栅极电介质50B形成在包括第二材料第二导电类型纳米线230N的多个第二半导体布线的所有物理暴露表面上。第二栅极电极52B形成在第二栅极电介质50B上以及第二栅极腔59B中。
作为交替叠层（20L、30L；见图1B）的第二部分的第二交替叠层包括各种子部分。第二交替叠层的各种子部分包括第二源极区（220S、230S）和第二漏极区（220D、230D），第二源极区（220S、230S）包括该交替叠层（20L、30L）的第三部分，第二漏极区（220D、230D）包括该交替叠层（20L、30L）的第四部分。
示例性半导体结构包括第一场效应晶体管和第二场效应晶体管。第一晶体管包括：包含硅锗合金和无锗的硅材料的第一交替叠层的第一源极区（120S、130S）；包含硅锗合金和无锗的硅材料的第二交替叠层的第一漏极区（120D、130D）；位于多个包括硅锗合金的第一半导体纳米线（即，多个第一材料第一导电类型纳米线120N）中并且在该第一源极区（120S、130S）和该第一漏极区（120D、130D）之间延伸的多个第一沟道；以及围绕该多个第一半导体纳米线中的每一条的第一栅极电极52A。第二晶体管包括：包含硅锗合金和无锗的硅材料的第三交替叠层的第二源极区（220S、230S）；包含硅锗合金和无锗的硅材料的第四交替叠层的第二漏极区（220D、230D）；位于多个包括无锗的硅材料的第二半导体纳米线（即，多个第二材料第二导电类型纳米线230N）中并且在该第二源极区（220S、230S）和该第二漏极区（220D、230D）之间延伸的多个第二沟道，该多个第二半导体纳米线；以及围绕该多个第二半导体纳米线中的每一条的第二栅极电极52B。
在一个实施例中，第一场效应晶体管可以是包括硅锗沟道的p型场效应晶体管，并且第二场效应晶体管可以是包括硅沟道的n型场效应晶体管。在一个实施例中，第一场效应晶体管的硅锗沟道可以由硅和锗构成，或者可以由硅、锗和n型掺杂剂构成。另外，第二场效应晶体管的硅沟道可以基本由硅构成，或者基本由硅和p型电掺杂剂构成。
第一源极区（120S、130S）、第一漏极区（120D、130D）、第二源极区（220S、230S）和第二漏极区（220D、230D）位于绝缘体层14的顶表面上，并且自下而上具有相同的半导体材料序列，并且跨第一源极区（120S、130S）、第一漏极区（120D、130D）、第二源极区（220S、230S），相同序列内的每个半导体材料层位于与顶表面相同的距离处。在一个实施例中，第一交替叠层、第二交替叠层、第三交替叠层和第四交替叠层包括硅锗合金和无锗的硅材料的至少两个重复。
第一源极区（120S、130S）可以包括该多个第一半导体纳米线的第一端部，并且第一漏极区（120D、130D）可以包括该多个第一半导体纳米线的第二端部。第二源极区（220S、230S）可以包括该多个第二半导体纳米线的第一端部，并且第二漏极区（220D、230D）可以包括该多个第二半导体纳米线的第二端部。
第一源极区（120S、130S）、第一漏极区（120D、130D）、第二源极区（220S、230S）和第二漏极区（220D、230D）与所述绝缘体层14垂直间隔开。
由于硅和锗之间的晶格失配，所述多个第一半导体纳米线可以处于沿着所述多个第一半导体纳米线的长度方向的第一类型的应变下，并且所述多个第二半导体纳米线可以处于沿着所述多个第二半导体纳米线的长度方向的第二类型的应变下。所述第一类型和第二类型中的一个是压缩的，并且所述第一类型和第二类型中的另一个拉伸的。
在一个实施例中，第一和第二场效应晶体管之一可以是p型场效应晶体管，并且第一和第二场效应晶体管中的另一个可以是n型场效应晶体管。
第一栅极隔离物56A包括电介质材料并且接触第一源极区（120S、130S）的侧壁和第一漏极区（120D、130D）的侧壁。第二栅极隔离物56B包括相同的电介质材料并且接触第二源极区（220S、230S）的侧壁和第二漏极区（220D、230D）的侧壁。第一栅极隔离物56A包括至少一个垂直条（如图9C中所示），所述垂直条具有均匀的宽度并且与所述多个第一半导体纳米线中的至少两个的侧壁接触。第二栅极隔离物56B包括至少一个垂直条（如图15C中所示），所述垂直条具有均匀的宽度并且与所述多个第二半导体纳米线中的至少两个的侧壁接触。该第一和第二栅极隔离物（56A、56B）可以与绝缘体层14接触。
平面化电介质层160位于第一源极区（120S、130S）、第一漏极区（120D、130D）、第二源极区（220S、230S）和第二漏极区（220D、230D）上并且接触第一和第二栅极隔离物56的侧壁。第一栅极电极52A的顶表面和第二栅极电极52B的顶表面可以与平面化电介质层60的顶表面共面。
第一栅极电极52A包括沿着多个第一半导体鳍片的长度方向在第一栅极隔离物56之下横向延伸的多个部分。第二栅极电极52B包括沿着多个第二半导体鳍片的长度方向在第二栅极隔离物56之下横向延伸的多个部分。第一第一连续栅极电介质50A与第一栅极电极52A接触，并且第二连续栅极电介质50B与第二栅极电极52B接触。第一连续栅极电介质50A和第二连续栅极电介质50B之一与第一栅极隔离物56的底表面和第二栅极隔离物56的底表面之一接触，即与图13C中所示的栅极隔离物56的部分的底部空间接触。
第一源极区（120S、130S）、第一漏极区（120D、130D）和第一连续栅极电介质50A接触包含在所述第一材料第一导电类型纳米线120N内的多个第一沟道的所有表面。第二源极区（220S、230S）、第二漏极区（220D、230D）和第二连续的栅极电介质50B接触包含在所述第二材料第二导电类型纳米线230N内的多个第二沟道的所有表面。绝缘体层14接触第一源极区（120S、130S）、第一漏极区（120D、130D）、第二源极区（220S、230S）和第二漏极区（220D、230D）、第一连续栅极电介质52A和第二连续栅极电介质52B。
多个第一半导体纳米线可以是第一半导体纳米线二维阵列，并且多个第二半导体纳米线可以是第二半导体纳米线二维阵列。第一半导体纳米线二维阵列中的半导体纳米线垂直间隔开并且沿着与多个第一半导体纳米线的长度方向垂直的水平方向横向间隔开，并且第二半导体纳米线二维阵列中的半导体纳米线垂直间隔开并且沿着与多个第二半导体纳米线的长度方向垂直的水平方向横向间隔开。在一个实施例中，第一半导体纳米线二维阵列和第二半导体纳米线二维阵列中的每一个都是二维周期性阵列，该周期性阵列具有沿着垂直方向的第一周期性和沿着水平方向的第二周期性。第一周期性是垂直邻近的成对的纳米线之间的中心到中心距离，并且第二周期性是横向邻近的成对的纳米线之间的中心到中心距离。
尽管此处描述了其中第一和第二可丢弃栅极结构（51A、51B）被顺序去除的实施例，但是此处明显可以想到这样的变型，其中第一可丢弃栅极结构51A和第二可丢弃栅极结构51B同时被去除。图6A、6B和6C的处理步骤被修改成不形成第一掩蔽层67。在这种情况下，图12A、12B和12C的处理步骤可以与图6A、6B和6C的处理步骤合并。图13A、13B和13C的处理步骤可以与图7A、7B和7C的处理步骤合并。图14A和14B的处理步骤可以与图8A和8B的处理步骤合并。图15A、15B和15C的处理步骤可以与图9A、9B和9C的处理步骤合并。在图9A、9B和9C的处理步骤（在该修改的工艺流程中该处理步骤形成图15A、15B和15C所示的第二栅极腔59B）之后，可以形成填充第二栅极腔59B的第一掩蔽层（其可以是构图的光致抗蚀剂层）。进行图10A和10B的处理步骤，并且可以去除第一掩蔽层。随后，可以形成填充第一栅极腔59A的第二掩蔽层（其可以是构图的光致抗蚀剂层）。在第二掩蔽层填充第一栅极腔59A时进行图16A和16B的处理步骤。在去除了第二掩蔽层之后，同时进行图11A-11F的处理步骤和图17A-17F的处理步骤以形成栅极电介质（50A、50B）和栅极电极（52A、52B）。
在另一个变型中，可以颠倒图6A-6C与11A-11F之间（包括6A、6C和11A、11F）的处理步骤与图12A-12C与17A-17F之间（包括12A、12C和17A、17F）的处理步骤的顺序。
参考图18A和18B，可以在平面化电介质层60上形成接触层电介质层80。接触层电介质层80包括诸如氧化硅、氮化硅、氧氮化硅、有机硅酸盐或其组合的电介质材料。可以穿过该接触层电介质层80形成第一源极接触结构92S、第一栅极接触结构92G、第一漏极接触结构92D、第二源极接触结构94S、第二漏极接触结构94D和第二栅极接触结构94G，以分别提供到第一源极区（120S、130S）、第一漏极区（120D、130D）、第一栅极电极52A、第二源极区（220S、230S）、第二漏极区（220D、230D）和第二栅极电极52B的电接触。
本公开的实施例的方法可以提供两种类型的纳米网结构，即，包括两种不同类型的半导体材料（即，硅锗合金和无锗的硅材料）的二维纳米线阵列。这两种纳米网结构可以统称为混合纳米网结构。该两种不同类型的半导体材料可以被选择成独立地优化包括该两种半导体材料中的一种的半导体纳米线的纳米网结构的p型场效应晶体管、以及包括该两种半导体材料中另一种的半导体纳米线的纳米网结构的n型场效应晶体管。此外，纳米网结构实现了半导体纳米线的垂直叠层，并且因此增加了单位器件面积的导通电流。
尽管已经就特定实施例描述了本公开，但是显然，考虑到前面的描述，大量备选方案、修改和变型对于本领域技术人员是显而易见的。本文中描述的每一个实施例可以独立地或者与任何其它实施例结合实施，除非另外明确说明或者明显不兼容。因此，本公开意图包含落入本公开和后面的权利要求的范围和精神内所有这些备选方案、修改和变型。

Claims (25)

1.一种形成半导体结构的方法，包括：
在绝缘体层上形成硅锗合金和无锗的硅材料的交替叠层；
在所述交替叠层上形成包括第一栅极腔和第二栅极腔的平面化电介质层；
通过构图所述交替叠层的第一部分，在所述第一栅极腔之下形成多个第一半导体纳米线，所述第一半导体纳米线包括所述硅锗合金和所述无锗的硅材料中的一种；以及
通过构图所述交替叠层的第二部分，在所述第二栅极腔之下形成多个第二半导体纳米线，所述第二半导体纳米线包括所述硅锗合金和所述无锗的硅材料中的另一种。
2.根据权利要求1的方法，还包括：
在形成所述平面化电介质层之前在所述交替叠层上形成多个限定鳍片的掩模结构；以及
通过采用所述平面化电介质层和所述多个限定鳍片的掩模结构的组合作为蚀刻掩模蚀刻所述交替叠层，来向下延伸所述第一栅极腔和所述第二栅极腔。
3.根据权利要求2的方法，其中构图所述交替叠层的所述第一部分包括：通过在抗蚀材料部分掩蔽所述交替叠层的所述第二部分的同时相对于所述硅锗合金选择性地去除所述无锗的硅材料，来横向扩展所述第一栅极腔。
4.根据权利要求3的方法，其中通过各向同性蚀刻进行所述第一栅极腔的所述横向扩展，并且所述抗蚀材料部分是光致抗蚀剂部分。
5.根据权利要求3的方法，还包括：在所述交替叠层的所述第一部分中形成p-n结，其中形成所述多个第一半导体纳米线包括去除所述无锗的硅材料的部分以物理暴露所述硅锗合金中的所述p-n结的部分。
6.根据权利要求3的方法，其中构图所述交替叠层的所述第二部分包括：通过在另一抗蚀材料部分掩蔽所述交替叠层的所述第二部分的同时相对于所述无锗的硅材料选择性地去除所述硅锗合金，来横向扩展所述第二栅极腔。
7.根据权利要求1的方法，还包括：
形成所述交替叠层的所述第一部分上的第一可丢弃栅极结构以及所述交替叠层的所述第二部分上的第二可丢弃栅极结构；
在所述第一和第二可丢弃栅极结构上沉积并且平面化电介质材料；以及
相对于所述沉积并平面化的电介质材料选择性地去除所述第一和第二可丢弃栅极结构，其中所述沉积并平面化的电介质材料构成包括所述第一栅极腔和所述第二栅极腔的所述平面化电介质层。
8.根据权利要求7的方法，还包括：
在所述交替叠层上形成多个限定鳍片的掩模结构，其中所述第一和第二可丢弃栅极结构形成在所述多个限定鳍片的掩模结构上；以及
通过采用所述平面化电介质层和所述多个限定鳍片的掩模结构的组合作为蚀刻掩模蚀刻所述交替叠层，来向下延伸所述第一栅极腔和所述第二栅极腔。
9.根据权利要求1的方法，还包括：
在所述平面化电介质层的形成之前，向所述交替叠层的所述第一部分提供第一导电类型的掺杂剂；以及
向所述交替叠层的所述第二部分提供与所述第一导电类型相反的第二导电类型的掺杂剂。
10.根据权利要求9的方法，还包括：
形成所述交替叠层的所述第一部分上的第一可丢弃栅极结构以及所述交替叠层的所述第二部分上的第二可丢弃栅极结构；
采用所述第一可丢弃栅极结构作为注入掩模，用所述第二导电类型的掺杂剂掺杂所述交替叠层的所述第一部分的子部分；以及
采用所述第二可丢弃栅极结构作为注入掩模，用所述第一导电类型的掺杂剂掺杂所述交替叠层的所述第二部分的子部分。
11.根据权利要求10的方法，其中所述交替叠层的所述第一部分的所述子部分包括：
包括所述交替叠层的第一部分的第一源极区；以及
包括所述交替叠层的第二部分的第一漏极区，
并且所述交替叠层的所述第二部分的所述子部分包括：
包括所述交替叠层的第三部分的第二源极区；以及
包括所述交替叠层的第四部分的第二漏极区。
12.根据权利要求1的方法，其中整个所述交替叠层在形成时是单晶。
13.一种半导体结构，其包括第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管包括：
包含硅锗合金和无锗的硅材料的第一交替叠层的第一源极区；
包含所述硅锗合金和所述无锗的硅材料的第二交替叠层的第一漏极区；
多个第一沟道，位于包括所述硅锗合金的多个第一半导体纳米线中并且在所述第一源极区和所述第一漏极区之间延伸；以及
围绕所述多个第一半导体纳米线中的每一个的第一栅极电极，并且其中所述第二场效应晶体管包括：
包含所述硅锗合金和所述无锗的硅材料的第三交替叠层的第二源极区；
包含所述硅锗合金和所述无锗的硅材料的第四交替叠层的第二漏极区；
多个第二沟道，位于包括所述无锗的硅材料的多个第二半导体纳米线中并且在所述第二源极区和所述第二漏极区之间延伸；以及
围绕所述多个第二半导体纳米线中的每一个的第二栅极电极。
14.根据权利要求13所述的半导体结构，其中所述第一源极区、所述第一漏极区、所述第二源极区和所述第二漏极区与绝缘体层接触。
15.根据权利要求13所述的半导体结构，其中所述第一源极区、所述第一漏极区、所述第二源极区和所述第二漏极区是单晶。
16.根据权利要求15所述的半导体结构，其中所述无锗的硅材料基本上由硅和可选的p型或n型掺杂剂构成。
17.根据权利要求15所述的半导体结构，其中所述多个第一半导体纳米线处于沿着所述多个第一半导体纳米线的长度方向的第一类型的应变下,并且所述多个第二半导体纳米线处于沿着所述多个第二半导体纳米线的长度方向的第二类型的应变下，其中所述第一类型和第二类型中的一个是压缩的，并且所述第一类型和第二类型中的另一个是拉伸的。
18.根据权利要求14所述的半导体结构，其中所述多个第一沟道和所述多个第二沟道中的每一个都包括本征半导体材料.
19.根据权利要求13所述的半导体结构，其中所述第一源极区包括所述多个第一半导体纳米线的第一端部，所述第一漏极区包括所述多个第一半导体纳米线的第二端部，所述第二源极区包括所述多个第二半导体纳米线的第一端部，并且所述第二漏极区包括所述多个第二半导体纳米线的第二端部。
20.根据权利要求19所述的半导体结构，还包括：
第一栅极隔离物，其包括电介质材料并且与所述第一源极区的侧壁和所述第一漏极区的侧壁接触；以及
第二栅极隔离物，其包括所述电介质材料并且与所述第二源极区的侧壁和所述第二漏极区的侧壁接触。
21.根据权利要求20所述的半导体结构，其中所述第一栅极隔离物包括至少一个垂直条，所述垂直条具有均匀的宽度并且与所述多个第一半导体纳米线中的至少两个的侧壁接触，并且所述第二栅极隔离物包括至少一个垂直条，所述垂直条具有均匀的宽度并且与所述多个第二半导体纳米线中的至少两个的侧壁接触。
22.根据权利要求21所述的半导体结构，其中所述第一源极区、所述第一漏极区、所述第二源极区和所述第二漏极区与绝缘体层接触，并且所述第一和第二栅极隔离物与所述绝缘体层接触。
23.根据权利要求20所述的半导体结构，还包括：平面化电介质层，其位于所述第一源极区、所述第一漏极区、所述第二源极区和所述第二漏极区上并且与所述第一和第二栅极隔离物的侧壁接触。
24.根据权利要求23所述的半导体结构，其中所述第一栅极电极的顶表面和所述第二栅极电极的顶表面与所述平面化电介质层的顶表面共面。
25.根据权利要求20所述的半导体结构，其中所述第一栅极电极包括沿着所述多个第一半导体鳍片的长度方向在所述第一栅极隔离物之下横向延伸的多个部分，并且所述第二栅极电极包括沿着所述多个第二半导体鳍片的长度方向在所述第二栅极隔离物之下横向延伸的多个部分。
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